CN113726326A - 容忍单粒子双点翻转的锁存器结构 - Google Patents

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Abstract

本发明公开容忍单粒子双点翻转的锁存器结构，属于基本电子电路的技术领域。针对现有技术中的不足，采用了钟控技术和高速通路，并使用较少数量的晶体管，实现了面积和功耗开销的大幅降低。同时，该发明具有高可靠性，适用于工作在空间辐射环境中的集成电路与系统，可广泛应用于对锁存器容忍单粒子翻转的可靠性及综合开销要求较高的领域。

Description

容忍单粒子双点翻转的锁存器结构
技术领域
本发明涉及集成电路中单粒子翻转加固锁存器的容错设计，尤其涉及高可靠性低开销的容忍单粒子双点翻转的锁存器结构，属于基本电子电路的技术领域。
背景技术
集成电路在航空航天等领域有着广泛应用，但集成电路在宇宙空间辐射环境中工作时不可避免地受到辐射照射的影响而发生故障，严重时会造成设备的失灵，其中，单粒子翻转（Single Event Upset, SEU）是所有可恢复性故障中最重要的组成部分，在所有航天器失效故障中占有很高的比例。单粒子翻转是指单个高能粒子轰击半导体器件灵敏区时产生大量的电子空穴对，，敏感节点在反偏pn结耗尽区的强电场作用下有效地收集电荷而引起半导体器件逻辑状态发生翻转的现象。
锁存器作为最基本的具有存储功能的时序逻辑器件，因此，对锁存器进行必要的容错设计具有重大意义。传统的容忍单粒子翻转锁存器的容错设计多面向单点翻转（Single Node Upset,SNU），然而随着CMOS工艺的发展，集成电路特征尺寸和节点电容的不断减小、电源电压的不断降低导致单个高能辐射粒子在电路中的影响区域增加，由电荷共享效应引起的双节点翻转（Double Node Upset, DNU）事件愈发严重，引起了研究者的广泛关注。近些年，也有一些容忍DNU的锁存器结构被提出，但是各式各样的加固结构均会导致功耗和面积开销大幅增长，不符合低开销的设计要求。
发明内容
本发明所要解决的技术问题是针对背景技术中的不足，提出容忍单粒子双点翻转的锁存器，通过钟控技术和较少数量的晶体管实现容忍单粒子双点翻转的发明目的，解决现有锁存器结构为容忍单粒子双点翻转增加了加固结构增大功耗和面积开销的技术问题。
本发明为实现上述发明目的采用如下技术方案：
一种容忍单粒子双点翻转的锁存器，包含：第一传输门、第二传输门、第三传输门、第四传输门、第一三输入C单元、第二三输入C单元、三输入钟控C单元、C单元和反相器。第一传输门、第二传输门、第三传输门和第四传输门的信号输入端相连构成锁存器的信号输入端，且第一传输门、第二传输门、第三传输门和第四传输门的两个门控端均分别接外界时钟信号和外界反相时钟信号，同步开关；第一传输门的输出端和第一三输入C单元的第一输入端以及第二三输入C单元的第二输入端相连，第二传输门的输出端和第一三输入C单元的第三输入端、三输入钟控C单元的输出端、C单元的输出端和第二三输入C单元的第一输入端相连构成锁存器的信号输出端；第三传输门的输出端和第一三输入C单元的第二输入端和第二三输入C单元的第三输入端相连；第四传输门的输出端和反相器的输入端相连；第一三输入C单元的输出端和三输入钟控C单元的第一输入端相连，三输入钟控C单元的第二输入端与C单元的第二输入端以及反相器的输出端相连，三输入钟控C单元的第三输入端与C单元的第一输入端以及第二三输入C单元的输出端相连。
一种抗单粒子双节点翻转的锁存器结构，包含：第一传输门、第二传输门、第三传输门、第四传输门、第一三输入C单元、第二三输入C单元、第三三输入C单元、第一C单元、第二C单元、第一钟控反相器和第二钟控反相器；第一传输门、第二传输门、第三传输门和第四传输门的两个门控端均分别接外界时钟信号CKB、外界反相时钟信号CK；第一传输门的输出端和第一三输入C单元的第二输入端以及第一C单元的第二输入端相连；第二传输门的输出端和第二三输入C单元的第一输入端以及第一C单元的第一输入端相连；第三传输门的输出端和第一三输入C单元的第三输入端以及第二三输入C单元的第二输入端相连；第四传输门的输出端和第三三输入C单元的输出端相连构成锁存器的信号输出端；第一C单元的输出端和第一钟控反相器的输入端以及第二钟控反相器的输入端相连；第二C单元的第一输入端和第一三输入C单元的第一输入端以及第一钟控反相器的输出端相连；第二C单元的第二输入端和第二三输入C单元的第三输入端以及第二钟控反相器的输出端相连；第二C单元的输出端和第三三输入C单元的第二输入端相连；第三三输入C单元的第一输入端与第一三输入C单元的输出端相连，第三三输入C单元的第三输入端与第二三输入C单元的输出端相连。
进一步地，第一三输入C单元和第二三输入C单元、第三三输入C单元结构相同，均包含：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；其中，第一PMOS管的源端接电源，第一PMOS管漏端与第二PMOS管的源端相连，第二PMOS管的漏端与第三PMOS管的源端相连，第三NMOS管的源端接地，第三NMOS管的漏端和第二NMOS管的源端相连，第二NMOS管的漏端和第一NMOS管的源端相连，第三PMOS管的漏端和第一NMOS管的漏端相连作为三输入C单元的信号输出端；第一PMOS管的栅极与第一NMOS管的栅极相连作为三输入C单元的第一输入端，第二PMOS管的栅极与第二NMOS管的栅极相连作为三输入C单元的第二输入端，第三PMOS管的栅极与第三NMOS管的栅极相连作为三输入C单元的第三输入端。
进一步地，三输入钟控C单元包含：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；其中，第四PMOS管的源端接电源，第四PMOS管漏端与第五PMOS管的源端相连，第五PMOS管的漏端与第六PMOS管的源端相连，第六PMOS管的漏端与第七PMOS管的源端相连，第七NMOS管的源端接地，第七NMOS管的漏端和第六NMOS管的源端相连，第六NMOS管的漏端和第五NMOS管的源端相连，第五NMOS管的漏端和第四NMOS管的源端相连，第七PMOS管的漏端和第四NMOS管的漏端相连作为三输入钟控C单元的信号输出端；第四PMOS管的栅极与第四NMOS管的栅极相连作为三输入钟控C单元的第一输入端，第五PMOS管的栅极与第五NMOS管的栅极相连作为三输入钟控C单元的第二输入端，第六PMOS管的栅极与第六NMOS管的栅极相连作为三输入钟控C单元的第三输入端，第七PMOS管的栅极作为外界时钟信号的输入端，第七NMOS管的栅极作为外界反相时钟信号的输入端。
进一步地，C单元包含：第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管；其中，第八PMOS管的源端接电源，第八PMOS管漏端与第九PMOS管的源端相连，第九NMOS管的源端接地，第九NMOS管漏端与第八NMOS管的源端相连，第九PMOS管的漏端和第八NMOS管的漏端相连作为C单元的信号输出端；第八PMOS管的栅极与第八NMOS管的栅极相连作为C单元的第一输入端，第九PMOS管的栅极与第九NMOS管的栅极相连作为C单元的第二输入端。
进一步地，第一钟控反相器和第二钟控反相器结构相同，均包含：第十PMOS管、第十一PMOS管、第十NMOS管和第十一NMOS管；其中，第十PMOS管的源端接电源，第十PMOS管的漏端与第十一PMOS管的源端相连，第十一NMOS管的源端接地，第十一NMOS管的漏端与第十NMOS管的源端相连，第十一PMOS管的漏端和第十NMOS管的漏端相连作为钟控反相器的信号输出端；第十PMOS管的栅极与第十一NMOS管的栅极相连作为钟控反相器的输入端，第十一PMOS管的栅极作为外界时钟信号的输入端，第十NMOS管的栅极作为外界反相时钟信号的输入端。
本发明采用上述技术方案，具有以下有益效果：本发明采用钟控技术设计了容忍任意双点翻转的锁存器，具有可靠性高、容错能力好的优势，减少晶体管的数量，减少了锁存器的面积和功耗开销。
附图说明
图1是本发明实施例一提出的容忍单粒子双点翻转锁存器的电路结构图。
图2是本发明中的三输入C单元的电路结构图图。
图3是本发明中的三输入钟控C单元的电路结构图。
图4是本发明中的C单元的电路结构图。
图5是本发明实施例二提出的抗单粒子双点翻转锁存器的电路结构图。
图6是本发明中钟控反相器的电路结构图。
图中标号说明：TG1、第一传输门，TG2、第二传输门，TG3、第三传输门，TG4、第四传输门，MCE1、第一三输入C单元，MCE2、第二三输入C单元，MCE3、第三三输入C单元，CMCE、三输入钟控C单元，CE、C单元，CE1、第一C单元，CE2、第二C单元，inv、反相器，inv1、第一钟控反相器，inv2、第二钟控反相器，MP1、第一PMOS管，MP2、第二PMOS管，MP3、第三PMOS管，MP4、第四PMOS管，MP5、第五PMOS管，MP6、第六PMOS管，MP7、第七PMOS管，MP8、第八PMOS管，MP9、第九PMOS管，MP10、第十PMOS管，MP11、第十一PMOS管，MN1、第一NMOS管，MN2、第二NMOS管，MN3、第三NMOS管，MN4、第四NMOS管，MN5、第五NMOS管，MN6、第六NMOS管，MN7、第器NMOS管，MN8、第八NMOS管，MN9、第九NMOS管，MN10、第十NMOS管，MN11、第十一NMOS管。
具体实施方式
下面结合附图对本发明作进一步详细的描述。
实施例一：容忍单粒子双点翻转锁存器
如图1所示，本实施例公开的一种容忍单粒子双点翻转的锁存器结构，包含：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第一三输入C单元MCE1、第二三输入C单元MCE2、三输入钟控C单元CMCE、C单元CE和反相器inv。第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4的信号输入端相连构成锁存器的信号输入端D，且第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4的两个门控端均分别接外界时钟信号CK和外界反相时钟信号CKB，同步开关；第一传输门TG1的输出端和第一三输入C单元MCE1的第一输入端和第二三输入C单元MCE2的第二输入端相连，第二传输门TG2的输出端和第一三输入C单元MCE1的第三输入端、三输入钟控C单元CMCE的输出端、C单元CE的输出端和第二三输入C单元MCE2的第一输入端相连构成锁存器的信号输出端；第三传输门TG3的输出端和第一三输入C单元MCE1的第二输入端以及第二三输入C单元MCE2的第三输入端相连；第四传输门TG4的输出端和反相器inv的输入端相连；第一三输入C单元MCE1的输出端和三输入钟控C单元CMCE的第一输入端相连，三输入钟控C单元CMCE的第二输入端与C单元CE的第二输入端以及反相器inv的输出端相连，三输入钟控C单元CMCE的第三输入端与C单元CE的第一输入端以及第二三输入C单元MCE2的输出端相连。
第一三输入C单元MCE1和第二三输入C单元MCE2结构相同，如图2所示，均包含：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3；其中，第一PMOS管MP1的源端接电源，第一PMOS管MP1漏端与第二PMOS管MP2的源端相连，第二PMOS管MP2的漏端与第三PMOS管MP3的源端相连，第三NMOS管MN3的源端接地，第三NMOS管MN3的漏端和第二NMOS管MN2的源端相连，第二NMOS管MN2的漏端和第一NMOS管MN1的源端相连，第三PMOS管MP3的漏端和第一NMOS管MN1的漏端相连作为三输入C单元的信号输出端Q1；第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连作为三输入C单元的第一输入端I1，第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连作为三输入C单元的第二输入端I2，第三PMOS管MP3的栅极与第三NMOS管MN3的栅极相连作为三输入C单元的第三输入端I3。
如图3所示，三输入钟控C单元包含第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7；其中，第四PMOS管MP4的源端接电源，第四PMOS管MP4漏端与第五PMOS管MP5的源端相连，第五PMOS管MP5的漏端与第六PMOS管MP6的源端相连，第六PMOS管MP6的漏端与第七PMOS管MP7的源端相连，第七NMOS管MN7的源端接地，第七NMOS管MN7的漏端和第六NMOS管MN6的源端相连，第六NMOS管MN6的漏端和第五NMOS管MN5的源端相连，第五NMOS管MN5的漏端和第四NMOS管MN4的源端相连，第七PMOS管MP7的漏端和第四NMOS管MN4的漏端相连作为三输入钟控C单元的信号输出端Q2；第四PMOS管MP4的栅极与第五NMOS管MN5的栅极相连作为三输入钟控C单元CMCE的第一输入端I4，第五PMOS管MP5的栅极与第六NMOS管MN6的栅极相连作为三输入钟控C单元CMCE的第二输入端I5，第六PMOS管MP6的栅极与第七NMOS管MN7的栅极相连作为三输入钟控C单元CMCE的第三输入端I6，第七PMOS管MP7的栅极作为外界时钟信号CK的输入端，第四NMOS管MN4的栅极作为外界反相时钟信号CKB的输入端。
如图4所示，C单元包含第八PMOS管MP8、第九PMOS管MP9、第八NMOS管MN8和第九NMOS管MN9；其中， 第八PMOS管MP8的源端接电源，第八PMOS管MP8漏端与第九PMOS管MP9的源端相连，第九NMOS管MN9的源端接地，第九NMOS管MN9的漏端与第八NMOS管MN8的源端相连，第九PMOS管MP9的漏端和第八NMOS管MN8的漏端相连作为C单元的信号输出端Q3；第八PMOS管MP8的栅极与第八NMOS管MN8的栅极相连作为C单元的第一输入端I7，第九PMOS管MP9的栅极与第九NMOS管MN9的栅极相连作为C单元的第二输入端I8。
下面对本发明所提出的容忍单粒子双点翻转锁存器的工作原理进行说明，说明如下：本发明中的锁存器内部共有五个敏感节点N1、N2、N3、N4和N5，一个外部数据输入节点D和一个外部数据输出节点Q。
当时钟信号CK为高电平，反相时钟信号CKB为低电平时，锁存器处于透明模式，此时，所有传输门均处于导通状态，三输入钟控C单元CMCE关闭，锁存器的数据输入端D输入的信号通过第二传输门TG2直接传输到输出端Q，从而通过此高速通路减少了传播延时，同时采用钟控技术减少了功耗开销。以D信号是高电平为例，则节点N1、N2为高电平，节点N3、N4、N5为低电平，Q也为高电平。
当时钟信号CK为低电平，反相时钟信号CKB为高电平时，锁存器处于锁存模式，所有传输门均处于关闭状态，三输入钟控C单元CMCE处于导通状态，此时内部节点N1、N2、N3、N4、N5和输出节点Q均处于稳定状态，数据被锁存。
基于三输入C单元、三输入钟控C单元和C单元均具有如下特性：当各输入端输入的值相同时，输出端的逻辑值为输入值的反相，当各输入端输入的值不同时，输出端将保持先前的逻辑值不变，并处于高阻态。故下面对本发明提出的锁存器的单粒子双点翻转的容错性原理进行解释，解释如下：
当内部节点N1-N5和输出节点Q发生双点翻转时，共有
Figure 793408DEST_PATH_IMAGE001
种情况：N 1和N2， N1和N3，N1和N4，N1和N5，N1和Q，N2和N3，N2和N4，N2和N5，N2和Q，N3和N4，N3和N5，N3和Q，N4 和N5，N4和Q，N5和Q。接下来，将这些情况共分为6类，分别进行讨论。
第一种情况：N1和N2翻转。由于第一三输入C单元MCE1和第二三输入C单元MCE2具有过滤性，N1和N2的暂态错误不会传递到N3和N5，输出Q保持原先的值不变。
第二种情况：N1和N4翻转。由于第一三输入C单元MCE1、三输入钟控C单元CMCE和C单元CE具有过滤性，N1的暂态错误不会影响N3和N5的逻辑值，N4的暂态错误也不会导致输出Q的逻辑值的翻转，又因为N4被inv驱动，因此可被迅速更正为正确的逻辑值。类似的节点对共有5种，分别为N1和N3，N1和N5，N2和N3，N2和N4，N2和N5。
第三种情况：N3和N4翻转。N4由inv驱动，翻转的逻辑值可被迅速更正，此外，CE2可以屏蔽掉N3的暂态错误，因此，输出Q可迅速被三输入钟控C单元CMCE和C单元CE更正为正确的逻辑值。类似的节点对共有2种，为N3和N5，N4和N5。
第四种情况：N2和Q翻转。同样由于第一三输入C单元MCE1和第二三输入C单元MCE2的过滤性，N2的暂态错误不会改变N3和N5的逻辑值，Q被三输入钟控C单元CMCE和C单元CE同时驱动，一旦Q遭受单粒子轰击而发生SEU时，可迅速被更正为正确的逻辑值，仅表现为产生了一个小的毛刺。类似的节点对有1种，为N1和Q。
第五种情况：N4和Q翻转。N4可由inv迅速更正恢复为正确的逻辑值，与此同时，三输入钟控C单元CMCE驱动Q刷新为正确的逻辑值，输出Q表现为产生了一个小的毛刺。类似的节点对共有2种，分别为N3和Q，N5和Q。
综上，本发明所提出的锁存器可以完全容忍单粒子双点翻转。
实施例二：抗单粒子双点翻转锁存器
如图5所示，本实施例公开的一种抗单粒子双点翻转的锁存器结构，包含：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第一三输入C单元MCE1、第二三输入C单元MCE2、第三三输入C单元MCE3、第一C单元CE1、第二C单元CE2、第一钟控反相器inv1和第二钟控反相器inv2；其内部有七个敏感节点N1、N2、N3、N4、N5、N6和N7，一个外部数据输入节点D和一个外部数据输出节点Q，且第一传输门、第二传输门、第三传输门和第四传输门的两个门控端均分别接外界时钟信号CKB、外界反相时钟信号CK。第一传输门TG1的输出端和第一三输入C单元MCE1的第二输入端以及第一C单元CE1的第二输入端相连；第二传输门TG2的输出端和第二三输入C单元MCE2的第一输入端以及第一C单元CE1的第一输入端相连；第三传输门TG3的输出端和第一三输入C单元MCE1的第三输入端以及第二三输入C单元MCE2的第二输入端相连；第四传输门TG4的输出端和第三三输入C单元MCE3的输出端相连构成锁存器的信号输出端Q。
第一C单元CE1的输出端和第一钟控反相器inv1的输入端以及第二钟控反相器inv2的输入端相连；第二C单元CE2的第一输入端和第一三输入C单元MCE1的第一输入端以及第一钟控反相器inv1的输出端相连；第二C单元CE2的第二输入端和第二三输入C单元MCE2的第三输入端以及第二钟控反相器inv2的输出端相连；第二C单元CE2的输出端和第三三输入C单元MCE3的第二输入端相连；第三三输入C单元MCE3的第一输入端与第一三输入C单元MCE1的输出端相连，第三三输入C单元MCE3的第三输入端与第二三输入C单元MCE2的输出端相连。
第一三输入C单元、第二三输入C单元和第三三输入C单元均与实施例一中图2所示电路结构相同，第一C单元和第二C单元均与实施例一种图4所示电路结构相同，这里不再赘述。
第一钟控反相器和第二钟控反相器结构相同，如图6所示，均包含：第十PMOS管MP10、第十一PMOS管MP11、第十NMOS管MN10和第十一NMOS管MN11；其中，第十PMOS管MP10的源端接电源，第十PMOS管MP10的漏端与第十一PMOS管MP11的源端相连，第十一NMOS管MN11的源端接地，第十一NMOS管MN11的漏端与第十NMOS管MN10的源端相连，第十一PMOS管MP11的漏端和第十NMOS管MN10的漏端相连作为钟控反相器的信号输出端Q4；第十PMOS管MP10的栅极与第十一NMOS管MN11的栅极相连作为钟控反相器的输入端I9，第十一PMOS管MP11的栅极作为外界时钟信号CK的输入端，第十NMOS管MN10的栅极作为外界反相时钟信号CKB的输入端。
下面对本发明所提出的抗单粒子双节点翻转的锁存器的工作原理进行说明，如下：
当时钟信号CK为高电平，反相时钟信号CKB为低电平时，锁存器处于传输模式，此时，第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4均处于导通状态，第一钟控反相器inv1和第二钟控反相器inv2处于关闭状态，锁存器的数据输入端D端口输入的信号通过第四传输门TG4直接传输到信号输出端Q端口，通过采用高速通路减少了传播延时，采用钟控技术减少了功耗开销。
当时钟信号CK为低电平，反相时钟信号CKB为高电平时，锁存器处于锁存模式，第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4处于关闭状态，第一钟控反相器inv1和第二钟控反相器inv2处于导通状态，此时内部节点N1、N2、N3、N4、N5、N6、N7 、N8、N9和输出节点Q均处于稳定状态，数据被锁存。
下面对本发明锁存器的抗单粒子双节点翻转的容错性原理进行解释，解释如下：由于锁存期时内部电路结构是近似对称的，节点N3与N1等效，N6与N4等效，N8与N7等效，且N1和N2的翻转等效于N1和N5翻转的情况，因此，在内部节点中，只讨论当N1和N5，N4和N5，N7和N8以及N4和N9发生DNU的情形。
N1和N5翻转。由于MCE1的过滤性，节点N1的暂态错误不会传递到N4，inv1和inv2处于关闭状态，节点N5处的暂态错误将不会传递给N7和N8，输出节点Q保持原先的值不变。
N4和N5翻转。inv1和inv2处于关闭状态，N5的暂态错误不会传递到N7和N8，N4的暂态错误被MCE3屏蔽，输出节点Q的逻辑值不会被改变。
N7和N8翻转。由于MCE1和MCE2具有过滤性，N4和N6仍将保持原先正确的逻辑值不变，N7和N8的翻转导致N9发生翻转，N9的暂态错误又被MCE3屏蔽，因此，输出节点Q的逻辑值不会被改变。
N4和N9翻转。N4和N9是MCE3的两路输入，因此N4和N9的暂态错误将会被CE5屏蔽，输出节点Q的保持原先正确的逻辑值不会。
当Q受到单粒子轰击发生翻转时，此时需考虑当MCE3处于高阻态时对输出Q的影响。
Q翻转，N4或N9翻转。N4或N9翻转对于MCE3而言，均属于一路输入发生故障。因此，利用MCE3的过滤特性可以屏蔽掉来自N4或N9的输入翻转的故障，同时还可迅速恢复Q为正确的逻辑值。
综上，本发明所提出的锁存器结构可以完全容忍单粒子双节点翻转。
本领域技术人员可以理解的是,除非另外定义,这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。
以上所述仅为本发明的具体实施方式而已，应当指出，凡在本发明的技术原理和原则之内，所做的任何修改、改进和等同替换等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种容忍单粒子双点翻转的锁存器结构，其特征在于，包括：
第一传输门，其输入端作为所述锁存器结构的输入端接收输入信号，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第二传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号，其输出端作为所述锁存器结构的输出端；
第三传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第四传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第一三输入C单元，其第一输入端接第一传输门的输出端，其第二输入端接第三传输门的输出端，其第三输入端接锁存器结构的输出端；
第二三输入C单元，其第一输入端接锁存器结构的输出端，其第二输入端接第一传输门的输出端，其第三输入端接第三传输门的输出端；
三输入钟控C单元，其第一输入端接第一三输入C单元的输出端，其控制端接外界反相时钟信号，其输出端接锁存器结构的输出端；
C单元，其第一输入端与三输入钟控C单元的第三输入端、第二三输入C单元的输出端相连接，其第二输入端接三输入钟控C单元的第二输入端，其输出端接锁存器结构的输出端；及，
反相器，其输入端接第四传输门的输出端，其输出端接C单元的第二输入端。
2.根据权利要求1所述一种容忍单粒子双点翻转的锁存器结构，其特征在于，所述第一三输入C单元和第二三输入C单元的电路结构相同，均包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；其中，所述第一PMOS管的源端接电源，第一PMOS管漏端与第二PMOS管的源端相连，第二PMOS管的漏端与第三PMOS管的源端相连，第三PMOS管的漏端和第一NMOS管的漏端相连作为三输入C单元的信号输出端，第一NMOS管的源端和第二NMOS管的漏端相连，第二NMOS管的源端和第三NMOS管的漏端相连，第三NMOS管的源端接地，第一PMOS管的栅极与第一NMOS管的栅极相连作为三输入C单元的第一输入端，第二PMOS管的栅极与第二NMOS管的栅极相连作为三输入C单元的第二输入端，第三PMOS管的栅极与第三NMOS管的栅极相连作为三输入C单元的第三输入端。
3.根据权利要求1所述一种容忍单粒子双点翻转的锁存器结构，其特征在于，所述三输入钟控C单元包括：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；其中，所述第四PMOS管的源端接电源，第四PMOS管漏端与第五PMOS管的源端相连，第五PMOS管的漏端与第六PMOS管的源端相连，第六PMOS管的漏端与第七PMOS管的源端相连，第七PMOS管的漏端和第四NMOS管的漏端相连作为三输入钟控C单元的信号输出端，第四NMOS管的源端和第五NMOS管的漏端相连，第五NMOS管的源端和第六NMOS管的漏端相连，第六NMOS管的源端和第七NMOS管的漏端相连，第七NMOS管的源端接地，第四PMOS管的栅极与第四NMOS管的栅极相连作为三输入钟控C单元的第一输入端，第五PMOS管的栅极与第五NMOS管的栅极相连作为三输入钟控C单元的第二输入端，第六PMOS管的栅极与第六NMOS管的栅极相连作为三输入钟控C单元的第三输入端，第七PMOS管的栅极作为外界时钟信号的输入端，第七NMOS管的栅极作为外界反相时钟信号的输入端。
4.根据权利要求1所述一种容忍单粒子双点翻转的锁存器结构，其特征在于，所述C单元包括：第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管；其中，所述第八PMOS管的源端接电源，第八PMOS管漏端与第九PMOS管的源端相连，第九PMOS管的漏端和第八NMOS管的漏端相连作为C单元的信号输出端，第八NMOS管的源端和第九NMOS管漏端相连，第九NMOS管的源端接地，第八PMOS管的栅极与第八NMOS管的栅极相连作为C单元的第一输入端，第九PMOS管的栅极与第九NMOS管的栅极相连作为C单元的第二输入端。
5.一种容忍单粒子双点翻转的锁存器结构，其特征在于，包括：
第一传输门，其输入端作为所述锁存器结构的输入端接收输入信号，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第二传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第三传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号；
第四传输门，其输入端接锁存器结构的输入端，其两个门控端分别接外界时钟信号和外界反相时钟信号，其输出端作为所述锁存器结构的输出端；
第一三输入C单元，其第二输入端接第一传输门的输出端；
第二三输入C单元，其第一输入端接第二传输门的输出端，其第二输入端与第一三输入C单元的第三输入端、第三传输门的输出端相连接；
第一C单元，其第一输入端接第二传输门的输出端，其第二输入端接第一传输门的输出端；
第一钟控反相器，其输入端接第一C单元的输出端，其控制端接外界反相时钟信号；
第二钟控反相器，其输入端接第一C单元的输出端，其控制端接外界反相时钟信号；
第二C单元，其第一输入端与第一钟控反相器的输出端、第一三输入C单元的第一输入端相连接，其第二输入端与第二钟控反相器的输出端、第二三输入C单元的第三输入端相连接；及，
第三三输入C单元，其第一输入端接第一三输入C 单元的输出端，其第二输入端接第二C单元的输出端，其第三输入端接第二三输入C单元的输出端，其输出端接锁存器结构的输出端。
6.根据权利要求5所述一种容忍单粒子双点翻转的锁存器结构，其特征在于，所述第一钟控反相器和第二钟控反相器的电路结构相同，均包括：第十PMOS管、第十一PMOS管、第十NMOS管和第十一NMOS管；其中，所述第十PMOS管的源端接电源，第十PMOS管的漏端与第十一PMOS管的源端相连，第十一PMOS管的漏端和第十NMOS管的漏端相连作为钟控反相器的信号输出端，第十NMOS管的源端和第十一NMOS管的漏端相连，第十一NMOS管的源端接地，第十PMOS管的栅极与第十一NMOS管的栅极相连作为钟控反相器的输入端，第十一PMOS管的栅极作为外界时钟信号的输入端，第十NMOS管的栅极作为外界反相时钟信号的输入端。
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