CN106936410B - 一种高速低功耗的加固锁存器 - Google Patents

Abstract

本发明公开了一种高速低功耗的加固锁存器，包括三个传输门、两个自恢复C单元和一个内部节点加强型C单元组成。有益的技术效果：本发明实现了对影响时序电路主要软错误：单粒子翻转的有效抵御，自恢复C单元实现了对于其自身输出受到干扰时的自恢复，并且极大地降低了电路在锁存和自恢复时得功耗；内部节点加强型C单元实现了通过输出对于自身次要内部节点的临界电荷量实现了加强，使得输出逻辑值可靠性进一步增强。本发明能够容忍锁存器内部结构发生的单粒子翻转并且具有部分自恢复功能，电路结构简单，极大的降低了功耗，提高了系统的可靠性。

Description

一种高速低功耗的加固锁存器

技术领域

本发明属于集成电路领域，尤其涉及集成电路的抗辐射加固设计领域，使用创新的自恢复C单元电路作为锁存模块的重要组成部分，降低了总体功耗极大提升了电路在功耗延迟方面表现，输出级采用内部节点加强型C单元，加强了电路的抗软错误能力，实现对单粒子翻转有效隔离。具体为一种高速低功耗的加固锁存器。

背景技术

随着集成电路的不断发展，半导体工艺的不断更新，使得集成电路的特征尺寸不断缩小，节点的寄生电容随之减小，导致节点储存逻辑所需的最低电荷量(临界电荷)越来越少。此外工作电压也随着工艺的进步而降低，与此同时为了保证晶体管的性能，阈值电压也会随之降低，使得电路中的节点就非常容易受到大气中的高能种子，宇宙射线或封装过程中所游离出的阿尔法粒子干扰，当晶体管被高能粒子击中，会在电路内感应出电子空穴对，进而产生电荷流，如果电路的节点收集的电荷大于临界电荷量，会使得电路的逻辑值发生翻转，而造成错误，这种错误因为具有非周期性，非长久性而被称为软错误(Softerrors，SEs)，它的存在影响到电路的正确性，降低了电路的可靠度。随着单个芯片上集成的晶体管数量呈指数增长，软错误发生的几率也大大增加。电路的稳定性问题越来越严重。

其中，单粒子翻转(Single Event Upset，SEU)和单粒子瞬态(Single EventTransient，SET)是引起数字电路发生软错误的重要诱因。SETs主要发生在组合逻辑电路中，而SEU主要发生在时序元件中。因为时序元件的脆弱窗口比组合逻辑电路长，所以电路中的时序原件比组合逻辑电路更容易发生软错误。此外有研究表明电路中SEU发生的概率大约是SET发生的概率的四倍。因此SEU为软错误中的主要问题。

随着对集成电路可靠性、功耗、速度和面积等指标的要求不断更高，近年来不断地有抗软错误锁存器被提出来，主要分为两类：(1)节点电荷强化型。(2)隔离型。通常采用隔离型的锁存器通过运用C单元作为输出级来阻断软错误的传输路径，因而具有更好的抗软错误的能力，但是C单元自身的内部节点也相对较脆弱，常常没有得到足够的重视，另外在功耗和速度表现上也各有欠缺。

因此，市场上急需一种新的抗软错误锁存器，以便满足上述指标。

发明内容

为了克服现有抗软错误锁存器存在的不足，本发明提供了一种高速低功耗的加固锁存器，该锁存器将输出级C单元的内部脆弱节点进行了加固，在对SEU能够实现有效抵御的同时，提升了在功耗、速度以及面积开销等方面的表现。

为了达到上述目的，本发明提供如下技术方案：

一种高速低功耗的加固锁存器，由三个传输门、两个自恢复C单元和一个内部节点加强型C单元组成。三个传输门依次为第一传输门TG1、第二传输门TG2和第三传输门TG3。两个自恢复C单元结构依次为：第一C单元C1和第二C单元C2。内部节点加强型C单元为单个的第三C单元C3。所述第三C单元C3含有3个信号端口，分别为：第一信号输入端、第二信号输入端和信号输出端。其中，第一传输门TG1、第二传输门TG2和第三传输门TG3，在接受到高电平的时钟信号CLK时打开，处于传值状态。在接受到低电平的时钟信号CLK时关闭，处于锁存状态。第一C单元C1、第二C单元C2和第三C单元C3分别负责将各自接受到的信号反向，并输出。具体的连接关系为：

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端共同连接在一起。

第一传输门TG1的输出端与第一C单元C1的信号输入端相连接。第一C单元C1的信号输出端与第三C单元C3的第一信号输入端相连接。

第三传输门TG3的输出端与第二C单元C2的信号输入端相连接。第二C单元C2的信号输出端与第三C单元C3的第二信号输入端相连接。

第二传输门TG2输出端与第三C单元C3的信号输出端相连接。

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端之间的连接点为所述高速低功耗的加固锁存器的数据输入端，记为输入端D端口。

第二传输门TG2输出端与第三C单元C3的信号输出端之间的连接点为所述高速低功耗的加固锁存器的数据输出端，记为输出端Q端口。

与现有技术相比，本发明具有以下优点：

本发明公开了一种高速低功耗的加固锁存器，包括三个传输门、两个自恢复C单元和一个内部节点加强型C单元组成。实现了对影响时序电路主要软错误：单粒子翻转的有效抵御，自恢复C单元实现了对于其自身输出受到干扰时的自恢复，并且极大地降低了电路在锁存和自恢复时得功耗。内部节点加强型C单元实现了通过输出对于自身次要内部节点的临界电荷量实现了加强，使得输出逻辑值可靠性进一步增强。本发明能够容忍锁存器内部结构发生的单粒子翻转并且具有部分自恢复功能，电路结构简单，极大的降低了功耗，提高了系统的可靠性。具体表现为：

1.具有优秀的抗单粒子翻转的能力。

2.锁存模块的C单元功耗低，且有自恢复的能力。

3.输出级的内部节点加强型C单元的内部节点得到强化，抗软错误能力比采用传统C单元的隔离型锁存器，最大可提升25.87％。

4.锁存器具有结构简单，可靠性高，面积开销小，功耗延迟积(PDP)极低，相比于已有的隔离型锁存器，其PDP性能提升37.61％以上。

附图说明

图1为本发明的电路简图。

图2为图1中自恢复C单元的结构图。

图3为图1中内部节点加强型C单元的结构图。

图4为传统结构的C单元的电路原理图。

图5为图1的具体电路图。

具体实施方式

为了更好地阐述所述高速低功耗的加固锁存器的工作原理及容错方式，下面结合附图进一步说明。

参见图1和图5，一种高速低功耗的加固锁存器，由三个传输门、两个自恢复C单元和一个内部节点加强型C单元组成。三个传输门依次为第一传输门TG1、第二传输门TG2和第三传输门TG3。两个自恢复C单元结构依次为：第一C单元C1和第二C单元C2。内部节点加强型C单元为单个的第三C单元C3。所述第三C单元C3含有3个信号端口，分别为：第一信号输入端、第二信号输入端和信号输出端。其中，第一传输门TG1、第二传输门TG2和第三传输门TG3，在接受到高电平的时钟信号CLK时打开，处于传值状态。在接受到低电平的时钟信号CLK时关闭，处于锁存状态。第一C单元C1、第二C单元C2和第三C单元C3分别负责将各自接受到的信号反向，并输出。具体的连接关系为：

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端共同连接在一起。

第一传输门TG1的输出端与第一C单元C1的信号输入端相连接。第一C单元C1的信号输出端与第三C单元C3的第一信号输入端相连接。

第三传输门TG3的输出端与第二C单元C2的信号输入端相连接。第二C单元C2的信号输出端与第三C单元C3的第二信号输入端相连接。

第二传输门TG2输出端与第三C单元C3的信号输出端相连接。

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端之间的连接点为所述高速低功耗的加固锁存器的数据输入端，记为输入端D端口。

第二传输门TG2输出端与第三C单元C3的信号输出端之间的连接点为所述高速低功耗的加固锁存器的数据输出端，记为输出端Q端口。

进一步说，第一传输门TG1、第二传输门TG2和第三传输门TG3的作用在于：

当时钟信号CLK为高电平时，传输门打开，电路处于传值状态，传输门将输入端口D的信号分别传递至内部锁存电路和输出端口Q。

当时钟信号CLK为低电平时，传输门关闭，电路处于锁存状态，输入端口D的信号与锁存电路和输出端口Q的信号传递路径被隔断，传输门的输出端逻辑保持不变，输入信号的变化将不再影响内部的锁存电路和输出端口Q。

第一C单元C1、第二C单元C2和第三C单元C3的作用在于组成了内部锁存电路。

当电路处于传值状态时，第一C单元C1和第二C单元C2将从第一传输门TG1和第三传输门TG3传来的输入信号反向锁存在第三C单元C3的输入端，再经第三C单元C3的反向，确保了输出端口Q的逻辑值等于输入信号的逻辑值。

当电路处于锁存状态时，各节点的逻辑值在正常工作的状态下(即没有软错误干扰的情况下)，保持与电路处于传值状态时一致。

参见图1，进一步说，第一传输门TG1、第二传输门TG2和第三传输门TG3具有相同的时钟控制信号，即CLK信号分别接第一传输门TG1、第二传输门TG2和第三传输门TG3的NMOS管的栅极，CLK信号的反向信号CLKB分别接第一传输门TG1、第二传输门TG2和第三传输门TG3的PMOS管栅极。保证第一传输门TG1、第二传输门TG2和第三传输门TG3在时钟信号变化时有着同样的动作。

参见图1，更进一步说，当第一传输门TG1、第二传输门TG2和第三传输门TG3所接受到的CLK为高电平时，本加固锁存器处于传值模式，三个传输门全部打开。此时，第一C单元C1、第二C单元C2、第三C单元C3完成读值求值的过程。

在此状态下，输入本加固锁存器的数据有两条通路到达该加固锁存器的输出端：

第一条通路，是将数据从输入端D端口经第二传输门TG2传递到输出端Q端口。

第二条通路，是将数据从输入端D端口分别传递至第一传输门TG1和第三传输门TG3，由第一传输门TG1输出的数据经第一C单元C1传递到第三C单元C3。由第三传输门TG3输出的数据经第二C单元C2传递到第三C单元C3。第一C单元C1和第二C单元C2分别对输入的数据进行保存并进行第一次反相。再由第三C单元C3第二次反相后经输出端Q端口输出。

参见图1和图5，更进一步说，当CLK为低电平时，本加固锁存器处于锁存模式：第一传输门TG1、第二传输门TG2和第三传输门TG3全部关闭。第一C单元C1、第二C单元C2、第三C单元C3均用来存储数据。

令第一传输门TG1与第一C单元C1之间为储存节点d1，第一C单元C1与第三C单元C3之间为储存节点Qb1，第三传输门TG3与第二C单元C2之间为储存节点d2，第二C单元C2与第三C单元C3之间为储存节点Qb2，即本状态下加固锁存器的内部一共包括四个储存节点d1，d2，Qb1，Qb2。

本状态下加固锁存器的内部一共包括四个储存节点，即：第一传输门TG1与第一C单元C1之间的连接点d1，第一C单元C1与第三C单元C3之间的连接点Qb1，第三传输门TG3与第二C单元C2之间的连接点d2，第二C单元C2与第三C单元C3之间的连接点Qb2，

当存储0逻辑时，d1＝d2＝0，Qb1＝Qb2＝1。

当存储1逻辑时，d1＝d2＝1，Qb1＝Qb2＝0。

以上4个储存节点相互分离，由于第一C单元C1、第二C单元C2和第三C单元C3的存在，其中任意一个节点受到SEU(Single Event Upset，单事件翻转)时，都会被隔离，不会影响输出，最终实现本加固锁存器逻辑正确。

参见图1和图5，进一步说，第一C单元C1与第二C单元C2的结构相同，均为自恢复C单元。

参见图2和图5，进一步说，第一C单元C1由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成。其中，

第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的源极。第一NMOS管MN1的源极接第二NMOS管MN2的漏极。第二NMOS管MN2的源极接地。第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，第二PMOS管MP2的栅极与第一NMOS管MN1的栅极之间的节点为第一C单元C1的信号输入端d1。第一PMOS管MP1的栅极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的栅极相连接，第一PMOS管MP1的栅极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的栅极之间的节点为第一C单元C1的信号输出端Qb1。第一PMOS管MP1的衬底与第二PMOS管MP2的衬底接电源VDD。第一NMOS管MN1的衬底和第二NMOS管MN2的衬底接地。

进一步说，第一C单元C1的功能在于以较低的功耗实现对输入信号反相的保存，并在自身输出受到干扰时自动回复正确的逻辑值。

参见图5，进一步说，第二C单元C2由第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管MN4组成。其中，

第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第四PMOS管MP4的源极。第三NMOS管MN3的源极接第四NMOS管MN4的漏极。第四NMOS管MN4的源极接地。第四PMOS管MP4的栅极与第三NMOS管MN3的栅极相连接，第四PMOS管MP4的栅极与第三NMOS管MN3的栅极之间的节点为第二C单元C2的信号输入端d2。第三PMOS管MP3的栅极与第四PMOS管MP4的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极相连接，第三PMOS管MP3的栅极与第四PMOS管MP4的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极之间的节点储存节点Qb2为第二C单元(自恢复C单元结构)的信号输出端。第三PMOS管MP3的衬底与第四PMOS管MP4的衬底接电源VDD。第三NMOS管MN3的衬底和第四NMOS管MN4的衬底接地。

若自恢复C单元的输出端逻辑状态发生变化，假设该C单元的初始状态为：D＝0，Q＝1时，Q受到SEU影响，状态变化为：D＝0，Q＝1→0，导致MN2关断，MP1打开，形成VDD到Qb1的补电通路，使得Q的逻辑状态恢复成1，因此Q受到SEU影响时，通过自恢复C单元可以将该节点的状态恢复成正确的逻辑值，并且由于输出的Q不是全摆幅因此实现功耗降低的效果。换言之，d1(d2)＝0，Qb1(Qb2)＝1。

参见图3和图5，进一步说，内部节点加强型C单元，即第三C单元C3是由第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8组成。其中，

第五PMOS管MP5的源极与第七NMOS管MN7的漏极接电源VDD，第五PMOS管MP5的漏极与第六PMOS管MP6的源极、第七NMOS管MN7的源级相连接，为内部节点n5。第五NMOS管MN5的源极与第六NMOS管MN6的漏极、第七PMOS管MP7的源极相连接,为内部节点n6。第六NMOS管MN6的源极与第七PMOS管MP7的漏极接地。第五PMOS管MP5的栅极与第六NMOS管MN6的栅极相连接，为内部节点加强型C单元结构的第一信号输入端Qb1。第六PMOS管MP6的栅极与第五NMOS管MN5的栅极、第八PMOS管MP8的栅极和第八NMOS管MN8的栅极相连接，为内部节点加强型C单元结构的第二信号输入端，内部节点加强型C单元结构的第二信号输入端即为储存节点Qb2。第六PMOS管MP6的漏极与第五NMOS管MN5的漏极、第七PMOS管MP7的栅极和第七NMOS管MN7的漏极相连接，为内部节点加强型C单元结构的信号输出端。第八PMOS管的MP8的源极、第八PMOS管的MP8的漏极、第八NMOS管的MN8的源极、第八NMOS管的MN8的漏极均接地。第五PMOS管MP5的衬底、第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底均接电源VDD。第五NMOS管MN5的衬底、第六NMOS管MN6的衬底、第七NMOS管MN7的衬底和第八NMOS管MN8的衬底均接地。

参见图4，当传统C单元的内部节点m1，m2被攻击时，错误会直接传递到输出节点Q，因此这个两个内部节点会导致传统C单元隔离机制的失效。内部节点加强型C单元的工作原理是在传统C单元的基础上增加了四个晶体管，依次是：第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8。而本发明通过第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8，增加了内部节点n5和内部节点n6的自身寄生电容，即使得内部节点n5和内部节点n6的临界电荷量升高。

当内部节点n5和/或内部节点n6节点受到SEU的干扰产生的电荷时，通过流经第七PMOS管MP7和/或第七NMOS管MN7的电流将内部节点n5和/或内部节点n6节点受干扰产生的电荷补偿掉。

第七PMOS管MP7和第七NMOS管MN7的栅端均是由输出节点Q直接的控制，故第七PMOS管MP7和第七NMOS管MN7一直工作在饱和区，流经这两个MOS管的电流大且稳定。这是传统C单元直接增加第五PMOS管MP5和第六NMOS管MN6的尺寸所无法达到的效果。

第八PMOS管MP8和第八NMOS管MN8均采用了晶体管漏端和源端连接在一起的方式，与栅极形成了电容，减缓了储存节点Qb2受到软错误影响时的突波大小，减少了恢复储存节点Qb2所需要的时间，因而降低了第六PMOS管MP6和第五NMOS管MN5的导通时间，减弱了n5和n6节点与输出之间的电荷分享，增强了电路的可靠性。

进一步说，本加固锁存器能够完全抵御内部发生的SEU，并且PDP的提升达到37.61％-87.29％。

为了更好地说明本发明与现有技术的区别特点与优点，现结合附图对本发明进一步阐述如下：

如图1所示，本发明包括三个传输门结构、两个自恢复C单元结构和一个内部节点加强型C单元结构组成。所述传输门结构依次为第一传输门TG1、第二传输门TG2、第三传输门TG3。所述自恢复C单元结构依次为：第一C单元C1和第二C单元C2。所述内部节点加强型C单元结构为：第三C单元C3。其中第三C单元C3含有第一信号输入端、第二信号输入端和信号输出端。

其中，第一传输门TG1输入端为所述高速低功耗的加固锁存器的数据输入端D，第一传输门TG1的输出端为第一C单元C1的信号输入端。第二传输门TG2输入端为所述高速低功耗的加固锁存器的数据输入端，第二传输门TG2的输出端为所述高速低功耗的加固锁存器的数据输出端Q且与第三C单元C3的输出端相连接。第三传输门TG3输入端为所述高速低功耗的加固锁存器的数据输入端，第三传输门TG3的输出端为第二C单元C2的信号输入端。第一C单元C1的信号输出端与第三C单元C3的第一信号输入端相连接。第二C单元C2的信号输出端与第三C单元C3的第二信号输入端相连接。

所述第一传输门TG1、第二传输门TG2、第三传输门TG3具有相同的时钟。

图2所示为本发明中自恢复C单元结构的真值表。自恢复C单元结构有信号输入端A和信号输出端Q。自恢复C单元由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成。

其中，第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的源极。第一NMOS管MN1的源极接第二NMOS管MN2的漏极。第二NMOS管MN2的源极接地。第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，为自恢复C单元结构的信号输入端A。第一PMOS管MP1的栅极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的栅极相连接，为自恢复C单元结构的信号输出端Q。第一PMOS管MP1的衬底与第二PMOS管MP2的衬底接电源VDD。第一NMOS管MN1的衬底和第二NMOS管MN2的衬底接地。

表一是图2所示的自恢复C单元电路C1的真值表。其工作原理是，当输出Q不受外界干扰时，逻辑功能等同于反相器，当输出Q受到外界单粒子干扰时，逻辑值虽然可能会发生暂时的变化，但最终会恢复到与输入值反向的逻辑值。若自恢复C单元的输出端逻辑状态发生变化，假设该C单元的初始状态为：D＝0，Q＝1时，Q受到SEU影响，状态变化为：D＝0，Q＝1→0，导致MN2关断，MP1打开，形成VDD到Qb1的补电通路，使得Q的逻辑状态恢复成1，因此Q受到SEU影响时，通过自恢复C单元可以将该节点的状态恢复成正确的逻辑值。并且由于输出的Q不是全摆幅而使得功耗相对更低。

表一

图3所示为本发明所提到的内部节点加强型C单元，即内部节点加强型C单元C2的电路原理图。内部节点加强型C单元结构有第一信号输入端A，第二信号输入端B和信号输出端Q。内部节点加强型C单元结构由第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8组成。

其中，第五PMOS管MP5的源极与第七NMOS管MN7的漏极接电源VDD，第五PMOS管MP5的漏极与第六PMOS管MP6的源极、第七NMOS管MN7的源级相连接，为内部节点n5。第五NMOS管MN5的源极与第六NMOS管MN6的漏极、第七PMOS管MP7的源极相连接，为内部节点n6。第六NMOS管MN6的源极与第七PMOS管MP7的漏极接地。第五PMOS管MP5的栅极与第六NMOS管MN6的栅极相连接，为内部节点加强型C单元结构的第一信号输入端A。第六PMOS管MP6的栅极与第五NMOS管MN5的栅极、第八PMOS管MP8的栅极和第八NMOS管MN8的栅极相连接，为内部节点加强型C单元结构的第二信号输入端B。第六PMOS管MP6的漏极与第五NMOS管MN5的漏极、第七PMOS管MP7的栅极和第七NMOS管MN7的漏极相连接，为内部节点加强型C单元结构的信号输出端Q。第八PMOS管的MP8的源极、第八PMOS管的MP8的漏极、第八NMOS管的MN8的源极、第八NMOS管的MN8的漏极均接地。第五PMOS管MP5的衬底、第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底均接电源VDD。第五NMOS管MN5的衬底、第六NMOS管MN6的衬底、第七NMOS管MN7的衬底和第八NMOS管MN8的衬底均接地。

图4是传统C单元的晶体管结构原理图，表二是其真值表，其工作原理是将单路的输入信号复用成双路相同的输入信号，分别是C2的第一信号输入端A和第二信号输入端B，

如果第一信号输入端A和第二信号输入端B获得的输入值相同，那么C2功能正常，充当反相器的功能。

如果第一信号输入端A和第二信号输入端B获得的输入值不相同，那么C2的输出Q处于高阻态,其值保持不变，从而实现增强电路的容错能力的目的。具体参见表二的真值表。

表二

A	B	Q
			0	0	1
1	1	0
			0	1	保持不变
1	0	保持不变

当SET发生在传统C单元的内部节点n5，n6时，错误会直接传递到输出节点Q，因此这个两个内部节点会导致传统C单元隔离机制的失效。内部节点加强型C单元的工作原理是在传统C单元的基础上增加了四个晶体管，依次是：第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8。因此n5和n6节点由于接了三个MOS管，其自身寄生电容得到增加，临界电荷量随之升高。并且更重要的是当n5和n6节点受到干扰产生的电荷会被流经第七PMOS管MP7和第七NMOS管MN7的电流补偿掉。此外，第七PMOS管MP7和第七NMOS管MN7因为由输出节点Q直控制栅端，会一直工作在饱和区，流经上述两个MOS管的电流相对较大，也很稳定。这是传统C单元直接增加第五PMOS管MP5和第六NMOS管MN6的尺寸所无法达到的效果。

而第八PMOS管MP8和第八NMOS管MN8的加入，主要是利用了晶体管漏端和源端连接在一起时，与栅极形成了电容，减缓了Qb2受到软错误影响时的突波大小，减少了恢复Qb2所需要的时间，因而降低了第六PMOS管MP6和第五NMOS管MN5的导通时间，减弱了n5和n6节点与输出之间的电荷分享，增强了电路的可靠性。

因此使用内部节点增强型C单元，极大的增加了n5和n6节点的可靠性。使整个锁存器电路的容错能力得到进一步提高。

图5所示为本发明所述的锁存器电路的晶体管结构原理图。

当CLK为高电平时，本发明所述锁存器处于传值模式，三个传输门全部打开。该锁存器的输入的数据有两条通路到达该锁存器的输出端，第一条：输入的数据通过第二传输门TG2，从输入端D端口直接传递到输出端Q端口。第二条：输入数据分别通过第一传输门TG1、第三传输门TG3从输入端D端口传值新提出的自恢复C单元：第一C单元C1和第二C单元C2对输入数据进行保存并进行第一次反相，再有由第三C单元C3反相至输出端Q端口。

当CLK为低电平时，本发明所述锁存器处于锁存模式。三个传输门全部关闭。该锁存器的三个C单元用来存储数据，内部一共包括四个储存节点d1，d2，Qb1，Qb2。当存储0逻辑时，d1＝d2＝0，Qb1＝Qb2＝1。当存储1逻辑时，d1＝d2＝1，Qb1＝Qb2＝0。这4个节点相互分离，由于C单元的存在，其中任意一个节点受到SEU时，都会被隔离，不至于影响输出。从而保证逻辑正确。

以存储节点d1的逻辑状态变化为例，假设该锁存器电路在锁存模式下，d1＝d2＝0，Qb1＝Qb2＝1时，d1受到SEU影响，状态变化为：d1＝0→1，d2＝0，导致MP2关断，MN1打开，Qb1＝1→0，Qb2保持不变。MN6关断，MP6打开，锁存器输出端Q端口保持原来的值不变。同理可得d2受到SEU影响的情况。

以存储节点Qb1的逻辑状态变化为例，假设该锁存器电路在锁存模式下，d1＝d2＝0，Qb1＝Qb2＝1时，Qb1受到SEU影响，状态变化为：d1＝d2＝0，Qb1＝1→0,Qb2＝1，导致MN2关断，MP1打开，形成VDD到Qb1的补电通路，使得Qb1的逻辑状态恢复成1，因此Qb1受到SEU影响时，通过自恢复C单元可以将该节点的状态恢复。同理可得Qb2受到SEU影响时，也可以通过自恢复C单元将该节点的状态恢复至受干扰前的状态，使得输出始终保持正确的值。

表三是本发明所述的一种基于自恢复C单元的高速低功耗加固锁存器，与FERST、HiPeR、SIN-LC、HLR等几种典型的隔离型锁存器在功耗和延迟方面的对比。可见本发明所述锁存器相较已有的锁存器，在PDP方面的提升在37.61％以上。

文中的FERST型的隔离型锁存器，参见论文M.Fazeli,S.G.Miremadi,A.Ejlali,and A.Patooghy,“Low energy single event upset/single event transient-tolerantlatch for deep subMicron technologies,”IET Comput.Digit.Tech.,vol.3,no.3,p.289,2009。文中的HiPeR型的隔离型锁存器，参见论文M.Omana,D.Rossi,and C.Metra,“High-Performance Robust Latches,”IEEE Trans.Comput.,vol.59,no.11,pp.1455–1465,Nov.2010。

文中的SIN-LC型的隔离型锁存器，参见论文M.Omana,D.Rossi,and C.Metra,“Latch Susceptibility to Transient Faults and New Hardening Approach,”IEEETrans.Comput.,vol.56,no.9,pp.1255–1268,Sep.2007。

文中的HLR型的隔离型锁存器，参见论文H.Nan and K.Choi,“High Performance,Low Cost,and Robust Soft Error Tolerant Latch Designs for Nanoscale CMOSTechnology,”IEEE Trans.Circuits Syst.Regul.Pap.,vol.59,no.7,pp.1445–1457,Jul.2012。

表三

	功耗(uW)	延时(ps)	功耗延时积(fJ)	功耗延时积提升百分比
					FERST	0.42	17.46	0.00739	87.29％
HLR	0.55	2.76	0.00151	37.61％
					SIN-LC	0.29	5.38	0.00155	39.32％
HiPeR	0.60	4.97	0.00301	68.76％
					Proposed	0.25	3.70	0.00094	-
归一化	功耗(uW)	延时(ps)	功耗延时积(fJ)
					FERST	1.67	4.72	7.86610
HLR	2.15	0.74	1.60274
					SIN-LC	1.13	1.45	1.64800
HiPeR	2.38	1.34	3.20122
					Proposed	1.00	1.00	1.00000

综上所述，本发明提供了一种新型的抗辐射锁存器的结构，该锁存器不仅能够容忍SEU的发生，并且由于新型的C单元(自恢复C单元)的存在，极大的降低了锁存器在正常工作以及受到干扰时自恢复所需要的功耗。并由于自身输入端到输出端最快路径只经过一个传输门的结构，达到了高速低功耗的要求。此外输出级C单元的内部节点的抗干扰能力也得到了增强。在实现对SEU的有效抵御的同时，极大的提高了电路的性能。

以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受其权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种高速低功耗的加固锁存器，其特征在于：由三个传输门、两个自恢复C单元和一个内部节点加强型C单元组成；三个传输门依次为第一传输门TG1、第二传输门TG2和第三传输门TG3；两个自恢复C单元结构依次为：第一C单元C1和第二C单元C2；内部节点加强型C单元为单个的第三C单元C3；所述第三C单元C3含有3个信号端口，分别为：第一信号输入端、第二信号输入端和信号输出端；其中，第一传输门TG1、第二传输门TG2和第三传输门TG3，在接受到高电平的时钟信号CLK时打开，处于传值状态；在接受到低电平的时钟信号CLK时关闭，处于锁存状态；第一C单元C1、第二C单元C2和第三C单元C3分别负责将各自接受到的信号反向，并输出；具体的连接关系为：

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端共同连接在一起；

第一传输门TG1的输出端与第一C单元C1的信号输入端相连接；第一C单元C1的信号输出端与第三C单元C3的第一信号输入端相连接；

第三传输门TG3的输出端与第二C单元C2的信号输入端相连接；第二C单元C2的信号输出端与第三C单元C3的第二信号输入端相连接；

第二传输门TG2输出端与第三C单元C3的信号输出端相连接；

第一传输门TG1的输入端、第二传输门TG2的输入端和第三传输门TG3的输入端之间的连接点为本锁存器的数据输入端，记为输入端D端口；

第二传输门TG2输出端与第三C单元C3的信号输出端之间的连接点为本锁存器的数据输出端，记为输出端Q端口；

第一C单元C1由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2组成；其中，

第一PMOS管MP1的源极接电源VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的源极；第一NMOS管MN1的源极接第二NMOS管MN2的漏极；第二NMOS管MN2的源极接地；第二PMOS管MP2的栅极与第一NMOS管MN1的栅极相连接，第二PMOS管MP2的栅极与第一NMOS管MN1的栅极之间的节点为第一C单元C1的信号输入端d1；第一PMOS管MP1的栅极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的栅极相连接，第一PMOS管MP1的栅极与第二PMOS管MP2的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的栅极之间的节点为第一C单元C1的信号输出端Qb1；第一PMOS管MP1的衬底与第二PMOS管MP2的衬底接电源VDD；第一NMOS管MN1的衬底和第二NMOS管MN2的衬底接地；

第一C单元C1与第二C单元C2的结构相同，均为自恢复C单元；

内部节点加强型C单元，即第三C单元C3是由第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8组成；其中，

第五PMOS管MP5的源极与第七NMOS管MN7的漏极接电源VDD，第五PMOS管MP5的漏极与第六PMOS管MP6的源极、第七NMOS管MN7的源级相连接，为内部节点n5；第五NMOS管MN5的源极与第六NMOS管MN6的漏极、第七PMOS管MP7的源极相连接,为内部节点n6；第六NMOS管MN6的源极与第七PMOS管MP7的漏极接地；第五PMOS管MP5的栅极与第六NMOS管MN6的栅极相连接，为内部节点加强型C单元结构的第一信号输入端Qb1；第六PMOS管MP6的栅极与第五NMOS管MN5的栅极、第八PMOS管MP8的栅极和第八NMOS管MN8的栅极相连接，为内部节点加强型C单元结构的第二信号输入端，内部节点加强型C单元结构的第二信号输入端即为储存节点Qb2；第六PMOS管MP6的漏极与第五NMOS管MN5的漏极、第七PMOS管MP7的栅极和第七NMOS管MN7的栅极相连接，为内部节点加强型C单元结构的信号输出端；第八PMOS管的MP8的源极、第八PMOS管的MP8的漏极、第八NMOS管的MN8的源极、第八NMOS管的MN8的漏极均接地；第五PMOS管MP5的衬底、第六PMOS管MP6的衬底、第七PMOS管MP7的衬底和第八PMOS管MP8的衬底均接电源VDD；第五NMOS管MN5的衬底、第六NMOS管MN6的衬底、第七NMOS管MN7的衬底和第八NMOS管MN8的衬底均接地。

2.根据权利要求1所述的一种高速低功耗的加固锁存器，其特征在于：时钟信号CLK分别接第一传输门TG1、第二传输门TG2和第三传输门TG3的NMOS管的栅极，时钟信号CLK的反向信号CLKB分别接第一传输门TG1、第二传输门TG2和第三传输门TG3的PMOS管栅极。

3.根据权利要求1所述的一种高速低功耗的加固锁存器，其特征在于，当第一传输门TG1、第二传输门TG2和第三传输门TG3所接受到的CLK为高电平时，本高速低功耗的加固锁存器处于传值模式，三个传输门全部打开；

在此状态下，输入本高速低功耗的加固锁存器的数据有两条通路到达该加固锁存器的输出端：

第一条通路，是将数据从输入端D端口经第二传输门TG2传递到输出端Q端口；

第二条通路，是将数据从输入端D端口分别传递至第一传输门TG1和第三传输门TG3，由第一传输门TG1输出的数据经第一C单元C1传递到第三C单元C3；由第三传输门TG3输出的数据经第二C单元C2传递到第三C单元C3；第一C单元C1和第二C单元C2分别对输入的数据进行保存并进行反相；再由第三C单元C3反相后经输出端Q端口输出。

4.根据权利要求1所述的一种高速低功耗的加固锁存器，其特征在于，

当CLK为低电平时，本高速低功耗的加固锁存器处于锁存模式：第一传输门TG1、第二传输门TG2和第三传输门TG3全部关闭；第一C单元C1、第二C单元C2、第三C单元C3均用来存储数据；

令第一传输门TG1与第一C单元C1之间为储存节点d1，第一C单元C1与第三C单元C3之间为储存节点Qb1，第三传输门TG3与第二C单元C2之间为储存节点d2，第二C单元C2与第三C单元C3之间为储存节点Qb2，即本状态下加固锁存器的内部一共包括四个储存节点d1，d2，Qb1，Qb2；

本状态下加固锁存器的内部一共包括四个储存节点，即：第一传输门TG1与第一C单元C1之间的连接点d1，第一C单元C1与第三C单元C3之间的连接点Qb1，第三传输门TG3与第二C单元C2之间的连接点d2，第二C单元C2与第三C单元C3之间的连接点Qb2，

当存储0逻辑时，d1=d2=0，Qb1=Qb2=1；

当存储1逻辑时，d1=d2=1，Qb1=Qb2=0；

以上4个储存节点相互分离，由于第一C单元C1、第二C单元C2和第三C单元C3的存在，其中任意一个节点受到SEU时，都会被隔离，不会影响输出，最终实现本高速低功耗的加固锁存器逻辑正确。

5.根据权利要求1、2、3或4所述的一种高速低功耗的加固锁存器，其特征在于，第二C单元C2由第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管MN4组成；其中，

第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的漏极接第四PMOS管MP4的源极；第三NMOS管MN3的源极接第四NMOS管MN4的漏极；第四NMOS管MN4的源极接地；第四PMOS管MP4的栅极与第三NMOS管MN3的栅极相连接，第四PMOS管MP4的栅极与第三NMOS管MN3的栅极之间的节点为第二C单元C2的信号输入端d2；第三PMOS管MP3的栅极与第四PMOS管MP4的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极相连接，第三PMOS管MP3的栅极与第四PMOS管MP4的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极之间的节点储存节点Qb2为第二C单元的信号输出端；第三PMOS管MP3的衬底与第四PMOS管MP4的衬底接电源VDD；第三NMOS管MN3的衬底和第四NMOS管MN4的衬底接地。

6.根据权利要求1、2、3或4所述的一种高速低功耗的加固锁存器，其特征在于，本高速低功耗的加固锁存器通过第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8，增加了内部节点n5和内部节点n6的自身寄生电容，即使得内部节点n5和内部节点n6的临界电荷量升高；

当内部节点n5和/或内部节点n6节点受到SEU的干扰产生的电荷时，通过流经第七PMOS管MP7和/或第七NMOS管MN7的电流将内部节点n5和/或内部节点n6节点受干扰产生的电荷补偿掉；

第七PMOS管MP7和第七NMOS管MN7的栅端均是由输出节点Q直接的控制，故第七PMOS管MP7和第七NMOS管MN7一直工作在饱和区，流经这两个MOS管的电流大且稳定；

第八PMOS管MP8和第八NMOS管MN8均采用了晶体管漏端和源端连接在一起的方式，与栅极形成了电容，减缓了储存节点Qb2受到软错误影响时的突波大小，减少了恢复储存节点Qb2所需要的时间，因而降低了第六PMOS管MP6和第五NMOS管MN5的导通时间，减弱了n5和n6节点与输出之间的电荷分享，增强了电路的可靠性。

7.根据权利要求1所述的一种高速低功耗的加固锁存器，其特征在于，本高速低功耗的加固锁存器能够完全抵御内部发生的ＳＥＵ，并且ＰＤＰ的提升达到37.61%-87.29%。

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