CN210899131U - 一种抗辐射增强反相单元及抗单粒子翻转可自恢复锁存器 - Google Patents

Abstract

本实用新型公开了一种抗辐射增强反相单元及抗单粒子翻转可自恢复锁存器，针对现有技术中存在的缺陷，本实用新型的锁存器采用了一个新型的抗辐射锁存反相单元和一个新型的抗辐射增强反相单元的连接方式，在结构上实现了对内部节点和输出节点的加固，实现了对单粒子翻转的免疫功能。该锁存器采用钟控技术、高速通路和较少数量的晶体管，降低了锁存器的面积和功耗开销，提高了电路性能。该锁存器适用于高可靠性的集成电路与系统，可广泛应用于对锁存器可靠性及综合开销要求较高的领域。

Description

一种抗辐射增强反相单元及抗单粒子翻转可自恢复锁存器

技术领域

本实用新型涉及一种抗辐射增强反相单元及抗单粒子翻转可自恢复的锁存器结构，属于集成电路抗单粒子翻转加固技术领域。

背景技术

数字集成电路被广泛应用于航空航天等领域。随着集成电路特征尺寸的不断缩小，电源电压、节点电容的相应减少，使得节点所能储存的电荷量变小，导致数字集成电路越来越容易受到空间辐射影响而发生单粒子翻转的现象。单粒子翻转是指半导体器件灵敏区中某个节点受到干扰而发生逻辑值由0变为1或由1变为0的一种逻辑状态发生翻转的现象，属于一种常见的暂态错误。在这种暂态错误下，会导致系统功能发生紊乱，严重时会造成事故。因此，提高电路的可靠性在当前的研究背景下至关重要。锁存器是基本的时序元件，长时间工作于空间辐射环境中，其抗单粒子翻转加固设计对提高电路的可靠性具有重要意义。

目前针对锁存器的抗单粒子翻转加固设计，对于锁存器的输出端节点，当其发生单粒子翻转时,锁存器输出端将保持为错误的逻辑值,不能实现对单粒子翻转的自恢复，即不能保证所有节点均能够在线自恢复；或者有些锁存器电路虽然能够实现对单粒子翻转的自恢复,但是由于面临着锁存器的面积开销大、功耗大、传输延时大等问题，仍有较大的改进空间。

发明内容

发明目的：针对上述现有技术，提出一种用于将输入信号反相输出并可对输出节点进行加固的抗辐射增强反相单元结构。并提出一种低功耗、开销少的抗单粒子翻转可自恢复的加固锁存器结构。

技术方案：一种抗单粒子翻转可自恢复锁存器，包括一个传输门TG，一个抗辐射锁存反相单元和一个抗辐射增强反相单元；所述抗辐射锁存反相单元的信号输入端与传输门TG的信号输入端相连，连接点即为所述锁存器的数据输入端，抗辐射增强反相单元的信号输出端与传输门TG的信号输出端相连，连接点即为所述锁存器的数据输出端；所述抗辐射锁存反相单元包括信号输入端、时钟信号输入端、反相时钟信号输入端和第一信号输出端和第二信号输出端，所述传输门TG和抗辐射锁存反相单元具有相同的时钟信号；所述抗辐射增强反相单元包括第一信号输入端、第二信号输入端和信号输出端；所述抗辐射锁存反相单元的第一信号输出端与抗辐射增强反相单元的第二信号输入端相连，所述抗辐射锁存反相单元的第二信号输出端与抗辐射增强反相单元的第一信号输入端相连，所述传输门TG直接连接所述锁存器的数据输入端和数据输出端，构成本锁存器的高速通路。

进一步的，所述抗辐射锁存反相单元包括第一PMOS管MP1，第一NMOS管MN1，第二PMOS管MP2，第二NMOS管MN2，第一门控单元DCU1、第二门控单元DCU2和第三门控单元DCU3；其中，所述第一门控单元DCU1包括时钟信号输入端CLK和反相时钟信号输入端CLKB；其中，第一门控单元DCU1和第二门控单元DCU2的信号输入端相连接，连接点即为抗辐射锁存反相单元的信号输入端I，第一NMOS管MN1的源极、第二PMOS管MP2 的源极和第二门控单元DCU2的信号输出端相连接，连接点为抗辐射锁存反相单元的第一信号输出端OUT1，第三门控单元DCU3的信号输出端即为抗辐射反相锁存单元的第二信号输出端OUT2；第一PMOS管MP1的源极连接电源VDD，第一PMOS管MP1的漏极和第一NMOS管MN1的漏极相连，第二PMOS管MP2的漏极和第二NMOS管MN2的漏极相连，第二NMOS管MN2的源极接地；第一门控单元DCU1的信号输出端与第一PMOS管MP1的栅极、第二NMOS管MN2的栅极和第三门控单元DCU3的信号输入端相连，第一NMOS管 MN1的栅极、第二PMOS管MP2的栅极和第一NMOS管MN1的源极、第二PMOS管MP2的源极相连。

进一步的，所述抗辐射增强反相单元电路包括第三PMOS管MP3，第四PMOS管MP4，第三NMOS管MN3，第四NMOS管MN4，第五PMOS管MP5和第五NMOS管MN5；其中，第三 PMOS管MP3的栅极和第三NMOS管MN3的栅极相连，连接点为抗辐射增强反相单元的第一信号输入端I1，第四PMOS管MP4的栅极和第四NMOS管MN4的栅极相连，连接点为抗辐射增强反相单元的第二信号输入端I2，第四PMOS管MP4的漏极、第三NMOS管MN3 的漏极、第五PMOS管MP5的栅极和第五NMOS管MN5的栅极相连，连接点为抗辐射增强反相单元的信号输出端OUT；第三PMOS管MP3的源极和第五PMOS管MP5的源极均连接电源VDD,第三PMOS管MP3的漏极、第五PMOS管MP5漏极和第四PMOS管MP4源极相连接，第三NMOS管MN3的源极和第四NMOS管MN4的漏极、第五NMOS管MN5的漏极相连接，第四NMOS管MN4的源极、第五NMOS管MN5的源极均接地。

一种抗辐射增强反相单元，包括第三PMOS管MP3，第四PMOS管MP4，第三NMOS管MN3，第四NMOS管MN4，第五PMOS管MP5和第五NMOS管MN5；其中，第三PMOS管MP3 的栅极和第三NMOS管MN3的栅极相连，连接点为抗辐射增强反相单元的第一信号输入端I1，第四PMOS管MP4的栅极和第四NMOS管MN4的栅极相连，连接点为抗辐射增强反相单元的第二信号输入端I2，第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第五 PMOS管MP5的栅极和第五NMOS管MN5的栅极相连，连接点为抗辐射增强反相单元的信号输出端OUT；第三PMOS管MP3的源极和第五PMOS管MP5的源极均连接电源VDD,第三PMOS管MP3的漏极、第五PMOS管MP5漏极和第四PMOS管MP4源极相连接，第三NMOS 管MN3的源极和第四NMOS管MN4的漏极、第五NMOS管MN5的漏极相连接，第四NMOS 管MN4的源极、第五NMOS管MN5的源极均接地。

有益效果：本实用新型的锁存器提出了一个新型的抗辐射锁存反相单元，在结构上实现了对输入信号的锁存功能；该锁存器结构采用了接有传输门的高速通路和钟控技术，减少了锁存器的面积和功耗开销，同时又有效的确保了单粒子翻转的加固效率，实现了对单粒子翻转的免疫功能。本实用新型提出了一种抗辐射增强反相单元，实现了将输入信号反相输出的功能，同时若当输出节点Q发生单粒子翻转时，由于第五PMOS管和第五NMOS管自身的反馈特性，输出节点Q的值将迅速被纠正，且该反馈机制只有在抗辐射增强反相单元输出节点受到干扰时才开启，进一步降低了硬件和功耗开销。

附图说明

图1为本实用新型的抗单粒子翻转可自恢复的锁存器的电路原理图；

图2为本实用新型的抗辐射锁存反相单元的电路原理图；

图3为本实用新型的抗辐射增强反相单元的电路原理图。

具体实施方式

下面结合附图对本实用新型做更进一步的解释。

本实用新型的抗单粒子翻转可自恢复的锁存器的电路原理图如图1所示，其包括三个内部节点d1，d2，d3，一个外部输入节点D，一个外部输出节点Q；包括一个传输门 TG，一个抗辐射锁存反相单元和一个抗辐射增强反相单元。抗辐射锁存反相单元的信号输入端与传输门TG的信号输入端相连，连接点即为本锁存器的数据输入端，抗辐射增强反相单元的信号输出端与传输门TG的信号输出端相连，连接点即为本锁存器的数据输出端。抗辐射锁存反相单元电路内含有信号输入端、时钟信号输入端、反相时钟信号输入端和第一信号输出端和第二信号输出端，传输门TG和抗辐射锁存反相单元具有相同的时钟信号。抗辐射增强反相单元电路内含有第一信号输入端、第二信号输入端和信号输出端。抗辐射锁存反相单元的第一信号输出端与抗辐射增强反相单元的第二信号输入端相连，抗辐射锁存反相单元的第二信号输出端与抗辐射增强反相单元的第一信号输入端相连，传输门TG直接连接本锁存器的数据输入端和数据输出端，构成本锁存器的高速通路。

本实用新型的抗辐射锁存反相单元的电路原理图如图2所示，该抗辐射锁存反相单元电路由第一PMOS管MP1，第一NMOS管MN1，第二PMOS管MP2，第二NMOS管MN2，第一门控单元DCU1、第二门控单元DCU2和第三门控单元DCU3组成。其中，第一门控单元DCU1具有双向模拟开关的作用，第二门控单元DCU2和第三门控单元DCU3具有将输入信号反相输出的作用。抗辐射锁存反相单元电路内含有信号输入端I，时钟信号输入端CLK，反相时钟信号输入端CLKB，第一信号输出端OUT1和第二信号输出端OUT2。其中，第一门控单元DCU1和第二门控单元DCU2的信号输入端相连接，连接点即为抗辐射锁存反相单元的信号输入端I，第一NMOS管MN1的源极、第二PMOS管MP2的源极和第二门控单元DCU2的信号输出端相连接，连接点为抗辐射锁存反相单元的第一信号输出端OUT1，第三门控单元DCU3的信号输出端即为抗辐射反相锁存单元的第二信号输出端 OUT2。第一PMOS管MP1的源极连接电源VDD，第一PMOS管MP1的漏极和第一NMOS管 MN1的漏极相连，第一NMOS管MN1的源极和第二PMOS管MP2的源极相连，第二PMOS 管MP2的漏极和第二NMOS管MN2的漏极相连，第二NMOS管MN2的源极接地。第一门控单元DCU1的信号输出端与第一PMOS管MP1的栅极、第二NMOS管MN2的栅极和第三门控单元DCU3的信号输入端相连，第一NMOS管MN1的栅极、第二PMOS管MP2的栅极和第一NMOS管MN1的源极、第二PMOS管MP2的源极相连，第二门控单元DCU2的信号输出端与第一NMOS管MN1的源极和第二PMOS管MP2的源极相连。

本实用新型的抗辐射增强反相单元的电路原理图如图3所示，该抗辐射增强反相单元电路由第三PMOS管MP3，第四PMOS管MP4，第三NMOS管MN3，第四NMOS管MN4，第五PMOS管MP5和第五NMOS管MN5组成。其中，第三PMOS管MP3的栅极和第三NMOS 管MN3的栅极相连，连接点为抗辐射增强反相单元的第一信号输入端I1，第四PMOS管 MP4的栅极和第四NMOS管MN4的栅极相连，连接点为抗辐射增强反相单元的第二信号输入端I2，第四PMOS管MP4的漏极、第三NMOS管MN3的漏极、第五PMOS管MP5的栅极和第五NMOS管MN5的栅极相连，连接点为抗辐射增强反相单元的信号输出端OUT。第三PMOS管MP3的源极和第五PMOS管MP5的源极均连接电源VDD,第三PMOS管MP3的漏极、第五PMOS管MP5漏极和第四PMOS管MP4源极相连接，第四PMOS管MP4的漏极和第三 NMOS管MN3的漏极相连接，第三NMOS管MN3的源极和第四NMOS管MN4的漏极、第五 NMOS管MN5的漏极相连接，第四NMOS管MN4的源极、第五NMOS管MN5的源极均接地。

本实用新型所提出的抗辐射锁存反相单元的真值表如表1所示，由该表可知，当时钟信号CLK为高电平，反相时钟信号CLKB为低电平时，第一门控单元DCU1处于透明时期，第一信号输出端OUT1和第二信号输出端OUT2将输出与信号输入端I相反的逻辑值。当时钟信号CLK为低电平，反相时钟信号CLKB为高电平时，第一门控单元DCU1处于锁存时期，此时，第一信号输出端OUT1和第二信号输出端OUT2都将进入保持状态，输出先前状态下的逻辑值。

表1

本实用新型的抗辐射增强反相单元的真值表如表2所示，由该表可知，当第一信号输入端I1和第二信号输入端I2逻辑值相同时，信号输出端OUT将输出与其相反的逻辑值；当第一信号输入端I1和第二信号输入端I2的逻辑值不同时，信号输出端OUT将进入保持状态，输出先前状态下的逻辑值。

表2

第一信号输入端(I1)	第二信号输入端(I2)	信号输出端(OUT)
			0	0	1
1	1	0
			0	1	保持不变
1	0	保持不变

下面对本实用新型所提出的抗单粒子翻转可自恢复的锁存器的工作原理进行说明，具体的工作原理如下：

当时钟信号CLK为高电平，反相时钟信号CLKB为低电平时，锁存器处于透明模式，此时传输门TG、第一门控单元DCU1、第二门控单元DCU2和第三门控单元DCU3均处于导通状态，节点d1通过第一门控单元DCU1被偏置，节点d2通过第二门控单元DCU2被偏置。锁存器的数据输入端D端口输入的信号通过传输门TG直接传输到信号输出端Q 端口；同时，锁存器的输入端D端口输入的数据通过第一门控单元DCU1的输出端到达第三门控单元DCU3，并通过第三门控单元DCU3的信号输出端和抗辐射锁存反相单元的第一信号输出端OUT1分别到达抗辐射增强反相单元的第一信号输入端I1和第二信号输入端I2，此时，抗辐射锁存反相单元和抗辐射增强反相单元的全部输入输出信号可知。通过高速通路减少了传播延时，并采用了钟控技术，可降低功耗开销。

当时钟信号CLK为低电平，反相时钟信号CLKB为高电平时，锁存器处于锁存模式，此时传输门TG、第一门控单元DCU1、第二门控单元DCU2和第三门控单元DCU3均处于关闭状态，此时抗辐射锁存反相单元将实现数据的锁存功能。当存储0逻辑时，d1＝0， d2＝d3＝1，当存储1逻辑时，d1＝1，d2＝d3＝0，这三个节点相互分离，当其中任意一个节点受到单粒子翻转时，都会被隔离，不至于影响输出，从而保证逻辑正确。

下面对本实用新型发提出的锁存器的抗单粒子翻转可自恢复的原理进行说明，具体的说明如下：

单粒子翻转发生在锁存器的锁存模式下，在锁存模式下，该锁存器发生单粒子翻转的情况有四种：

(1)当节点d1发生单粒子翻转时，第一PMOS管MP1和第二NMOS管MN2的状态将会被改变，节点d3的状态也将会被改变，但是节点d2的状态不受影响，第一NMOS管 MN1和第二PMOS管MP2的状态不会被改变，d2将暂时处于浮动状态，保持当前的值保持不变，同样，由于节点d3的状态被改变，第三PMOS管MP3和第三NMOS管MN3的状态将会被改变，但是第四PMOS管MP4和第四NMOS管MN4的状态不会被改变，因此输出端Q将处于浮动状态，保持当前的值保持不变；

(2)当节点d2发生单粒子翻转时，节点d1和节点d3的状态不受影响，第一PMOS 管MP1和第二NMOS管MN2的状态不会被改变，第一NMOS管MN1和第二PMOS管MP2的状态将会被改变，d2将暂时处于浮动状态，保持当前的值不变；对于抗辐射增强反相单元而言，第四PMOS管MP4和第四NMOS管MN4的状态将会被改变，但由于第三PMOS管MP3和第三NMOS管MN3的状态不受影响，因此，输出端Q将处于浮动状态，保持当前的值保持不变；

(3)当节点d3发生单粒子翻转时，节点d1和节点d2的状态不受影响，因此，对于抗辐射锁存反相单元，第一PMOS管MP1、第二NMOS管MN2、第一NMOS管MN1和第二 PMOS管MP2的状态保持不变；对于抗辐射增强反相单元，第三PMOS管MP3和第三NMOS 管MN3的状态将会被改变，但由于第四PMOS管MP4和第四NMOS管MN4的状态不受影响，因此，输出端Q将处于浮动状态，保持当前的值保持不变；

(4)当节点Q发生单粒子翻转时，节点d1、节点d2和节点d3的状态不受影响，此时，由于第五PMOS管MP5和第五NMOS管MN5自身的反馈特性，节点Q的值将迅速被纠正，且该处需强调的是，该反馈机制只有在输出节点Q受干扰时才开启，进一步降低了构建锁存模块的硬件和功耗开销。

需要说明的是，本实用新型的抗辐射增强反相单元和锁存器中的MOS管可以为耗尽型或增强型MOS管。

综上所述，本实用新型提供了一种抗单粒子翻转可自恢复锁存器的结构，提高了锁存器电路的可靠性，采用钟控技术、高速通路和较少数量的晶体管降低了锁存器的面积和功耗开销。该实用新型适用于高可靠性的集成电路与系统，可广泛应用于对锁存器可靠性及综合开销要求较高的领域。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (4)

1.一种抗单粒子翻转可自恢复锁存器，其特征在于：包括一个传输门(TG)，一个抗辐射锁存反相单元和一个抗辐射增强反相单元；所述抗辐射锁存反相单元的信号输入端与传输门(TG)的信号输入端相连，连接点即为所述锁存器的数据输入端，抗辐射增强反相单元的信号输出端与传输门(TG)的信号输出端相连，连接点即为所述锁存器的数据输出端；所述抗辐射锁存反相单元包括信号输入端、时钟信号输入端、反相时钟信号输入端和第一信号输出端和第二信号输出端，所述传输门(TG)和抗辐射锁存反相单元具有相同的时钟信号；所述抗辐射增强反相单元包括第一信号输入端、第二信号输入端和信号输出端；所述抗辐射锁存反相单元的第一信号输出端与抗辐射增强反相单元的第二信号输入端相连，所述抗辐射锁存反相单元的第二信号输出端与抗辐射增强反相单元的第一信号输入端相连，所述传输门(TG)直接连接所述锁存器的数据输入端和数据输出端，构成本锁存器的高速通路。

2.根据权利要求1所述的一种抗单粒子翻转可自恢复锁存器，其特征在于：所述抗辐射锁存反相单元包括第一PMOS管(MP1)，第一NMOS管(MN1)，第二PMOS管(MP2)，第二NMOS管(MN2)，第一门控单元(DCU1)、第二门控单元(DCU2)和第三门控单元(DCU3)；其中，所述第一门控单元(DCU1)包括时钟信号输入端(CLK)和反相时钟信号输入端(CLKB)；其中，第一门控单元(DCU1)和第二门控单元(DCU2)的信号输入端相连接，连接点即为抗辐射锁存反相单元的信号输入端(I)，第一NMOS管(MN1)的源极、第二PMOS管(MP2)的源极和第二门控单元(DCU2)的信号输出端相连接，连接点为抗辐射锁存反相单元的第一信号输出端(OUT1)，第三门控单元(DCU3)的信号输出端即为抗辐射反相锁存单元的第二信号输出端(OUT2)；第一PMOS管(MP1)的源极连接电源(VDD)，第一PMOS管(MP1)的漏极和第一NMOS管(MN1)的漏极相连，第二PMOS管(MP2)的漏极和第二NMOS管(MN2)的漏极相连，第二NMOS管(MN2)的源极接地；第一门控单元(DCU1)的信号输出端与第一PMOS管(MP1)的栅极、第二NMOS管(MN2)的栅极和第三门控单元(DCU3)的信号输入端相连，第一NMOS管(MN1)的栅极、第二PMOS管(MP2)的栅极和第一NMOS管(MN1)的源极、第二PMOS管(MP2)的源极相连。

3.根据权利要求1或2所述的一种抗单粒子翻转可自恢复锁存器，其特征在于，所述抗辐射增强反相单元电路包括第三PMOS管(MP3)，第四PMOS管(MP4)，第三NMOS管(MN3)，第四NMOS管(MN4)，第五PMOS管(MP5)和第五NMOS管(MN5)；其中，第三PMOS管(MP3)的栅极和第三NMOS管(MN3)的栅极相连，连接点为抗辐射增强反相单元的第一信号输入端(I1)，第四PMOS管(MP4)的栅极和第四NMOS管(MN4)的栅极相连，连接点为抗辐射增强反相单元的第二信号输入端(I2)，第四PMOS管(MP4)的漏极、第三NMOS管(MN3)的漏极、第五PMOS管(MP5)的栅极和第五NMOS管(MN5)的栅极相连，连接点为抗辐射增强反相单元的信号输出端(OUT)；第三PMOS管(MP3)的源极和第五PMOS管(MP5)的源极均连接电源(VDD),第三PMOS管(MP3)的漏极、第五PMOS管(MP5)漏极和第四PMOS管(MP4)源极相连接，第三NMOS管(MN3)的源极和第四NMOS管(MN4)的漏极、第五NMOS管(MN5)的漏极相连接，第四NMOS管(MN4)的源极、第五NMOS管(MN5)的源极均接地。

4.一种抗辐射增强反相单元，其特征在于，包括第三PMOS管(MP3)，第四PMOS管(MP4)，第三NMOS管(MN3)，第四NMOS管(MN4)，第五PMOS管(MP5)和第五NMOS管(MN5)；其中，第三PMOS管(MP3)的栅极和第三NMOS管(MN3)的栅极相连，连接点为抗辐射增强反相单元的第一信号输入端(I1)，第四PMOS管(MP4)的栅极和第四NMOS管(MN4)的栅极相连，连接点为抗辐射增强反相单元的第二信号输入端(I2)，第四PMOS管(MP4)的漏极、第三NMOS管(MN3)的漏极、第五PMOS管(MP5)的栅极和第五NMOS管(MN5)的栅极相连，连接点为抗辐射增强反相单元的信号输出端(OUT)；第三PMOS管(MP3)的源极和第五PMOS管(MP5)的源极均连接电源(VDD),第三PMOS管(MP3)的漏极、第五PMOS管(MP5)漏极和第四PMOS管(MP4)源极相连接，第三NMOS管(MN3)的源极和第四NMOS管(MN4)的漏极、第五NMOS管(MN5)的漏极相连接，第四NMOS管(MN4)的源极、第五NMOS管(MN5)的源极均接地。

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