CN112787655B - 一种抗辐照锁存器单元电路 - Google Patents
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Abstract
本发明公开了一种抗辐照锁存器单元电路，包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器。PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉；四个锁存器节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种抗辐照锁存器单元电路。
背景技术
空间辐照环境中对半导体集成电路的主要影响分为由长期辐照累积引起的总剂量效应(Total Ionizing Dose effects，缩写为TID)和单个高能粒子电离辐照引起的单粒子效应(Single Event Effect，缩写为SEE)。随着集成电路技术不断演进以及工艺的发展，总剂量效应的影响越来越小，半导体失效的主要原因是单粒子效应中的软错误，这使得集成电路抗辐照加固技术的发展需求越来越迫切。其中单粒子翻转(Single Event Upset,缩写为SEU)是SEE的一种形式，它属于软错误，非破坏性的，它一般出现在单个粒子的辐照事件中，单个高能粒子在数字集成电路器件中产生的一束电子-空穴对，这些电子-空穴对将被器件的电极收集，当电子空穴对足够多时，就会导致锁存器单元的数据发生错误进而使得电路节点的逻辑状态发生异常改变，最终导致集成电路系统中发生软错误。
对于基本锁存器单元的抗辐照电路，现有技术主要研究的是SRAM锁存器单元、触发器以及锁存器，在深亚微米集成电路中，受电荷共享效应的影响，单粒子轰击可以同时影响多个敏感节点，导致单个锁存器结构中多个节点同时收集电荷并发生翻转，从而促使了锁存器数据的翻转，因而锁存器受电荷共享效应的影响越来越严重，对锁存器进行加固也是提高锁存器单元抗SEU能力的一种重要方案。
发明内容
本发明的目的是提供一种抗辐照锁存器单元电路，该电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。
本发明的目的是通过以下技术方案实现的：
一种抗辐照锁存器单元电路，所述电路包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器，十九个NMOS晶体管依次记为N1～N19，十三个PMOS晶体管依次记为P1～P13，三个反相器依次记为I1～I3，一个钟控反相器记为CI，其中：
PMOS晶体管P1的漏极与PMOS晶体管P7的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P3的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P5的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P6的漏极与PMOS晶体管P8的源极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P7的源极与PMOS晶体管P1的漏极电连接，PMOS晶体管P7的漏极与NMOS晶体管N5的漏极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P8的源极与PMOS晶体管P6的漏极电连接，PMOS晶体管P8的漏极与NMOS晶体管N10的漏极电连接，并且PMOS晶体管P8的栅极与NMOS晶体管N6的漏极电连接；
PMOS晶体管P9的漏极与PMOS晶体管P10的源极电连接，并且PMOS晶体管P9的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P10的漏极与PMOS晶体管P11的源极电连接，并且PMOS晶体管P10的栅极与NMOS晶体管N9的漏极电连接；
PMOS晶体管P11的漏极与PMOS晶体管N11的漏极电连接，并且PMOS晶体管P11的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P12的漏极与锁存器的输出端Q电连接，PMOS晶体管P12的源极与PMOS晶体管P11的漏极电连接，并且PMOS晶体管P12的栅极与时钟信号CLK电连接；
PMOS晶体管P13的源极与输入D电连接，PMOS晶体管P13的漏极与锁存器的输出端Q电连接，并且PMOS晶体管P13的栅极与时钟信号CLKB电连接；
NMOS晶体管N1的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P3的漏极电连接，NMOS晶体管N2的源极与NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P4的漏极电连接，NMOS晶体管N3的源极与NMOS晶体管N8的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P5的漏极电连接，NMOS晶体管N4的源极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N5的漏极与PMOS晶体管P7的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N7的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N8的漏极与NMOS晶体管N3的源极电连接，并且NMOS晶体管N8的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N9的漏极与NMOS晶体管N4的源极电连接，并且NMOS晶体管N9的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P8的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N11的漏极与PMOS晶体管P11的漏极电连接，NMOS晶体管N11的源极与NMOS晶体管N12的漏极电连接，并且NMOS晶体管N11的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N12的漏极与NMOS晶体管N11的源极电连接，NMOS晶体管N12的源极与NMOS晶体管N13的漏极电连接，并且NMOS晶体管N12的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N13的漏极与NMOS晶体管N12的源极电连接，并且NMOS晶体管N13的栅极与PMOS晶体管P1的漏极电连接；
NMOS晶体管N14的漏极与锁存器的输出端Q连接，NMOS晶体管N14的源极与NMOS晶体管N11的漏极电连接，并且NMOS晶体管N14的栅极与时钟信号CLKB电连接；
NMOS晶体管N15的源极与输入D电连接，NMOS晶体管N15的漏极与锁存器的输出端Q电连接，并且NMOS晶体管N15的栅极与时钟信号CLK电连接；
反相器I1的输入端与锁存器的外部输入信号D电连接，输出端与锁存器的外部输入信号D的相反信号DN电连接；
反相器I2的输入端与时钟信号CLK电连接，输出端与时钟信号CLKB电连接；
反相器I3的输入端与M端电连接，输出端与钟控反相器CI的输入端电连接；
钟控反相器CI的输出端与反相器I3的输入端电连接；
锁存器的外部输入信号D与NMOS晶体管N16和N18的源极电连接，锁存器的外部输入信号D的相反信号DN与NMOS晶体管N17和N19的源极电连接；
时钟信号CLK与NMOS晶体管N16～N19的栅极电连接，NMOS晶体管N16的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N17的漏极与NMOS晶体管N7的漏极电连接，NMOS晶体管N18的漏极与NMOS晶体管N8的漏极电连接，NMOS晶体管N19的漏极与NMOS晶体管N9的漏极电连接；
电源VDD与PMOS晶体管P1～P6和P9的源极电连接；
NMOS晶体管N5～N10和N13的源极接地；
基于上述电路结构，PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；
PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉，PMOS晶体管P9～P11和NMOS晶体管N11～N13构成C单元；
锁存器的四个内部存储节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。
由上述本发明提供的技术方案可以看出，上述电路可以提高锁存器单元的速度、提高锁存器单元抗单粒子翻转的能力，解决由电荷共享引起的双节点翻转问题。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的抗辐照锁存器单元电路的结构示意图；
图2为本发明实施例所提供的抗辐照锁存器单元电路的时序波形图；
图3为本发明实施例所提供的抗辐照锁存器单元电路在不同时刻内部节点与输出节点受到电流源脉冲注入的瞬态波形仿真图；
图4为本发明实施例所提供的抗辐照锁存器单元电路在不同时刻内部节点与浮动节点受到电流源脉冲注入的瞬态波形仿真图；
图5为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的电压与延迟对比图；
图6为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的电压与功耗对比图；
图7为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的温度与延迟对比图；
图8为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的温度与功耗对比图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的抗辐照锁存器单元电路的结构示意图，所述电路包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器，十九个NMOS晶体管依次记为N1～N19，十三个PMOS晶体管依次记为P1～P13，三个反相器依次记为I1～I3，一个钟控反相器记为CI，其中：
PMOS晶体管P1的漏极与PMOS晶体管P7的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P3的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P5的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P6的漏极与PMOS晶体管P8的源极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P7的源极与PMOS晶体管P1的漏极电连接，PMOS晶体管P7的漏极与NMOS晶体管N5的漏极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P8的源极与PMOS晶体管P6的漏极电连接，PMOS晶体管P8的漏极与NMOS晶体管N10的漏极电连接，并且PMOS晶体管P8的栅极与NMOS晶体管N6的漏极电连接；
PMOS晶体管P9的漏极与PMOS晶体管P10的源极电连接，并且PMOS晶体管P9的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P10的漏极与PMOS晶体管P11的源极电连接，并且PMOS晶体管P10的栅极与NMOS晶体管N9的漏极电连接；
PMOS晶体管P11的漏极与PMOS晶体管N11的漏极电连接，并且PMOS晶体管P11的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P12的漏极与锁存器的输出端Q电连接，PMOS晶体管P12的源极与PMOS晶体管P11的漏极电连接，并且PMOS晶体管P12的栅极与时钟信号CLK电连接；
PMOS晶体管P13的源极与输入D电连接，PMOS晶体管P13的漏极与锁存器的输出端Q电连接，并且PMOS晶体管P13的栅极与时钟信号CLKB电连接；
NMOS晶体管N1的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P3的漏极电连接，NMOS晶体管N2的源极与NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P4的漏极电连接，NMOS晶体管N3的源极与NMOS晶体管N8的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P5的漏极电连接，NMOS晶体管N4的源极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N5的漏极与PMOS晶体管P7的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N7的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N8的漏极与NMOS晶体管N3的源极电连接，并且NMOS晶体管N8的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N9的漏极与NMOS晶体管N4的源极电连接，并且NMOS晶体管N9的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P8的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N11的漏极与PMOS晶体管P11的漏极电连接，NMOS晶体管N11的源极与NMOS晶体管N12的漏极电连接，并且NMOS晶体管N11的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N12的漏极与NMOS晶体管N11的源极电连接，NMOS晶体管N12的源极与NMOS晶体管N13的漏极电连接，并且NMOS晶体管N12的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N13的漏极与NMOS晶体管N12的源极电连接，并且NMOS晶体管N13的栅极与PMOS晶体管P1的漏极电连接；
NMOS晶体管N14的漏极与锁存器的输出端Q电连接，NMOS晶体管N14的源极与NMOS晶体管N11的漏极电连接，并且NMOS晶体管N14的栅极与时钟信号CLKB电连接；
NMOS晶体管N15的源极与输入D电连接，NMOS晶体管N15的漏极与锁存器的输出端Q电连接，并且NMOS晶体管N15的栅极与时钟信号CLK电连接；
反相器I1的输入端与锁存器外部输入信号D电连接，输出端与锁存器外部输入信号D的相反信号DN电连接；
反相器I2的输入端与时钟信号CLK电连接，输出端与时钟信号CLKB电连接；
反相器I3的输入端与M端电连接，输出端与钟控反相器CI的输入端电连接；
钟控反相器CI的输出端与反相器I3的输入端电连接；
锁存器外部输入信号D与NMOS晶体管N16和N18的源极电连接，锁存器外部输入信号D的相反信号DN与NMOS晶体管N17和N19的源极电连接；
时钟信号CLK与NMOS晶体管N16～N19的栅极电连接，NMOS晶体管N16的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N17的漏极与NMOS晶体管N7的漏极电连接，NMOS晶体管N18的漏极与NMOS晶体管N8的漏极电连接，NMOS晶体管N19的漏极与NMOS晶体管N9的漏极电连接；
电源VDD与PMOS晶体管P1～P6和P9的源极电连接；
NMOS晶体管N5～N10和N13的源极接地；
基于上述电路结构，PMOS晶体管P1、P6、P7、P8对锁存器内部存储节点X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对锁存器内部存储节点X1～X4包围加固；
PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉，PMOS晶体管P9～P11和NMOS晶体管N11～N13构成三输入的C单元，C单元的功能为：输入信号全都相等时，输出信号与输入信号相反，否则输出保持不变；
锁存器的四个内部存储节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到锁存器外部输入信号D和锁存器外部输入信号D的相反信号DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。
上述电路采用了极性加固原理进行设计，当只考虑电路结构对抗辐照性能的提升时，锁存器内部存储节点X1～X4采用全NMOS管包围的形式，根据极性加固的原理，这四个内部节点受到单粒子轰击时，只会在漏端积累电子形成负脉冲，因此节点的值只会产生从‘1’到‘0’的跳变；而存储节点X5和X6采用全PMOS管包围的形式，节点受到单粒子轰击时，只会在漏端积累空穴形成正脉冲，因此节点的值只会产生从‘0’到‘1’的跳变，并不会对输出节点产生影响。而当F1～F6的浮节点受到单粒子轰击时，则输出节点更不会受到影响；当输出节点受到轰击时，由于电路内部的反馈回路，也能在短时间内恢复正常状态，上述设计保证了内部节点X1～X6的稳定性，进而加强了电路内部节点抗单粒子翻转的能力。锁存器保存的数据通过C单元与输出端Q相连，因此当输出信号受到粒子轰击，也能保证数据的正确输出。
另外，上述电路的输出Q由输入D通过传输门直接驱动，因此大大降低了从D到Q的传输延迟。
基于上述电路结构，当电路Latch工作在透明传输模式时，假设输入信号D＝1，时钟信号CLK＝1，四个NOMS晶体管N16～N19为开启状态，则输入信号D通过四个NOMS晶体管N16～N19向Latch内部节点写入数据，使得NMOS晶体管N1、N3、N5、N7和N9开启，NMOS晶体管N2、N4、N6、N8和N10关闭；
PMOS晶体管P7开启，P8关闭，使得节点X5＝0；PMOS晶体管P2、P4以及P6开启，节点X6被上拉到1，PMOS晶体管P1、P3以及P5关闭，PMOS晶体管P13以及NMOS晶体管N15开启，PMOS晶体管P12以及NMOS晶体管N14关闭，PMOS晶体管P9～P11开启，NMOS晶体管N11～N13关闭；
最终节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，输出Q由输入D通过传输门直接驱动，因此大大降低了从D到Q的传输延迟。
当电路Latch工作在数据锁存模式时，时钟信号CLK＝0，四个NOMS晶体管N16～N19关闭，PMOS晶体管P13以及NMOS晶体管N15关闭，PMOS晶体管P12以及NMOS晶体管N14开启，此时输出Q由具有三输入的C单元驱动，并且Latch内部的反馈回路能保证输出Q的值处于一个稳定状态。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的抗辐照锁存器单元电路与现有技术电路进行对比，具体内容如下：
(1)如图2所示为本发明实施例所提供的抗辐照锁存器单元电路的时序波形图，由图可以看出，在1.2V电源电压、TT工艺角、27℃的仿真条件下，瞬态仿真的结果显示，RHPDL电路从输入D到输出Q的传输延迟很小。
(2)如图3所示为本发明实施例所提供的抗辐照锁存器单元电路在不同时刻内部节点与输出节点受到电流源脉冲注入的瞬态波形仿真图(仿真条件为：VDD：1.2V)，由图可以看出，RHPDL电路可以实现所有的内部单节点的翻转恢复和部分双节点的翻转恢复，借助版图优化技术，可实现所有的双节点翻转恢复，具有较好的单节点和多节点翻转免疫特性。
(3)如图4所示为本发明实施例所提供的抗辐照锁存器单元电路在不同时刻内部节点与浮动节点受到电流源脉冲注入的瞬态波形仿真图(仿真条件为：VDD：1.2V)。从图中看出，对于内部节点与浮动节点以及输出节点与浮动节点之间的翻转，都可以保证Q的正确输出。
(4)表1为现有技术电路和本发明实施例所提供的RHPDL抗辐照锁存器单元电路的面积、读时间和功耗仿真对比表(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)：
表1
从表中可以看出，本发明的传输延迟是最小的，与其他电路相比，PDA(功耗、延迟、面积的乘积)的值也具有很大的优势。
(5)表2为现有技术电路和本发明实施例所提供的RHPDL抗辐照锁存器单元电路的SEU与DEU耐受情况对比表：
表2
| Latch | SNU Tolerant | SNU Resilent | DNU Tolerant | DNU Resilent |
| T-Latch | × | × | × | × |
| ST | × | × | × | × |
| DICE | √ | √ | × | × |
| TPDICE | √ | √ | √ | × |
| RH | √ | √ | √ | √ |
| FERST | √ | × | × | × |
| HSMUF | √ | √ | √ | × |
| CLCT | √ | × | × | × |
| RFC | √ | √ | × | × |
| RHPDL | √ | √ | √ | × |
从表2可以看出，本发明获得了SNU tolerant、SNU resilient和DNU resilient三个“√”标记，本发明实施例所提供的RHPDL抗辐照锁存器单元电路具有较好的耐受度。
(6)表3为现有技术电路和本发明实施例所提供的RHPDL抗辐照锁存器单元电路的关键电荷对比表(仿真条件为：VDD：1.2V)：
表3
从表3可以看出本发明实施例所提供的RHPDL抗辐照锁存器单元电路的关键电荷是无穷大，既无论节点受到多大的脉冲攻击都不会造成输出节点的逻辑翻转。
(7)表4为现有技术电路和本发明实施例所提供的RHPDL抗辐照锁存器单元电路在工艺波动下SNU、DNU的稳定性对比，(仿真条件为：VDD：1.2V)：
表4
由表4可以看出，对于1000次蒙特卡洛仿真，本发明的失败率为0，具有很高的抗SNU、DNU的稳定性。
(8)如图5所示为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的电压与延迟对比图(仿真条件为：VDD：1.2V-1.4V)。从图中可以看出，本发明在低供电电压(0.6V)下的传输延迟也是最小的，并且随着电源电压的增长，延迟的变化率也很小。
(9)如图6为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的电压与功耗对比图(仿真条件为：VDD：1.2V-1.4V)。从图中可以看出，随电源电压的增加，本发明的功耗变化不大，与RH结构相比优势明显，与其他结构相近。
(10)如图7所示为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的温度与延迟对比图(仿真条件为：VDD：1.2V，Temperature：-40℃-120℃)。从图中可以看出，随着温度的不断增长，本发明电路的延迟变化不大，明显优于其他电路结构。
(11)如图8所示为现有技术电路和本发明实施例所提供的抗辐照锁存器单元电路的温度与功耗对比图(仿真条件为：VDD：1.2V，Temperature：-40℃-120℃)。从图中可以看出，随着温度的不断增长，本发明的功耗变化不大，优于RH、TPDICE和HSMUF电路，与其他结构相近。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
由此可见，本发明实施例提供的抗辐照锁存器单元能够提高锁存器单元的抗SEU的能力，并且可以大幅度的提高单元读速度，解决由电荷共享引起的双节点翻转的问题。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (3)
1.一种抗辐照锁存器单元电路，其特征在于，所述电路包括十九个NMOS晶体管、十三个PMOS晶体管、三个反相器和一个钟控反相器，十九个NMOS晶体管依次记为N1～N19，十三个PMOS晶体管依次记为P1～P13，三个反相器依次记为I1～I3，一个钟控反相器记为CI，其中：
PMOS晶体管P1的漏极与PMOS晶体管P7的源极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P2的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P3的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P3的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P5的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P5的栅极与PMOS晶体管P8的源极电连接；
PMOS晶体管P6的漏极与PMOS晶体管P8的源极电连接，并且PMOS晶体管P6的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P7的源极与PMOS晶体管P1的漏极电连接，PMOS晶体管P7的漏极与NMOS晶体管N5的漏极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P8的源极与PMOS晶体管P6的漏极电连接，PMOS晶体管P8的漏极与NMOS晶体管N10的漏极电连接，并且PMOS晶体管P8的栅极与NMOS晶体管N6的漏极电连接；
PMOS晶体管P9的漏极与PMOS晶体管P10的源极电连接，并且PMOS晶体管P9的栅极与NMOS晶体管N7的漏极电连接；
PMOS晶体管P10的漏极与PMOS晶体管P11的源极电连接，并且PMOS晶体管P10的栅极与NMOS晶体管N9的漏极电连接；
PMOS晶体管P11的漏极与PMOS晶体管N11的漏极电连接，并且PMOS晶体管P11的栅极与PMOS晶体管P7的源极电连接；
PMOS晶体管P12的漏极与锁存器的输出端Q电连接，PMOS晶体管P12的源极与PMOS晶体管P11的漏极电连接，并且PMOS晶体管P12的栅极与时钟信号CLK电连接；
PMOS晶体管P13的源极与输入D电连接，PMOS晶体管P13的漏极与锁存器的输出端Q电连接，并且PMOS晶体管P13的栅极与时钟信号CLKB电连接；
NMOS晶体管N1的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N1的源极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N2的漏极与PMOS晶体管P3的漏极电连接，NMOS晶体管N2的源极与NMOS晶体管N7的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N3的漏极与PMOS晶体管P4的漏极电连接，NMOS晶体管N3的源极与NMOS晶体管N8的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N4的漏极与PMOS晶体管P5的漏极电连接，NMOS晶体管N4的源极与NMOS晶体管N9的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N5的漏极与PMOS晶体管P7的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N6的漏极与NMOS晶体管N1的源极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N7的漏极与NMOS晶体管N2的源极电连接，并且NMOS晶体管N7的栅极与NMOS晶体管N6的漏极电连接；
NMOS晶体管N8的漏极与NMOS晶体管N3的源极电连接，并且NMOS晶体管N8的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N9的漏极与NMOS晶体管N4的源极电连接，并且NMOS晶体管N9的栅极与NMOS晶体管N8的漏极电连接；
NMOS晶体管N10的漏极与PMOS晶体管P8的漏极电连接，并且NMOS晶体管N10的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N11的漏极与PMOS晶体管P11的漏极电连接，NMOS晶体管N11的源极与NMOS晶体管N12的漏极电连接，并且NMOS晶体管N11的栅极与NMOS晶体管N7的漏极电连接；
NMOS晶体管N12的漏极与NMOS晶体管N11的源极电连接，NMOS晶体管N12的源极与NMOS晶体管N13的漏极电连接，并且NMOS晶体管N12的栅极与NMOS晶体管N9的漏极电连接；
NMOS晶体管N13的漏极与NMOS晶体管N12的源极电连接，并且NMOS晶体管N13的栅极与PMOS晶体管P1的漏极电连接；
NMOS晶体管N14的漏极与锁存器的输出端Q连接，NMOS晶体管N14的源极与NMOS晶体管N11的漏极电连接，并且NMOS晶体管N14的栅极与时钟信号CLKB电连接；
NMOS晶体管N15的源极与输入D电连接，NMOS晶体管N15的漏极与锁存器的输出端Q电连接，并且NMOS晶体管N15的栅极与时钟信号CLK电连接；
反相器I1的输入端与锁存器的外部输入信号D电连接，输出端与锁存器的外部输入信号D的相反信号DN电连接；
反相器I2的输入端与时钟信号CLK电连接，输出端与时钟信号CLKB电连接；
反相器I3的输入端与M端电连接，输出端与钟控反相器CI的输入端电连接；
钟控反相器CI的输出端与反相器I3的输入端电连接；
锁存器的外部输入信号D与NMOS晶体管N16和N18的源极电连接，锁存器的外部输入信号D的相反信号DN与NMOS晶体管N17和N19的源极电连接；
时钟信号CLK与NMOS晶体管N16～N19的栅极电连接，NMOS晶体管N16的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N17的漏极与NMOS晶体管N7的漏极电连接，NMOS晶体管N18的漏极与NMOS晶体管N8的漏极电连接，NMOS晶体管N19的漏极与NMOS晶体管N9的漏极电连接；
电源VDD与PMOS晶体管P1～P6和P9的源极电连接；
NMOS晶体管N5～N10和N13的源极接地；
基于上述电路结构，PMOS晶体管P1、P6、P7、P8对X5、X6包围加固，NMOS晶体管N1～N4、N6～N9对X1～X4包围加固；
PMOS晶体管P2～P5作为上拉管，NMOS晶体管N5、N10作为下拉管，反相器I3与钟控反相器CI构成弱上拉，PMOS晶体管P9～P11和NMOS晶体管N11～N13构成C单元；
锁存器的四个内部存储节点X1、X2、X3、X4通过四个NMOS晶体管N16～N19连接到输入D和DN，四个NMOS晶体管N16～N19的开启由时钟信号CLK控制。
2.根据权利要求1所述抗辐照锁存器单元电路，其特征在于，基于上述电路结构，当电路工作在透明传输模式时，假设输入信号D＝1，时钟信号CLK＝1，四个NOMS晶体管N16～N19为开启状态，则输入信号D通过四个NOMS晶体管N16～N19向Latch内部节点写入数据，使得NMOS晶体管N1、N3、N5、N7和N9开启，NMOS晶体管N2、N4、N6、N8和N10关闭；
PMOS晶体管P7开启，P8关闭，使得节点X5＝0；PMOS晶体管P2、P4以及P6开启，节点X6被上拉到1，PMOS晶体管P1、P3以及P5关闭，PMOS晶体管P13以及NMOS晶体管N15开启，PMOS晶体管P12以及NMOS晶体管N14关闭，PMOS晶体管P9～P11开启，NMOS晶体管N11～N13关闭；
最终节点X1＝X3＝X6＝1，X2＝X4＝X5＝0，输出Q由输入D通过传输门直接驱动，因此大大降低了从D到Q的传输延迟。
3.根据权利要求1所述抗辐照锁存器单元电路，其特征在于，基于上述电路结构，当电路工作在数据锁存模式时，时钟信号CLK＝0，四个NOMS晶体管N16～N19关闭，PMOS晶体管P13以及NMOS晶体管N15关闭，PMOS晶体管P12以及NMOS晶体管N14开启，此时输出Q由具有三输入的C单元驱动，并且Latch内部的反馈回路能保证输出Q的值处于一个稳定状态。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011624739.1A CN112787655B (zh) | 2020-12-31 | 2020-12-31 | 一种抗辐照锁存器单元电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011624739.1A CN112787655B (zh) | 2020-12-31 | 2020-12-31 | 一种抗辐照锁存器单元电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112787655A CN112787655A (zh) | 2021-05-11 |
| CN112787655B true CN112787655B (zh) | 2022-10-21 |
Family
ID=75754453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011624739.1A Active CN112787655B (zh) | 2020-12-31 | 2020-12-31 | 一种抗辐照锁存器单元电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112787655B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822894B1 (en) * | 2003-03-25 | 2004-11-23 | Xilinx, Inc. | Single event upset in SRAM cells in FPGAs with leaky gate transistors |
| JP2013201770A (ja) * | 2013-05-24 | 2013-10-03 | Japan Aerospace Exploration Agency | シングルイベント耐性のラッチ回路 |
| CN109546993A (zh) * | 2018-10-23 | 2019-03-29 | 天津大学 | 低功耗具有抵抗双节点翻转能力的锁存器结构 |
| CN109547006A (zh) * | 2018-11-26 | 2019-03-29 | 中北大学 | 抗辐照d锁存器 |
| CN111245423A (zh) * | 2020-01-15 | 2020-06-05 | 中北大学 | 具有版图对称性的抗三节点翻转的d锁存器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4332652B2 (ja) * | 2005-12-12 | 2009-09-16 | 独立行政法人 宇宙航空研究開発機構 | シングルイベント耐性のラッチ回路及びフリップフロップ回路 |
| US7888959B2 (en) * | 2007-09-19 | 2011-02-15 | International Business Machines Corporation | Apparatus and method for hardening latches in SOI CMOS devices |
-
2020
- 2020-12-31 CN CN202011624739.1A patent/CN112787655B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822894B1 (en) * | 2003-03-25 | 2004-11-23 | Xilinx, Inc. | Single event upset in SRAM cells in FPGAs with leaky gate transistors |
| JP2013201770A (ja) * | 2013-05-24 | 2013-10-03 | Japan Aerospace Exploration Agency | シングルイベント耐性のラッチ回路 |
| CN109546993A (zh) * | 2018-10-23 | 2019-03-29 | 天津大学 | 低功耗具有抵抗双节点翻转能力的锁存器结构 |
| CN109547006A (zh) * | 2018-11-26 | 2019-03-29 | 中北大学 | 抗辐照d锁存器 |
| CN111245423A (zh) * | 2020-01-15 | 2020-06-05 | 中北大学 | 具有版图对称性的抗三节点翻转的d锁存器 |
Non-Patent Citations (1)
| Title |
|---|
| 一种自恢复容SEU锁存器的设计;吴悠然等;《微电子学》;20151020(第05期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112787655A (zh) | 2021-05-11 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |