CN109547006A - 抗辐照d锁存器 - Google Patents

Abstract

抗辐照D锁存器，属于集成电路可靠性中的抗核加固领域。解决传统抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转能力差，甚至无法实现对双节点翻转的容错问题。包括NMOS晶体管N1至N16、PMOS晶体管P1至P16和两个反相器I1、I2，所用器件少，体积小，结构简单，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

Description

抗辐照D锁存器

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

在数字集成电路中，D锁存器可以被用来构成触发器、寄存器等时序电路，是数字集成电路的重要组成部分之一。因此，它的可靠性至关重要。D锁存器具有保存数据的功能，一旦保存的数据收到外界辐射影响发生错误，将会影响后续电路功能的正确性，故而对D锁存器进行抗辐照加固是十分必要的。传统的抗辐照D锁存器一般是采用三模冗余来进行加固，缺点是所需硬件多(高达102个晶体管)、功耗高、延迟时间长，以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错。因此，以上存在的问题亟需解决。

发明内容

本发明是为了解决传统的抗辐照D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本发明提供了一种抗辐照D锁存器。

抗辐照D锁存器，包括NMOS晶体管N1至N16、PMOS晶体管P1至P16和两个反相器I1、I2；

晶体管P14的源极、晶体管N14的漏极、晶体管P16的源极、晶体管N16的漏极和反相器I1的输入端连接后，作为锁存器的数据输入端D；

晶体管P14至P16的栅极、反相器I2的输入端和晶体管N11的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的漏极、晶体管N16的源极、晶体管P13的漏极和体管N11的漏极连接后，作为锁存器的输出端Q；

反相器I1的输出端、晶体管P15的源极和晶体管N15的漏极连接；

反相器I2的输出端、晶体管N14至N16的栅极和晶体管P13的栅极连接；

晶体管P14的漏极、晶体管P1的漏极、晶体管P3的源极、晶体管P2的栅极、晶体管N6的栅极、晶体管P10的栅极和晶体管N10的栅极连接后，作为节点A；

晶体管P15的漏极、晶体管P9的栅极、晶体管N9的栅极、晶体管N5的栅极、晶体管P1的栅极、晶体管P2的漏极、晶体管P4的源极、晶体管P12的栅极和晶体管N12的栅极连接后，作为节点B；

晶体管N15的源极、晶体管N4的源极、晶体管N2的漏极、晶体管N3的栅极、晶体管N1的栅极、晶体管P4的栅极、晶体管N5的源极、晶体管P11的栅极和晶体管N13的栅极连接后，作为节点C；

晶体管P7的栅极、晶体管N3的源极、晶体管N1的漏极、晶体管N4的栅极、晶体管N2的栅极、晶体管P3的栅极和晶体管N6的源极连接后，作为节点E；

晶体管N14的源极、晶体管P9的漏极、晶体管N7的漏极、晶体管P5的栅极和晶体管N8的栅极连接后，作为节点F；

晶体管N7的栅极、晶体管P6的栅极、晶体管P10的漏极和晶体管N8的漏极连接后，作为节点G；

晶体管P9至P11的源极、晶体管P5至P6的源极和晶体管P1至P2的源极均与供电电源连接；

晶体管N1至N2的源极、晶体管N9至N10的源极和晶体管N13的源极均与电源地连接；

晶体管N7的源极与晶体管N9的漏极连接，晶体管P5的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管N5的漏极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N6的漏极连接，晶体管N8的源极与晶体管N10的漏极连接，晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，晶体管N11的源极与晶体管N12的漏极连接，晶体管N12的源极与晶体管N13的漏极连接。

优选的是，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

优选的是，锁存器锁存低电平“0”时，锁存器敏感节点为A、C、F和G；锁存器锁存高电平“1”时，锁存器敏感节点为B、E、F和G。

优选的是，所述的抗辐照D锁存器，包括正常工作状态和容错工作状态。

正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

(1)当CLK＝0时，NMOS晶体管N2、N4、N6、N8、N10、N14至N16均打开，NMOS晶体管N1、N3、N5、N7、N9、N11至N13均关闭，PMOS晶体管P1、P4、P6、P8、P9、P11、P12、P14至P16均打开，PMOS晶体管P2、P3、P5、P7、P10、P13均关闭，此时，A＝E＝F＝Q＝1，B＝C＝G＝0；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，PMOS晶体管P13开启，因此，输出端Q将通过导通的PMOS晶体管P11至P13连通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器的数据输入端D＝0；

(1)当CLK＝0时，NMOS晶体管N1、N3、N5、N7、N9、N12至N16均打开，NMOS晶体管N2、N4、N6、N8、N10、N11均关闭，PMOS晶体管P2、P3、P5、P7、P10、P14至P16均打开，PMOS晶体管P1、P4、P6、P8、P9、P11至P13均关闭，此时，A＝E＝F＝Q＝0，B＝C＝G＝1；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，NMOS晶体管N11开启，因此，输出端Q将通过导通的NMOS晶体管N11至N13与电源地连通，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。

容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为A、C、F和G；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、E中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为B、E、F和G，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、C中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，低冗余抗辐照D锁存器容错工作状态分析如下：当时钟信号CLK＝1，6个内部节点A＝E＝F＝Q＝1，B＝C＝G＝0，输出端Q＝1，此时该锁存器的内部敏感节点有4个，分别为B、E、F和G，所述上述4个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点B被翻转到1的时候，PMOS晶体管P1、P9将被关闭，NMOS晶体管N5、N9将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P2和NMOS晶体管N4、N2将一直被打开，B节点将被拉回到原来的0，然后，NMOS晶体管N5、N9将被重新关闭，PMOS晶体管P1、P9将被重新打开。

2、当节点E被翻转到0的时候，NMOS晶体管N2和N4将被关闭，PMOS晶体管P3、P7将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P6、P8和NMOS晶体管N6将一直处于开启状态，这将恢复节点E到原来正确的1状态。

3、当节点F被翻转到0的时候，NMOS晶体管N8将被关闭，PMOS晶体管P5将被打开。剩余节点将保持各自的状态不变，因此，PMOS晶体管P9将一直处于开启状态，这将恢复节点F到原来正确的1状态。

4、当节点G被翻转到1的时候，NMOS晶体管N7将被暂时打开，PMOS晶体管P6将被暂时关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P5将一直处于开启状态，这将节点F一直处于原来正确的1状态。结果，NMOS晶体管N8处于开启状态，节点G将通过导通的NMOS晶体管N8、N10被拉回到原来的0状态。

5、当节点B和E发生翻转的时候，NMOS晶体管N5、N9和PMOS晶体管P3、P7将被开启，NMOS晶体管N2、N4和PMOS晶体管P9和P1将被关闭。但是，由于剩余节点将保持各自的状态不变，PMOS晶体管P6、P8和NMOS晶体管N6将一直处于开启状态，这将恢复节点E到原来正确的1状态。然后，NMOS晶体管N2、N4将被重新打开，通过导通的NMOS晶体管N2、N4和PMOS晶体管P4，B节点也将被拉回到原来的1。

6、当节点B和F发生翻转的时候，NMOS晶体管N5、N9和PMOS晶体管P5将被打开，PMOS晶体管P9、P1和NMOS晶体管N8将被关闭。但是，由于剩余节点将保持各自的状态不变，NMOS晶体管N2、N4和PMOS晶体管P4将会一直导通，B节点将被拉回到原来的0。PMOS晶体管P9将再次被开启，这将恢复节点F到原来正确的1状态。

7、当节点B和G发生翻转的时候，NMOS晶体管N5、N9、N7将被打开，PMOS晶体管P9、P1、P6将被暂时关闭。但是，由于C、E节点将保持各自的状态不变，NMOS晶体管N2、N4和PMOS晶体管P4将会一直导通，B节点将被拉回到原来的0。然后，PMOS晶体管P9将会重新打开，节点F将会回到原来的1。NMOS晶体管N8将开启，节点H将通过导通的N8和N10恢复原来的0状态。

8、当节点E和F发生翻转的时候，NMOS晶体管N2、N4、N8将被关闭，PMOS晶体管P7、P3、P5将被打开。由于节点A、C、G各自的状态都没有发生变化，所以PMOS晶体管P6、P8和NMOS晶体管N6将一直处于开启状态，这将恢复节点E到原来正确的1状态。由于节点B的状态一直是0，因此PMOS晶体管P9将会一直打开，节点F将会恢复至1。

9、当节点E和G发生翻转的时候，NMOS晶体管N2、N4和PMOS晶体管P6将被关闭，PMOS晶体管P7、P3、NMOS晶体管N7将被打开。但是，由于节点剩余节点将保持各自的状态不变，NMOS晶体管N8、N10将会一直打开，节点G将被下拉回原来的0状态，PMOS晶体管P6又重新打开。同时，导通的PMOS晶体管P6、P8和NMOS晶体管N6会将节点E拉回原来的1状态。

10、当节点F和G发生翻转的时候，NMOS晶体管N8和PMOS晶体管P6将被关闭，PMOS晶体管P5和NMOS晶体管N7将被打开。由于节点B的状态一直是0，因此PMOS晶体管P9将会一直打开，节点F将会恢复至1，因此NMOS晶体管N8将会重新打开，节点G将通过导通的NMOS晶体管N8、N10恢复至0状态。

本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明锁存器的节点共有6个，分别为A、B、C、E、F和G，但是根据锁存的值，本发明将锁存器内部敏感节点降为4个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

本发明带来的有益效果是，

(1)本发明共有32个晶体管和两个反相器，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P16和晶体管N16构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。

本发明构造的抗辐照D锁存器，可靠性高，可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

附图说明

图1为本发明所述的抗辐照D锁存器的原理示意图；其中，反相器I2输出的信号为CLKN；

图2为本发明所述的抗辐照D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的抗辐照D锁存器，包括NMOS晶体管N1至N16、PMOS晶体管P1至P16和两个反相器I1、I2；

晶体管P14的源极、晶体管N14的漏极、晶体管P16的源极、晶体管N16的漏极和反相器I1的输入端连接后，作为锁存器的数据输入端D；

晶体管P14至P16的栅极、反相器I2的输入端和晶体管N11的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的漏极、晶体管N16的源极、晶体管P13的漏极和体管N11的漏极连接后，作为锁存器的输出端Q；

反相器I1的输出端、晶体管P15的源极和晶体管N15的漏极连接；

反相器I2的输出端、晶体管N14至N16的栅极和晶体管P13的栅极连接；

晶体管P14的漏极、晶体管P1的漏极、晶体管P3的源极、晶体管P2的栅极、晶体管N6的栅极、晶体管P10的栅极和晶体管N10的栅极连接后，作为节点A；

晶体管P15的漏极、晶体管P9的栅极、晶体管N9的栅极、晶体管N5的栅极、晶体管P1的栅极、晶体管P2的漏极、晶体管P4的源极、晶体管P12的栅极和晶体管N12的栅极连接后，作为节点B；

晶体管N15的源极、晶体管N4的源极、晶体管N2的漏极、晶体管N3的栅极、晶体管N1的栅极、晶体管P4的栅极、晶体管N5的源极、晶体管P11的栅极和晶体管N13的栅极连接后，作为节点C；

晶体管P7的栅极、晶体管N3的源极、晶体管N1的漏极、晶体管N4的栅极、晶体管N2的栅极、晶体管P3的栅极和晶体管N6的源极连接后，作为节点E；

晶体管N14的源极、晶体管P9的漏极、晶体管N7的漏极、晶体管P5的栅极和晶体管N8的栅极连接后，作为节点F；

晶体管N7的栅极、晶体管P6的栅极、晶体管P10的漏极和晶体管N8的漏极连接后，作为节点G；

晶体管P9至P11的源极、晶体管P5至P6的源极和晶体管P1至P2的源极均与供电电源连接；

晶体管N1至N2的源极、晶体管N9至N10的源极和晶体管N13的源极均与电源地连接；

晶体管N7的源极与晶体管N9的漏极连接，晶体管P5的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管N5的漏极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N6的漏极连接，晶体管N8的源极与晶体管N10的漏极连接，晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，晶体管N11的源极与晶体管N12的漏极连接，晶体管N12的源极与晶体管N13的漏极连接。

本实施方式所述的抗辐照D锁存器具有一个数据输入端、一个时钟信号输入端和一个输出端，本发明的发明构思为根据辐射粒子轰击半导体器件产生的物理特性来进行加固设计，因此，本发明锁存器的节点共有6个，分别为A、B、C、E、F和G，但是根据锁存的值，本发明将锁存器内部敏感节点降为4个，敏感面积降低，导致受到辐射粒子轰击的概率也降低，相比于现有的抗辐照D锁存器，其面积、功耗、延迟将会极大的降低。

(1)本发明共有32个晶体管和两个反相器，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。

(2)在本发明中，数据输入端D只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，数据输入端D仅通过由晶体管P16和晶体管N16构成的传输门就可以直接传输到锁存器的输出端Q)，因此，其延迟也将减少。

(3)现有的抗辐照D锁存器一般都需要结合版图布局才能达到好的抗翻转的能力，而本发明并不需要配合版图优化，因为其内部任意单节点或双节点发生翻转后，都可以恢复，因此，其抗单节点和双节点翻转的能力得到了提升，本发明所述的低冗余抗双节点翻转的D锁存器，能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。参见图1说明本优选实施方式，优选实施方式为，时钟信号CLK为低电平“0”时，锁存器导通，即：数据输入端D仅通过由晶体管P16和晶体管N16构成的传输门就可以直接传输到锁存器的输出端Q；时钟信号CLK为高电平“1”时，锁存器锁存。

本发明所述锁存器虽然节点共有6个，分别为A、B、C、E、F和G，但是根据锁存的值，其敏感节点降为6个：

锁存器锁存低电平“0”时，锁存器敏感节点为A、C、F和G；

锁存器锁存高电平“1”时，锁存器敏感节点为B、E、F和G。

参见图1说明本优选实施方式，优选实施方式为，抗辐照D锁存器，包括正常工作状态和容错工作状态。

(一)正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

(1)当CLK＝0时，NMOS晶体管N2、N4、N6、N8、N10、N14至N16均打开，NMOS晶体管N1、N3、N5、N7、N9、N11至N13均关闭，PMOS晶体管P1、P4、P6、P8、P9、P11、P12、P14至P16均打开，PMOS晶体管P2、P3、P5、P7、P10、P13均关闭，此时，A＝E＝F＝Q＝1，B＝C＝G＝0；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，PMOS晶体管P13开启，因此，输出端Q将通过导通的PMOS晶体管P11至P13连通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；此时，数据输入端D的任何变化将不会影响输出端Q；

情况二：假设锁存器的数据输入端D＝0；

(1)当CLK＝0时，NMOS晶体管N1、N3、N5、N7、N9、N12至N16均打开，NMOS晶体管N2、N4、N6、N8、N10、N11均关闭，PMOS晶体管P2、P3、P5、P7、P10、P14至P16均打开，PMOS晶体管P1、P4、P6、P8、P9、P11至P13均关闭，此时，A＝E＝F＝Q＝0，B＝C＝G＝1；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，NMOS晶体管N11开启，因此，输出端Q将通过导通的NMOS晶体管N11至N13与电源地连通，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态，此时，数据输入端D的任何变化将不会影响输出端Q。

(二)容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为A、C、F和G；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、E中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为B、E、F和G，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、C中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。

验证试验：具体参见图2，图2中显示了本发明所述抗辐照D锁存器的仿真图，通过该仿真图，可以看出本发明构造的新型抗辐照D锁存器的时序功能和容错功能是正确的。例如：在CLK时间为30ns～60ns之间，节点B、E、F、G和双节点B-E、B-F、B-G各自发生了一次翻转，但是最终都能恢复到原来正确的状态。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.抗辐照D锁存器，其特征在于，包括NMOS晶体管N1至N16、PMOS晶体管P1至P16和两个反相器I1、I2；

晶体管P14的源极、晶体管N14的漏极、晶体管P16的源极、晶体管N16的漏极和反相器I1的输入端连接后，作为锁存器的数据输入端D；

晶体管P14至P16的栅极、反相器I2的输入端和晶体管N11的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的漏极、晶体管N16的源极、晶体管P13的漏极和体管N11的漏极连接后，作为锁存器的输出端Q；

反相器I1的输出端、晶体管P15的源极和晶体管N15的漏极连接；

反相器I2的输出端、晶体管N14至N16的栅极和晶体管P13的栅极连接；

晶体管P14的漏极、晶体管P1的漏极、晶体管P3的源极、晶体管P2的栅极、晶体管N6的栅极、晶体管P10的栅极和晶体管N10的栅极连接后，作为节点A；

晶体管P15的漏极、晶体管P9的栅极、晶体管N9的栅极、晶体管N5的栅极、晶体管P1的栅极、晶体管P2的漏极、晶体管P4的源极、晶体管P12的栅极和晶体管N12的栅极连接后，作为节点B；

晶体管N15的源极、晶体管N4的源极、晶体管N2的漏极、晶体管N3的栅极、晶体管N1的栅极、晶体管P4的栅极、晶体管N5的源极、晶体管P11的栅极和晶体管N13的栅极连接后，作为节点C；

晶体管P7的栅极、晶体管N3的源极、晶体管N1的漏极、晶体管N4的栅极、晶体管N2的栅极、晶体管P3的栅极和晶体管N6的源极连接后，作为节点E；

晶体管N14的源极、晶体管P9的漏极、晶体管N7的漏极、晶体管P5的栅极和晶体管N8的栅极连接后，作为节点F；

晶体管N7的栅极、晶体管P6的栅极、晶体管P10的漏极和晶体管N8的漏极连接后，作为节点G；

晶体管P9至P11的源极、晶体管P5至P6的源极和晶体管P1至P2的源极均与供电电源连接；

晶体管N1至N2的源极、晶体管N9至N10的源极和晶体管N13的源极均与电源地连接；

晶体管N7的源极与晶体管N9的漏极连接，晶体管P5的漏极与晶体管P7的源极连接，晶体管P7的漏极与晶体管N5的漏极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P6的漏极与晶体管P8的源极连接，晶体管P8的漏极与晶体管N6的漏极连接，晶体管N8的源极与晶体管N10的漏极连接，晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管P13的源极连接，晶体管N11的源极与晶体管N12的漏极连接，晶体管N12的源极与晶体管N13的漏极连接。

2.根据权利要求1所述的抗辐照D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

3.根据权利要求1所述的抗辐照D锁存器，其特征在于，

锁存器锁存低电平“0”时，锁存器敏感节点为A、C、F和G；

锁存器锁存高电平“1”时，锁存器敏感节点为B、E、F和G。

4.根据权利要求1所述的抗辐照D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的抗辐照D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设锁存器的数据输入端D＝1；

(1)当CLK＝0时，NMOS晶体管N2、N4、N6、N8、N10、N14至N16均打开，NMOS晶体管N1、N3、N5、N7、N9、N11至N13均关闭，PMOS晶体管P1、P4、P6、P8、P9、P11、P12、P14至P16均打开，PMOS晶体管P2、P3、P5、P7、P10、P13均关闭，此时，A＝E＝F＝Q＝1，B＝C＝G＝0；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，PMOS晶体管P13开启，因此，输出端Q将通过导通的PMOS晶体管P11至P13连通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；

情况二：假设锁存器的数据输入端D＝0；

(1)当CLK＝0时，NMOS晶体管N1、N3、N5、N7、N9、N12至N16均打开，NMOS晶体管N2、N4、N6、N8、N10、N11均关闭，PMOS晶体管P2、P3、P5、P7、P10、P14至P16均打开，PMOS晶体管P1、P4、P6、P8、P9、P11至P13均关闭，此时，A＝E＝F＝Q＝0，B＝C＝G＝1；

(2)当CLK＝1时，NMOS晶体管N14至N16和PMOS晶体管P14至P14关闭，NMOS晶体管N11开启，因此，输出端Q将通过导通的NMOS晶体管N11至N13与电源地连通，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态。

6.根据权利要求4所述的抗辐照D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：

当锁存器锁存低电平“0”时，其敏感节点为A、C、F和G；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点B、E中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；

情况二：

当锁存器锁存高电平“1”时，其敏感节点为B、E、F和G，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点A、C中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。