CN111030675B - 面向中低频电路应用的数字d锁存器 - Google Patents

Abstract

面向中低频电路应用的数字D锁存器，属于微电子器件可靠性领域中抗辐射粒子加固技术领域。解决了传统数字D锁存器在恢复单个节点翻转或两个节点翻转的同时，无法兼具较小的面积、低功耗和延迟少的问题。本发明将晶体管TP3的栅极、晶体管TN1的栅极和节点S5相连接，将晶体管TP4的栅极、晶体管TN2的栅极和节点S6相连接，将晶体管TP9的栅极、晶体管TN9的栅极和节点S1相连接，将晶体管TP10的栅极、晶体管TN10的栅极和节点S2相连接，这种连接方式可以将面积最小化，同时，这种连接方式还可以同时提高对节点S3、S4、S7、S8的抗翻转的能力。本发明主要应用在中低频电路中。

Description

面向中低频电路应用的数字D锁存器

技术领域

本发明属于微电子器件可靠性领域中抗辐射粒子加固技术领域。

背景技术

在纳米CMOS技术中，MOS管尺寸、工作电压的持续减小，集成度正在向极大规模增加，同时，节点电容也正在不断的缩小。导致一个节点存储的状态很容易被高能粒子产生的诱导电荷来改变。单粒子辐射电荷共享在存储电路中如存储器、锁存器、寄存器以及触发器中正变成一个非常严重的现象，而数字D锁存器因为应用范围较广被广泛的使用，因此需要对其进行加固。

锁存器作为具有记忆功能的存储器件，被广泛地应用于各种逻辑电路当中。它的可靠性会影响到整个芯片的工作状态，若锁存器发生故障，将严重影响整个芯片的稳定性。

现阶段，对于锁存器的加固技术主要有两种比较经典的方法，一是通过将简单的静态锁存器复制多个，再加上一个表决器来判断正确的锁存值。多模冗余如三模冗余方法是此类方法一种经典的加固方案，该方法能够有效地屏蔽锁存器内部节点的翻转，但是带来了巨大的面积功耗和延时开销。另一种加固方法是抗辐射加固设计，这种方法不仅能有效地缓解翻转对锁存器的影响，还能取得较低的性能开销，因此被广泛应用。主要是采用新型的锁存结构来对节点进行部分或者全部的加固保护。

然而，目前这类方法比较常用的是将C单元采用多模冗余的方式进行连接，但是在抵抗由电荷共享导致的两个节点翻转的同时，需要较多的MOS管和节点，硬件开销大，并且功耗高、传输时间长，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统数字D锁存器在恢复单个节点翻转或两个节点翻转的同时，无法兼具较小的面积、低功耗和延迟少的问题，本发明提供了面向中低频电路应用的数字 D锁存器。

面向中低频电路应用的数字D锁存器，包括20个NMOS晶体管TN1至TN20和20 个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK 的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极、晶体管TN9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极、晶体管TP10的栅极和晶体管TN10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN4的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极和晶体管TP6的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TN1的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TN2的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；

晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

优选的是，当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S1和S5只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S1和S5翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S2和S6只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S2和S6 翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。

优选的是，所述的面向中低频电路应用的数字D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时Q＝0。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述面向中低频电路应用的数字D锁存器容错工作状态分析如下：当时钟信号CLK＝1，S1＝S4＝S5＝S8＝1，S2＝S3＝S6＝S7＝0，且Q＝1，此时该锁存器的内部敏感节点有7个，为S2～S4、S6～S8、以及Q，上述7个敏感节点中的一个或两个发生翻转时的具体情形如下：

1、当节点S2被翻转的时候，TP1和TP10被关闭并且打开TN7和TN10；节点S1， S3，S4保持原来的值，所以TP6，TN8，TN4是打开的，因此，可以快速的恢复节点S2；

2、当节点S3被翻转的时候，TN3，TN6被打开且TP6被关闭；但是节点S4和S5 将保持它们原来的值，这将打开TN5和TN1；然后，节点S3将被快速的恢复；

3、当节点S4被翻转的时候，TN5，TN4被关闭且TP5被打开。但是由于TP4是打开的，所以该节点也可以被快速的恢复；

4、当节点S6被翻转的时候，TP7和TP4被关闭并且打开TN15和TN2；节点S7， S5，S8保持原来的值，所以TP12，TN16，TN12是打开的，因此，可以快速的恢复节点 S6；

5、当节点S7被翻转的时候，TN11，TN14被打开且TP12被关闭；但是节点S1和 S8将保持它们原来的值，这将打开TN13和TN9；然后，节点S7将被快速的恢复；

6、当节点S8被翻转的时候，TN13，TN12被关闭且TP11被打开。但是由于TP10 是打开的，因此，该节点也可以被快速的恢复；

7、当节点Q被翻转的时候，由于内部的S1～S8节点都没有发生翻转，所以TP13～TP15 是打开的，此时，该节点也可以被快速的恢复。

8、当电荷共享翻转(S2，S3)的时候，TN7，TN3，TN6，TN10被打开，TP1，TP10， TP6被关闭；由于S4，S5保持不变，所以TN5，TN1是打开的，这可以恢复S3的值，然后打开TP6；因为S1，S4没有被改变，所以TN8，TN4将被打开；因此，S2将通过打开的TP6，TN8，TN4而恢复；

9、当电荷共享翻转(S2，S4)的时候，TP1，TP10，TN5，TN4被关闭，TN7，TP5， TN10被打开；节点S3，S7，S6保持不变，所以TN6，TN2是关闭的，而TP4是打开的，这将恢复节点S4的值；然后，TN4将被再次打开；由于节点S1不变，TN8将被一直打开，节点S2将通过打开的TP6，TN8，TN4恢复；

10、当电荷共享翻转(S3，S4)的时候，这将打开TN3，TN6和TP5；并关闭TP6， TN5，TN4；但是由于TP4是打开的，所以节点S4将被恢复，进而重新打开TN5；由于节点S5保持它原来的值，所以TN1依旧是打开的；所以节点S3将通过打开的TN1， TN5来恢复；

11、当电荷共享翻转(S6，S7)的时候，TN15，TN11，TN14，TN2被打开，TP7， TP4，TP12被关闭；由于节点S8，S1保持不变，所以TN13，TN9是打开的，这可以恢复节点S7的值，然后打开TP12；因为节点S5，S8没有被改变，所以TN16，TN12将被打开；因此，节点S6将通过打开的TP12，TN16，TN12而恢复；

12、当电荷共享翻转(S6，S8)的时候，TP7，TP4，TN13，TN12被关闭，TN15， TP11，TN2被打开；节点S7，S2保持不变，所以TN14，TN10是关闭的，而TP10是打开的，这将恢复节点S8的值；然后，TN12将被再次打开；由于节点S5不变，TN16将被一直打开，节点S6将通过打开的TP12，TN16，TN12恢复；

13、当电荷共享翻转(S7，S8)的时候，这将打开TN11，TN14和TP11；并关闭TP12，TN13，和TN12；但是由于TP10是打开的，所以节点S8将被恢复，进而重新打开TN13；由于节点S1保持它原来的值，所以TN9依旧是打开的；所以节点S7将通过打开的TN9， TN13来恢复；

14、当电荷共享翻转(S2，S6)的时候，TP1，TP4，TP7和TP10将被关闭，TN7， TN15，TN10，TN2将被打开；但是，这些翻转并不影响其它节点，所以TP6，TN8，TN4， TP12，TN16，TN12依旧是打开的，这将恢复(S2，S6)节点。

15、当电荷共享翻转(S2，S7)的时候，TP1，TP10，TP12被关闭，且TN7，TN10， TN11和TN14被打开；但是由于节点S8，S1保持不变，所以节点S7可以通过打开的TN13，TN9来恢复；最后，由于节点S3，S1，S4保持原来的值，节点S2可以通过打开的TP6， TN8，TN4来恢复。

16、当电荷共享翻转(S2，S8)的时候，TP1，TP10，TN13，TN12将被关闭，TN7， TN10，TP11将被打开；TP6，TN8，TN4是一直打开的因为节点S3，S1，S4保持原来的值，所以节点S2将被恢复；然后重新打开TP10并恢复节S8；

17、当电荷共享翻转(S3，S6)的时候，TN15，TN2，TN3，TN6被打开且TP6，TP7 和TP4被关闭；但是由于TN1，TN5，TN12，TN16，TP12一直是开启的，所以这两个节点可以被恢复至原来的状态；

18、当电荷共享翻转(S3，S7)的时候，TN3，TN6被打开，且TP6被关闭；TN11， TN14被打开且TP12被关闭；但是节点S1，S4，S5，S8均保持不变，所以TN5，TN1， TN13，TN9均一致打开，这可以恢复S3和S7；

19、当电荷共享翻转(S3，S8)的时候，TN3，TN6，TP11被打开且TP6，TN13， TN12，被关闭；但是由于晶体管TN5，TN1，TP10一直是打开的，所以这两个节点也是可以被恢复的；

20、当电荷共享翻转(S4，S6)的时候，TN5，TN4，TP7和TP4被关闭且TN2， TP5，TN15被打开；但是，由于晶体管TP4，TP12，TN16，TN12一直打开，所以这两个节点是可以被恢复的；

21、当电荷共享翻转(S4，S7)的时候，TN5，TN4，TP12被关闭且TP5，TN11， TN14被打开；但是，由于TP4一直打开，所以节点S4将被首先恢复；通过打开的TN13 和TN9，节点S7将被恢复到原来的值；

22、当电荷共享翻转(S4，S8)的时候，TN5，TN4，TN13，TN12被关闭且TP5， TP11被打开，但是由于TP4和TP10一直是打开的，所以这两个节点将被恢复。

23、当电荷共享翻转(S2，Q)的时候，TP1和TP10被关闭并且打开TN7和TN10； S1，S3，S4节点保持原来的值，所以TP6，TN8，TN4是打开的，这可以快速的恢复节点S2；节点Q的翻转将由导通的TP13～TP15所恢复；

24、当电荷共享翻转(S3，Q)的时候，TN3，TN6被打开且TP6被关闭；但是节点 S4和S5将保持它们原来的值，这将打开TN5和TN1；然后，S3将被快速的恢复；节点 Q的翻转将由导通的TP13～TP15所恢复；

25、当电荷共享翻转(S4，Q)的时候，TN5，TN4被关闭且TP5被打开。但是由于 TP4是打开的，所以该节点也可以被快速的恢复；节点Q的翻转将由导通的TP13～TP15 所恢复；

26、当电荷共享翻转(S6，Q)的时候，TP7和TP4被关闭并且打开TN15和TN2； S7，S5，S8节点保持原来的值，所以TP12，TN16，TN12是打开的，这可以快速的恢复节点S6；节点Q的翻转将由导通的TP13～TP15所恢复；

27、当电荷共享翻转(S7，Q)的时候，TN11，TN14被打开且TP12被关闭；但是节点S1和S8将保持它们原来的值，这将打开TN13和TN9；然后，S7将被快速的恢复；节点Q的翻转将由导通的TP13～TP15所恢复；

28、当电荷共享翻转(S8，Q)的时候，TN13，TN12被关闭且TP11被打开。但是由于TP10是打开的，所以该节点也可以被快速的恢复；节点Q的翻转将由导通的 TP13～TP15所恢复。

本发明带来的有益效果是，本发明构造了一种新的抗电荷共享的D锁存器，能够实现对双节点翻转的容错，同时兼具延迟少、结构简单，且由于所用器件少、体积更小、从而降低整个锁存器的功耗及拥有较低的硬件开销。

在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。

本发明可为当芯片工作在太空环境中时MOS器件的工作提供实时的保护，主要适用于中低频电路中。

本发明采用较多PMOS管来构造，可以保证该电路使用较低的工作功耗来操作，保证在中低频电路中消耗较低的功耗。

附图说明

图1为本发明所述的面向中低频电路应用的数字D锁存器的原理示意图；

图2为本发明所述的面向中低频电路应用的数字D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的面向中低频电路应用的数字D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK 的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极、晶体管TN9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极、晶体管TP10的栅极和晶体管TN10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN4的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极和晶体管TP6的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TN1的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TN2的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15 的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

本实施方式将晶体管TP3的栅极、晶体管TN1的栅极和节点S5相连接，将晶体管TP4的栅极、晶体管TN2的栅极和节点S6相连接，将晶体管TP9的栅极、晶体管TN9 的栅极和节点S1相连接，将晶体管TP10的栅极、晶体管TN10的栅极和节点S2相连接，这种连接方式可以将面积最小化，因为在版图上一般采取就近连接的方式来降低版图面积；同时，这种连接方式还可以同时提高对节点S3、S4、S7、S8的抗翻转的能力，如当节点S3和S6节点同时翻转后，这两个节点可以通过各自的子反馈环来恢复，因此，可以容错很高的翻转电荷；另外，这种连接方式还可以将MOS管TP3、TP4、TP9、TP10 的尺寸最小化，使得容错能力与管的尺寸无关。但是，缺点是增加了翻转恢复时间，因为这种类似反相器的连接方式在一个节点翻转时，可以同时控制更多的晶体管开或者关，因此，增加了额外的时间来恢复这些管子，导致轰击节点的恢复时间将会增加，从而影响系统的工作频率，因此，本发明主要适用于中低频电路，在中低频电路中应用的比较多。

本发明采用较多PMOS管来构造，可以保证该电路使用较低的工作功耗来操作，保证在中低频电路中消耗较低的功耗。

本实施方式所述的一种新的抗电荷共享的D锁存器，能够实现对双节点翻转的容错，相比于现存的锁存器，本发明共有40个晶体管，结构简单、由于，所用器件少、体积更小、从而降低整个锁存器的功耗及拥有较低的硬件开销。

本发明所述的面向中低频电路应用的数字D锁存器的电路结构对称，可以使得版图对称，面积更小。

在本发明中，输入端的信号只通过一个传输门就可以传输到输出端口(即：锁存器导通状态，锁存器的输入端D与输出端Q通过晶体管TP20和晶体管TN20构成的传输门直接连接)，因此，其延迟也将减少，传输时间更短。

进一步的，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

更进一步的，虽然本发明节点共有9个，分别为S1、S2、S3、S4、S5、S6、S7、S8 及Q，但是根据锁存的值，其敏感节点将是7个，具体为：

当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，根据辐射翻转机制，节点S1和S5只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S1和S5 翻转，故锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；由于该电路的对称性，所有敏感节点对称；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，根据辐射翻转机制，节点S2和S6只能收集正电荷并产生正脉冲电压，该正脉冲电压并不能使节点S2和S6 翻转，故锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。由于该电路的对称性，所有敏感节点对称；

更进一步的，所述的面向中低频电路应用的数字D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

锁存器处于传输模式，且当D＝1，Q＝1时，由于晶体管TP20和晶体管TN20均是打开的，此时，TP15和TN17是关闭的，TP16～TP19是打开的，S1＝S4＝S5＝S8＝1；S2 ＝S3＝S6＝S7＝0，所以TN1，TN4，TN5，TN8，TN9，TN12，TN13，TN16，TP1，TP4， TP6，TP7，TP10，和TP12～TP14也是打开的，剩余其它晶体管是关闭的，此时，反馈锁存环将被成功地建立起来。

锁存器处于传输模式，且当D＝0，Q＝0时，由于晶体管TP20和晶体管TN20均是打开的，此时，S1＝S4＝S5＝S8＝0；此时，TP16～TP19打开；由于，CLK＝0，同时S2＝ S3＝S6＝S7＝1，所以TN2，TN3，TN6，TN7，TN10，TN11，TN14，TN15，TP2，TP3， TP5，TP8，TP9，TP11，TN18，和TN19是打开的，剩余的晶体管处于关闭的状态。因此，当D＝0时候，反馈环也能正确的建立。

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时Q＝0。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2中显示了本发明所述的面向中低频电路应用的数字D锁存器的仿真图，通过该仿真图，可以看出构造的面向中低频电路应用的数字D锁存器的时序功能和容错功能是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.面向中低频电路应用的数字D锁存器，其特征在于，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极、晶体管TN9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极、晶体管TP10的栅极和晶体管TN10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN4的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极和晶体管TP6的栅极连接后，作为节点S3；

晶体管TP3的栅极、晶体管TN1的栅极、晶体管TP7的漏极、晶体管TP11的源极、晶体管TP8的栅极、晶体管TN16的栅极和晶体管TP19的漏极连接后，作为节点S5；

晶体管TN5的源极与晶体管TN1的漏极连接，晶体管TN1的源极接电源地；

晶体管TN12的栅极、晶体管TN14的漏极、晶体管TP10的漏极、晶体管TN13的栅极、晶体管TP11的栅极和晶体管TP18的漏极连接后，作为节点S8；

晶体管TP4的栅极、晶体管TN2的栅极、晶体管TP7的栅极、晶体管TP8的漏极、晶体管TP12的源极和晶体管TN15的栅极连接后，作为节点S6；

晶体管TN6的源极与晶体管TN2的漏极连接，晶体管TN2的源极接电源地；晶体管TP6的漏极与晶体管TN8的漏极连接，晶体管TN8的源极与晶体管TN4的漏极连接，晶体管TN4的源极接电源地；

晶体管TP11的漏极与晶体管TN15的漏极连接，晶体管TN15的源极与晶体管TN11的漏极连接，晶体管TN11的源极接电源地；

晶体管TN11的栅极、晶体管TP9的漏极、晶体管TN13的漏极、晶体管TP12的栅极和晶体管TN14的栅极连接后，作为节点S7；

晶体管TN13的源极与晶体管TN9的漏极连接，晶体管TN9的源极接电源地；

晶体管TN14的源极与晶体管TN10的漏极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TN16的漏极连接，晶体管TN16的源极与晶体管TN12的漏极连接，晶体管TN12的源极接电源地；

晶体管TP13的栅极和晶体管TN19的栅极均作为节点S3；

晶体管TP14的栅极和晶体管TN18的栅极均作为节点S7；

晶体管TP13的漏极与晶体管TP14的源极连接，晶体管TP14的漏极与晶体管TP15的源极连接；

晶体管TN17的源极与晶体管TN18的漏极连接，晶体管TN18的源极与晶体管TN19的漏极连接，晶体管TN19的源极接电源地。

2.根据权利要求1所述的面向中低频电路应用的数字D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器导通；时钟信号CLK为高电平“1”时，锁存器锁存。

3.根据权利要求1所述的面向中低频电路应用的数字D锁存器，其特征在于，

当时钟信号CLK为高电平“1”，且锁存器锁存高电平“1”时，锁存器的敏感节点为S2、S3、S4、S6、S7、S8和Q；

当时钟信号CLK为高电平“1”，且锁存器锁存低电平“0”时，锁存器的敏感节点为S1、S3、S4、S5、S7、S8及Q。

4.根据权利要求1所述的面向中低频电路应用的数字D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的面向中低频电路应用的数字D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：当CLK＝0时，CLKN＝1，锁存器处于传输模式，由于晶体管TP20和晶体管TN20均是打开的，故，当D＝0时，Q＝0；当D＝1时，Q＝1；

情况二：当CLK＝1时，CLKN＝0，锁存器处于保存模式，由于晶体管TP20和晶体管TN20均是关闭的，故，Q的输出被锁存，与D的值无关；

其中，

当S3＝S7＝0，晶体管TP13至TP15均是打开的，Q将被连接到供电电源正极，此时Q＝1；

当S3＝S7＝1，晶体管TN17至TN19均是打开的，Q将被连接到电源地，此时Q＝0。

6.根据权利要求4所述的面向中低频电路应用的数字D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当锁存器锁存低电平“0”时，其敏感节点为S1、S3、S4、S5、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S2、S6以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当锁存器锁存高电平“1”时，其敏感节点为S2、S3、S4、S6、S7、S8和Q，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点S1、S5以及其它未翻转的节点可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

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