CN115967393A - 一种可容忍三节点翻转的锁存器 - Google Patents

Abstract

本发明属于半导体和集成电路技术领域，具体为一种可容忍三节点翻转的锁存器；本发明分别通过两个钟控双输入反相模块和一个钟控输入分离反相器来屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的，可针对性应用于对可靠性要求较高的各个应用领域。本发明相对于现有技术的有益效果在于：通过两个钟控双输入反相模块构建高可靠性数据存储反馈环并且保证在锁存时期只有一个反馈环工作，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。

Description

一种可容忍三节点翻转的锁存器

技术领域

本发明属于集成电路抗多节点翻转加固容错设计技术领域，具体涉及一种可容忍三节点翻转的锁存器。

背景技术

随着集成电路制造工艺的不断发展，晶体管特征尺寸和工作电压不断减小，在提升了超大规模集成电路电路性能的同时，电路功耗也随之降低。然而，由于电路节点的关键电荷随着工艺的进步不断减小，电路越发容易受到辐射环境中的重离子、α粒子、中子和质子等粒子的影响而造成瞬态故障，并产生软错误。软错误是由集成电路瞬态故障造成的暂时性错误，而集成电路瞬态故障主要是由辐射环境中各种粒子撞击导致。在强辐射环境中，在电荷共享机制下，粒子撞击电路节点所诱发的多节点翻转是一种典型的软错误。相比于单粒子翻转和双节点翻转而言，多节点翻转导致的集成电路失效概率更大。在大规模的集成电路与系统中，锁存器这一种基本的时序元件被广泛应用。统计数据显示，在纳米尺度CMOS工艺下，技术小型化对集成电路在辐射环境下诱发的错误敏感性产生了不利影响，尤其在强辐射环境中，多节点翻转已经成为影响锁存器电路可靠性设计的主要问题。当锁存器电路长时间工作于高能粒子和宇宙射线大量存在的强辐射环境中，仅进行单粒子翻转加固设计是不够充分的，必须要对其进行多节点翻转加固设计。锁存器的多节点翻转加固设计，对于提高集成电路的可靠性具有重要的意义。

目前针对锁存器的抗多节点翻转加固设计主要存在以下几个问题：一是存在脆弱的节点，当该节点发生翻转时，锁存器输出端将保持为错误的逻辑值，不能实现对双节点翻转的完全容忍；二是虽然能够实现对双节点翻转的完全容忍，但是存在脆弱的节点序列，当该节点序列中的三个节点均发生翻转，在锁存器输出端将保持为错误的逻辑值，不能有效容忍三节点翻转；三是容忍三节点翻转的锁存器的面积和功耗等开销较大。

发明内容

为了克服现有抗多节点翻转加固锁存器结构存在的不足，本发明提供一种能够容忍三节点翻转的锁存器电路设计方案，通过使用一组钟控双输入反相模块和一组钟控反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用一个钟控输入分离反相器屏蔽存储模块中产生的节点翻转，从而达到容忍三节点翻转的目的。同时，使用较少数目的晶体管降低锁存器开销，针对性应用于对可靠性要求较高的高速电路。

本发明是通过以下技术方案实现的：

一种可容忍三节点翻转的锁存器，包括：三个MOS传输门、两个钟控MOS传输管、一组钟控双输入反相模块、两个钟控反相器和一个钟控输入分离反相器。

其中，所述三个传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3；所述两个钟控MOS传输管分别为：第一PMOS管(MP1)和第一NMOS管(MN1)；

所述一组钟控双输入反相模块分别为：第一钟控双输入反相模块(CG-DI-INV-I)和第二钟控双输入反相模块(CG-DI-INV-II)。

所述第一传输门TG1的信号输入端和所述第二传输门TG2的信号输入端相连接，连接点作为所述锁存器的数据输入端；所述第三传输门(TG3)的信号输入端与所述第一PMOS传输管(MP1)的源极和第一NMOS传输管(MN1)的漏极相连接，连接点作为所述锁存器的反相数据输入端。

所述第一传输门(TG1)的信号输出端分别与所述第一钟控双输入反相模块(CG-DI-INV-I)的第一信号输入端、第二钟控双输入反相模块(CG-DI-INV-II)的第一信号输入端以及第一钟控反相器(CGINV1)的输出端、第二钟控反相器(CGINV0)的输出端相连接；所述第二传输门(TG2)的信号输出端作为所述锁存器的数据输出端；所述第三传输门(TG3)的信号输出端分别与所述第一钟控双输入反相模块(CG-DI-INV-I)的第二信号输入端以及第二钟控双输入反相模块(CG-DI-INV-II)的第二信号输入端相连接。

所述第一钟控反相器(CGINV1)的信号输入端与所述钟控输入分离反相器(CGIINV)的第一信号输入端相连接；所述第二钟控反相器(CGINV0)的信号输入端与所述钟控输入分离反相器(CGIINV)的第二信号输入端相连接；

所述钟控输入分离反相器(CGIINV)的信号输出端作为所述锁存器的数据输出端。

本发明相对于现有技术的有益效果在于：

（1）通过使用一组钟控双输入反相模块和一组钟控反相器构建高可靠性数据存储反馈环实现数据的高可靠存储，使用钟控输入分离反相器屏蔽存储模块中产生的节点翻转，保证在锁存时期只有一个反馈环工作，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。

 (2)非冗余；通过使用时钟门控技术减少电流竞争降低功耗开销，使用较少数目的晶体管进行构建，降低面积开销。

附图说明

图1 实施例1提供的一种三节点翻转容忍的锁存器电路原理图。

图2 钟控双输入反相模块的电路原理图。

图3钟控反相器的电路原理图。

图4钟控反相器的符号表示图。

图5钟控输入分离反相器的电路原理图。

图6钟控输入分离反相器电路的符号表示图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

实施例1：

一种可容忍三节点翻转的锁存器，包括：三个MOS传输门、两个钟控MOS传输管、一组钟控双输入反相模块、两个钟控反相器和一个钟控输入分离反相器。

每个传输门包括信号输入端、信号输出端和时钟信号输入端和反相时钟信号输入端。

第一钟控双输入反相模块包括第一信号输入端、第二信号输入端、时钟信号输入端和信号输出端；第二钟控双输入反相模块包括第一信号输入端、第二信号输入端、反相时钟信号输入端和信号输出端；

每个钟控反相器包括信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端。

钟控输入分离反相器包括第一信号输入端、第二信号输入端、时钟信号输入端、反相时钟信号输入端和信号输出端。

如图1所示，其中，三个MOS传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3；两个钟控MOS传输管分别为：第一PMOS传输管MP1和第一NMOS传输管MN1；一组钟控双输入反相模块为第一钟控双输入反相模块CG-DI-INV-I和第二钟控双输入反相模块CG-DI-INV-II；两个钟控反相器分别为：第一钟控反相器CGINV1和第二钟控反相器CGINV0；钟控输入分离反相器为CGIINV。

第一传输门TG1的信号输入端和第二传输门TG2的信号输入端相连接，连接点作为锁存器的数据输入端即D端；第三传输门TG3的信号输入端与第一PMOS传输管MP1的源极和第一NMOS传输管MN1的漏极相连接，连接点作为锁存器的反相数据输入端即DB端。

第一传输门TG1的信号输出端X0分别与第一钟控双输入反相模块CG-DI-INV-I的第一信号输入端、第二钟控双输入反相模块CG-DI-INV-II的第二信号输入端以及第一钟控反相器CGINV1的输出端、第二钟控反相器CGINV0的输出端相连接；第二传输门TG2的信号输出端作为锁存器的数据输出端即Q端；第三传输门TG3的信号输出端X1分别与第一钟控双输入反相模块CG-DI-INV-I的第二信号输入端以及第二钟控双输入反相模块CG-DI-INV-II的第一信号输入端相连接；

第一PMOS传输管MP1的时钟输入端为CK；第一NMOS传输管MN1的反相时钟输入端为CKB;

第一钟控双输入反相模块CG-DI-INV-I的时钟输入端为CK；第二钟控双输入反相模块CG-DI-INV-II的反相时钟输入端为CKB；

第一钟控反相器CGINV1的信号输入端N1与钟控输入分离反相器的第一信号输入端相连接；第二钟控反相器CGINV0的信号输入端N0与钟控输入分离反相器CGIINV的第二信号输入端相连接；两个钟控反相器CGINV1、CGINV0的时钟输入端为CK，反相时钟输入端为CKB。

钟控输入分离反相器CGIINV的时钟输入端为CK，反相时钟输入端为CKB；钟控输入分离反相器CGIINV的信号输出端作为锁存器的数据输出端Q。

一组钟控双输入反相模块的具体电路结构如下：

如图2所示，一组钟控双输入反相模块由第一钟控双输入反相模块CG-DI-INV-I和第二钟控双输入反相模块CG-DI-INV-II组成；其中，第一钟控双输入反相模块CG-DI-INV-I由三个PMOS管和一个NMOS管组成；其中，三个PMOS管分别为第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，一个NMOS管为第二NMOS管MN2；

第二PMOS管MP2的栅极作为第一钟控双输入反相模块CG-DI-INV-I的第一信号输入端；第三PMOS管MP3的栅极与第二NMOS管MN2的栅极相连接，连接点为锁存器的时钟信号CK；第四PMOS管MP4的栅极作为第一钟控双输入反相模块CG-DI-INV-I的第二信号输入端；第二PMOS管MP2的漏极与第三PMOS管MP3的源极相连接；第四PMOS管MP4的漏极与第二MOS管MN2的漏极相连接；第三PMOS管MP3的漏极和第四PMOS管MP4的源极相连接，连接点为第一钟控双输入反相模块CG-DI-INV-I的信号输出端；

第二PMOS管MP2的源极、第二PMOS管MP2的衬底、第三PMOS管MP3的衬底、第四PMOS管MP4的衬底均连接电源；第二NMOS管MN2的衬底、第二NMOS管MN2的源极均接地。

第二钟控双输入反相模块CG-DI-INV-II由一个PMOS管和三个NMOS管组成；其中，一个PMOS管为第五PMOS管MP5；三个NMOS管分别为第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5；

第三NMOS管MN3的栅极作为第二钟控双输入反相模块CG-DI-INV-II的第二信号输入端；第五PMOS管MP5的栅极与第四NMOS管MN4的栅极相连接，连接点为锁存器的反相时钟信号CKB；第五NMOS管MN5的栅极作为第二钟控双输入反相模块CG-DI-INV-II的第一信号输入端；第五PMOS管MP5的漏极与第三NMOS管MN3的漏极相连接；第四NMOS管MN4的源极与第五MOS管MN5的漏极相连接；第三NMOS管MN3的源极和第四NMOS管MN4的漏极相连接，连接点为第二钟控双输入反相模块CG-DI-INV- II的信号输出端；

第五PMOS管MP5的衬底、第五PMOS管MP5的源极均连接电源；第三NMOS管MN3的衬底、第四NMOS管MN4的衬底、第五NMOS管MN5的衬底、第五NMOS管MN5的源极均接地。

表1第一钟控双输入反相模块的真值表

上述表1是第一钟控双输入反相模块的真值表。由该表可知，当时钟信号CK为0时，若第一输入端X0为0，信号输出端N1将输出与第一输入端相反的逻辑值，此时第一钟控双输入反相模块表现为第一输入端的反相器；当时钟信号CK为0时，若第一输入端X0为1，信号输出端N1进入保持状态，输出先前状态下的逻辑值。当时钟信号CK为1时，若第二输入端X1为0，信号输出端N1将输出与第二输入端相同的逻辑值，由于此时锁存器处于透明期，即第二输入端与第一输入端反相，故信号输出端N1将输出与第一输入端相反的逻辑值，此时第一钟控双输入反相模块表现为第一输入端的反相器；当时钟信号CK为1时，若第二输入端X1为1，信号输出端N1进入保持状态，输出先前状态下的逻辑值。

由此可见，第一钟控双输入反相模块可以用来屏蔽X0、X1节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端N1。

表2第二钟控双输入反相模块的真值表

上述表2是第二钟控双输入反相模块的真值表。由该表可知，当反相时钟信号CKB为1时，若第一输入端X0为1，信号输出端N0将输出与第一输入端相反的逻辑值，此时第一钟控双输入反相模块表现为第一输入端的反相器；当反相时钟信号CKB为0时，若第一输入端X0为0，信号输出端Out进入保持状态，输出先前状态下的逻辑值。当反相时钟信号CKB为0时，若第二输入端X1为1，信号输出端N0将输出与第二输入端相同的逻辑值，由于此时锁存器处于透明期，即第二输入端与第一输入端反相，故信号输出端N0将输出与第一输入端相反的逻辑值，此时第一钟控双输入反相模块表现为第一输入端的反相器；当反相时钟信号CKB为0时，若第二输入端X1为0，信号输出端N0进入保持状态，输出先前状态下的逻辑值。

由此可见，第二钟控双输入反相模块可以用来屏蔽X0、X1节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端N0。

钟控输入分离反相器的具体结构如下：

钟控输入分离反相器由两个PMOS管和两个NMOS管组成；其中，两个PMOS管分别为第六PMOS管MP6、第七PMOS管MP7，两个NMOS管分别为第六NMOS管MN6、第七NMOS管MN7组成；

其中，第六PMOS管MP6的栅极与第一钟控双输入反相模块CG-DI-INV-I的信号输出端相连接，连接点为第一钟控反相器CGINV1的信号输入端N1；第七PMOS管MP7的栅极与所述锁存器的时钟CK相连接；第七NMOS管MN7的栅极与第二钟控双输入反相模块CG-DI-INV-II的信号输出端相连接，连接点为第二钟控反相器CGINV0的信号输入端N0；第六NMOS管MN6的栅极与锁存器的反相时钟CKB相连接。

第六PMOS管MP6的漏极与第七PMOS管MP7的源极相连接；第七PMOS管MP7的漏极与第六NMOS管MN6的漏极相连接，连接点为锁存器的数据输出端；第六NMOS管MN6的源极与第七NMOS管MN7的漏极相连接；第六PMOS管MP6的源极、第六PMOS管MP6的衬底、第七PMOS管MP7的衬底均连接电源；第六NMOS管MN6的衬底、第六NMOS管MN6的衬底、第七NMOS管MN7的源极均接地。

表3钟控输入分离反相器的真值表

上述表3是钟控输入分离反相器的真值表。当所有信号输入端的逻辑值相同时，钟控输入分离反相器的输出端Out输出与输入相反的逻辑值，此时钟控输入分离反相器表现为反相器；由于IN1只连接到PMOS管的漏(源)极，受到高能粒子轰击后，只能从“0”翻转为“1”，不能从“l”翻转为“0"。同理，IN0只能从“1”翻转为“0”。因此，不存在第一信号输入端IN1和第二信号输入端IN0分别为0和1的情况。当第一信号输入端IN1和第二信号输入端IN0分别为1和0状态时，信号输出端Out进入保持状态，输出先前状态下的逻辑值。由此可见，钟控输入分离反相器同样可以用来屏蔽节点的逻辑值翻转，避免输入端翻转的逻辑值传播至输出端Out。

下面首先对本实施例所提供的锁存器在未发生任何节点翻转时的工作原理进行说明，具体的工作原理如下：

当CK为高电平、CKB为低电平时，该锁存器处于透明模式。此时，第一传输门TG1导通、第二传输门TG2、第三传输门TG3、第一PMOS传输管MP1、第一NMOS传输管MN1导通；锁存器的数据输入端D端口输入的数据通过传输门TG1、TG2分别到达X0、Q信号节点；锁存器的反相数据输入端DB端口输入的数据通过传输门TG3、第一PMOS传输管MP1、第一NMOS传输管MN1分别达到X1、N1、N0信号节点。由于使用了第二传输门TG2，锁存器的Tdq延时很小。注意到，在透明模式下，由于使用了钟控技术，MP3、MN4、CGINV1、CGINV0、MP7、MN6关断，两个钟控双输入反相模块的信号输出端即N1、N0信号节点的数据不会反馈到X0。因此，能够避免透明模式下生成数据存储反馈环从而减少电流竞争用以有效减少电路功耗。

当CK为低电平、CKB为高电平时，该锁存器处于锁存模式。此时，第一传输门TG1导通、第二传输门TG2、第三传输门TG3、第一PMOS传输管MP1、第一NMOS传输管MN1关断；故X0、X1、N1、N0信号节点保存的是锁存器工作在透明模式下的X0、X1、N1、N0信号节点的数据，X0信号节点是第一钟控双输入反相模块、第二钟控双输入反相模块的第一信号输入端；X1信号节点是第一钟控双输入反相模块、第二钟控双输入反相模块的第二信号输入端；由于使用了钟控技术，在锁存时期MP3、MN4、CGINV1、CGINV0、MP7、MN6导通；由于X0和X1保存的数据反相，第一钟控双输入反向模块和第二钟控双输入反相模块只有一个工作，因此锁存器中只形成一个工作的反馈环。同时，N1、N0保存的数据都为反相数据DB,N1、N0保存的数据经过输入分离反相器CGIINV输出Q，由此所述锁存器的输出端Q保存了数据D，实现数据的有效存储。此外，由于使用的晶体管数目较少，面积开销较低。

接下来讨论本实施例提供的锁存器工作在锁存模式下的容错机制。需要说明的是，由于N1只连接到PMOS管的漏(源)极，受到高能粒子轰击后，只能从“0”翻转为“1”，不能从“l”翻转为“0"。同理，N0只能从“1”翻转为“0”。因此，当锁存器存储1时，X0、X1和N1为敏感节点；同理，当锁存器存储0时，X0、X1和N0为敏感节点。本发明在讨论容错机制时均以存储0为例，即在未发生任何错误的情况下，X1=N1=N0=1并且Q＝X0=0，X0、X1和N0为敏感节点。

经分析可知，单节点翻转的情形共有三种，即{X0}、{X1}、{N0}。上述三种情形都不会造成钟控输入分离反相器的两个输入全部发生翻转，因此钟控输入分离反相器仍输出正确的值，故该锁存器能够容忍三节点翻转。下面对本发明所提出的锁存器在发生单个节点翻转时的容错原理进行说明。

针对第一种情形，即{X0}发生翻转。由于X0暂时从0翻转到1，MP2将关断；MN5将导通；因此N1将保持1，而N0将暂时翻转到0（弱0）。因此，MP6和MN7都是关断的，Q将保持0。由于N1=1不受影响，X0和N1之间存在的反馈环使X0恢复到逻辑0。如上所述，X0可以自恢复，锁存器的输出端Q可以保持逻辑0。故该锁存器容忍{X0}翻转。

针对第二种情形，即{X1}发生翻转。由于X1从1翻转到0，MN3将关断，MP4将导通。N0将保持先前的逻辑1，虽然N1的电压将因电荷泄漏而略有下降，但它不会影响锁存器的输出端Q的逻辑0，故该锁存器容忍{X1}翻转。

针对第三种情形，即{N0}发生翻转。在这种情况下，节点N0翻转为逻辑0，节点N1仍然保持逻辑1；MP6和MN7都是关断的，因此输出级处于高阻抗状态，锁存器的输出端Q将保持先前的逻辑0，故该锁存器容忍{N0}翻转。

由上述论证可知，本发明提供的锁存器能够完全容忍单节点翻转。

经分析可知，双节点翻转的情形共有两类：第一类不会影响钟控输入分离反相器的两个输入的逻辑值，即{X0、X1}；第二类会影响钟控输入分离反相器输入的逻辑值，如{X0、N0}和{X1、N0}；但上述两类都不会造成钟控输入分离反相器的两个输入全部发生翻转，因此钟控输入分离反相器仍输出正确的值，故该锁存器能够容忍双节点翻转。下面对本发明所提出的锁存器在发生两个节点同时翻转时的容错原理进行说明。

针对第一类情形，即{X0、X1}发生翻转。虽然X0翻转为1，但是由于存在X0-N1反馈回路，所以节点X0将自恢复为逻辑0；同时，尽管X1翻转到0，但节点X1的翻转不会改变N0和N1的逻辑。显然，在这种情况下，存储模块始终可以保留正确的值。因此，错误将不会传播到输出，锁存器的输出端Q的逻辑不会翻转，故该锁存器容忍{X0、X1}翻转。

针对第二类情形，先讨论{X0、N0}发生翻转的情况：虽然X0翻转到1，但由于X0-N1反馈环的存在，节点X0将自恢复为逻辑0。由于N0翻转到0，而N1保持1，MP6和MN7都是关断的，因此输出级变成了高阻抗状态。也就是说，输出Q仍然保持逻辑0，故该锁存器容忍{X0、N0}翻转；再讨论{X1、N0}发生翻转的情况：虽然X1翻转到0，但节点X1不会改变下一级电路的逻辑状态。且节点N0翻转为逻辑0，节点N1保持逻辑1。由此MP6和MN7都关断，输出级Q保持逻辑0，故该锁存器容忍{X1、N0}翻转。

由上述论证可知，本发明提供的锁存器能够完全容忍双节点翻转。

经分析可知，三节点翻转的情形只有一种，即{X0、X1、N0}。虽然X0翻转到1，但由于X0-N1反馈环的存在，节点X0将自恢复为逻辑0。虽然X1翻转到0，但节点X1不会改变下一级电路的逻辑状态；并且N1仍然保持正确的逻辑1，N0从逻辑1翻转为逻辑0，因此输出级变成高阻抗状态。锁存器的输出端Q的逻辑不会翻转，故该锁存器容忍{X0、X1、N0}翻转。

由上述论证可知，本发明提供的锁存器能够完全容忍不包含Q的三节点翻转。

同样，对于D=1，其中X0、X1和N1是敏感节点，也可以证明所述的锁存器可以容忍单节点翻转、双节点翻转和三节点翻转。

综上所述，本发明提供了一种能够完全容忍三节点翻转的锁存器电路设计方案，由此提高了锁存器电路的可靠性。经过分析验证，该锁存器不但能够容忍三节点翻转，而且也能够容忍双节点翻转和单节点翻转。另一方面，由于使用了较少数目的晶体管和时钟门控技术，降低了锁存器的面积开销和功耗开销。该发明适用于高可靠性的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的需求领域。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种可容忍三节点翻转的锁存器，其特征在于，其包括三个MOS传输门、两个钟控MOS传输管、一组钟控双输入反相模块、两个钟控反相器和一个钟控输入分离反相器；其中：

所述三个传输门分别为具有相同时钟的：第一传输门(TG1)、第二传输门(TG2)、第三传输门(TG3)；所述两个钟控MOS传输管分别为：第一PMOS管(MP1)和第一NMOS管(MN1)；所述一组钟控双输入反相模块为第一钟控双输入反相模块(CG-DI-INV-I)和第二钟控双输入反相模块(CG-DI-INV-II)；所述两个钟控反相器分别为：第一钟控反相器(CGINV1)和第二钟控反相器(CGINV0)；所述钟控输入分离反相器为CGIINV；

所述第一传输门(TG1)的信号输入端与所述第二传输门(TG2)的信号输入端相连接，连接点作为所述锁存器的数据输入端；所述第三传输门(TG3)的信号输入端与所述第一PMOS传输管(MP1)的源极和第一NMOS传输管(MN1)的漏极相连接，连接点作为所述锁存器的反相数据输入端；

所述第一传输门(TG1)的信号输出端分别与所述第一钟控双输入反相模块(CG-DI-INV-I)的第一信号输入端、第二钟控双输入反相模块(CG-DI-INV-II)的第一信号输入端以及第一钟控反相器(CGINV1)的输出端、第二钟控反相器(CGINV0)的输出端相连接；所述第二传输门(TG2)的信号输出端作为所述锁存器的数据输出端；所述第三传输门(TG3)的信号输出端分别与所述第一钟控双输入反相模块(CG-DI-INV-I)的第二信号输入端以及第二钟控双输入反相模块(CG-DI-INV-II)的第二信号输入端相连接；

所述第一钟控反相器(CGINV1)的信号输入端与所述钟控输入分离反相器(CGIINV)的第一信号输入端相连接；所述第二钟控反相器(CGINV0)的信号输入端与所述钟控输入分离反相器(CGIINV)的第二信号输入端相连接；

所述钟控输入分离反相器(CGIINV)的信号输出端作为所述锁存器的数据输出端。

2.根据权利要求1所述的可容忍三节点翻转的锁存器，其特征在于：所述第一钟控双输入反相模块(CG-DI-INV-I)由三个PMOS管和一个NMOS管组成；其中，三个PMOS管分别为第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，一个NMOS管为第二NMOS管(MN2)；

第二PMOS管(MP2)的栅极作为第一钟控双输入反相模块(CG-DI-INV-I)的第一信号输入端；第三PMOS管(MP3)的栅极与第二NMOS管(MN2)的栅极相连接，连接点为所述锁存器的时钟信号CK；第四PMOS管(MP4)的栅极作为第一钟控双输入反相模块(CG-DI-INV-I)的第二信号输入端；第二PMOS管(MP2)的漏极与第三PMOS管(MP3)的源极相连接；第四PMOS管(MP4)的漏极与第二MOS管(MN2)的漏极相连接；第三PMOS管(MP3)的漏极和第四PMOS管(MP4)的源极相连接，连接点为第一钟控双输入反相模块(CG-DI-INV-I)的信号输出端；

第二PMOS管(MP2)的源极、第二PMOS管(MP2)的衬底、第三PMOS管(MP3)的衬底、第四PMOS管(MP4)的衬底均连接电源；第二NMOS管(MN2)的衬底、第二NMOS管(MN2)的源极均接地。

3.根据权利要求1所述的可容忍三节点翻转的锁存器，其特征在于：所述第二钟控双输入反相模块(CG-DI-INV-II)由一个PMOS管和三个NMOS管组成；其中，一个PMOS管为第五PMOS管(MP5)；三个NMOS管分别为第三NMOS管(MN3)、第四NMOS管(MN4)和第五NMOS管(MN5)；

第三NMOS管(MN3)的栅极作为第二钟控双输入反相模块(CG-DI-INV-II)的第二信号输入端；第五PMOS管(MP5)的栅极与第四NMOS管(MN4)的栅极相连接，连接点为所述锁存器的反相时钟信号CKB；第五NMOS管(MN5)的栅极作为第二钟控双输入反相模块(CG-DI-INV-II)的第一信号输入端；第五PMOS管(MP5)的漏极与第三NMOS管(MN3)的漏极相连接；第四NMOS管(MN4)的源极与第五MOS管(MN5)的漏极相连接；第三NMOS管(MN3)的源极和第四NMOS管(MN4)的漏极相连接，连接点为第二钟控双输入反相模块(CG-DI-INV-II)的信号输出端；

第五PMOS管(MP5)的衬底、第五PMOS管(MP5)的源极均连接电源；第三NMOS管(MN3)的衬底、第四NMOS管(MN4)的衬底、第五NMOS管(MN5)的衬底、第五NMOS管(MN5)的源极均接地。

4.根据权利要求1所述的可容忍三节点翻转的锁存器，其特征在于：所述钟控输入分离反相器由两个PMOS管和两个NMOS管组成；其中，两个PMOS管分别为第六PMOS管(MP6)、第七PMOS管(MP7)，两个NMOS管分别为第六NMOS管(MN6)、第七NMOS管(MN7)组成；

其中，第六PMOS管(MP6)的栅极与第一钟控双输入反相模块(CG-DI-INV-I)的信号输出端相连接，连接点为第一钟控反相器(CGINV1)的信号输入端；第七PMOS管(MP7)的栅极与所述锁存器的时钟CK相连接；第七NMOS管(MN7)的栅极与第二钟控双输入反相模块(CG-DI-INV-II)的信号输出端相连接，连接点为第二钟控反相器(CGINV0)的信号输入端；第六NMOS管(MN6)的栅极与所述锁存器的反相时钟CKB相连接；

第六PMOS管(MP6)的漏极与第七PMOS管(MP7)的源极相连接；第七PMOS管(MP7)的漏极与第六NMOS管(MN6)的漏极相连接，连接点为所述锁存器的数据输出端；第六NMOS管(MN6)的源极与第七NMOS管(MN7)的漏极相连接；第六PMOS管(MP6)的源极、第六PMOS管(MP6)的衬底、第七PMOS管(MP7)的衬底均连接电源；第六NMOS管(MN6)的衬底、第六NMOS管(MN6)的衬底、第七NMOS管(MN7)的源极均接地。

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