KR102635205B1 - 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀 - Google Patents
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Abstract
본 발명은 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀을 제안한다. 본 발명의 메모리 셀은, 데이터를 저장하는 저장 셀; 상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈; 상기 저장 셀의 출력을 제어하기 위한 클럭킹된 출력 인버터; 입력 데이터의 출력 여부를 제어하는 전송 게이트; 상기 입력 데이터를 반전하여 출력하는 입력 인버터; 및 상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터를 포함한다. 상기 저장 셀은 제1 저장 셀 및 제2 저장 셀로 구성되며, 상기 제1 저장 셀은 교차 결합 인버터 구조에 상기 제2 저장 셀의 노드에 의해 동작이 제어되는 pMOSFET가 적층된 제1 래치 요소를 포함하며, 및 상기 제2 저장 셀은 교차 결합 인버터 구조에 상기 제1 저장 셀의 노드에 의해 동작이 제어되는 nMOSFET가 적층된 제2 래치 요소를 포함한다.
Description
본 발명은 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀에 관한 것이다.
집적 회로(integrated circuit: IC)의 축소(scaling down) 기술이 발전함에 따라, 집적 회로는 공급 전압과 노드 정전용량(node capacitance)이 상당히 감소하였고, 적은 양의 임계 전하(예: 논리 상태를 유지하기 위한 최소 전하)를 필요로 하고 있다. 이로 인하여, 집적 회로는 높은 고도의 가혹한 방사 환경(harsh radiation environment)뿐 아니라, 지상 수준(terrestrial level)의 방사 환경에서도 소프트 에러(soft error)가 발생할 수 있다.
또한, 나노미터(nanometer) 단위의 크기 감소에 따라, 집적 회로는 노드 간의 전하 공유로 인한 다중 노드 업셋(multiple node upset: MNU)이 발생할 가능성이 증가하고 있다. 예를 들어, 싱글 노드 업셋 강화 이중 인터록 셀(single node upset (SNU) hardened dual interlocked cell: DICE)을 이용하여 구현된 40 나노미터 플립-플롭(flip-flops)은 소프트 에러를 완전히 예방할 수 없고, 기존의 플립-플롭(flip-flops)과 비교하여 약 30 %의 예방 효과를 보이고 있다.
이에 따라, 최근에는 이중 노드 업셋(dual node upset: DNU) 및/또는 다중 노드 업셋에 강인한 내방사선 구조의 설계(radiation hardening by design: RHBD)에 대한 관심이 증가하고 있다. 현재 제안되고 있는 이중 노드 업셋 (DNU)에 강인한 디자인은 일반적으로 Muller C-element (MCE), 이중 인터록 셀(DICE), 또는 Schmitt-trigger(ST) 래치 요소를 기반으로 한다.
하지만, 상술한 디자인들은 시스템 레벨의 읽기/쓰기 동작 중 전하 공유, 설계의 복잡성, 및/또는 높은 전력 소모 등의 문제를 가지고 있다. 예를 들어, MCE기반의 메모리 셀은 설계가 간단하나 버스 라인과 메모리의 플로팅 출력 노드 간의 전하 공유로 인하여, 읽는 동안 플로팅 출력 노드의 상태가 변경될 수 있다는 문제를 가지고 있다. 또한, DICE 기반의 메모리 셀은 신규 데이터의 쓰기 동작 시 모든 피드백 루프가 활성화 되므로 많은 전력을 소비 및 긴 쓰기 시간을 가지는 문제를 가지고 있다. 마지막으로, ST 기반의 메모리 셀은 높은 노이즈 마진, 낮은 복잡도, 낮은 전력 손실의 장점을 가지나, 두 개의 피드백 인버터가 레티오 이슈(ratio issue)를 가질 수 있고, 그로 인해 내방사선 성능이 취약하다는 문제를 가지고 있다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 저전력 및/또는 고성능(내방사선 성능 및 복원력)을 가지며, 제조 및/또는 설계가 용이한 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 메모리 셀은, 데이터를 저장하는 저장 셀; 상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈; 상기 저장 셀의 출력을 제어하기 위한 클럭킹된 인버터; 입력 데이터의 출력 여부를 제어하는 전송 게이트; 상기 입력 데이터를 반전하여 출력하는 입력 인버터; 및 상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터를 포함한다. 상기 저장 셀은 제1 저장 셀 및 제2 저장 셀로 구성되며, 상기 제1 저장 셀은 교차 결합 인버터 구조에 상기 제2 저장 셀의 노드에 의해 동작이 제어되는 pMOSFET가 적층된 제1 래치 요소를 포함하며, 상기 제2 저장 셀은 교차 결합 인버터 구조에 상기 제1 저장 셀의 노드에 의해 동작이 제어되는 nMOSFET가 적층된 제2 래치 요소를 포함한다.
본 발명의 적층 구조를 가지는 내방사선 래치(latch) 회로는 교차 결합된 인버터 구조를 가지는 래치에 다른 래치의 노드에 의해 동작이 제어되는 pMOSFET가 적층된 제1 래치 요소; 및 교차 결합 인버터 구조를 가지는 래치에 다른 래치의 노드에 의해 동작이 제어되는 nMOSFET가 적층된 제2 래치 요소를 포함한다.
이상과 같은 본 발명은 비용 절감, 낮은 전력 소모, 및/또는 강화된 내방사선 성능을 제공할 수 있다. 예를 들어, 본 발명은 단순하고 반복적인 구조로 인하여 제조 및/또는 설계가 용이하여 제조 비용을 절감할 수 있다.
또한, 본 발명은 다중 임계 전압을 가지는 트랜지스터를 이용하여 전력 성능을 향상(예: 낮은 전력 소모)시킬 수 있다.
또한, 본 발명은 싱글 이벤트 업셋(SEU)에 인센시티브(insensitive)한 노드의 수를 최대(예: 50%)로 증가시키며, 나머지 노드(센시티브(sensitive) 노드)들 중 일부(예: 50%)에서는 단일 방향의 업셋(포지티브 업셋 또는 네가티브 업셋)만이 발생한다.
따라서, 본 발명은 소프트 에러(예: 싱글 노드 업셋 및/또는 다중 노드 업셋)가 발생한 노드를 복원(또는 회복)할 수 있어, 내 방사선 성능을 향상시킬 수 있다. 이로 인하여, 본 발명은 발생할 수 있는 업셋의 경우의 수를 줄일 수 있고, 사용되는 트랜지스터의 수를 줄일 수 있일 수 있어, 저전력 및 설계의 용이성을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 셀을 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀을 구성하는 래치 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 싱글 노드 업셋 및 듀얼 노드 업셋에 대한 시뮬레이션 결과를 도시한 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 메모리 셀의 지연 시간을 평가한 결과를 도시한 도면이다.
도 4b는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 지연시간 곱(power-delay-product: PDP)을 평가한 결과를 도시한 도면이다.
도 4c는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 소모를 평가한 결과를 도시한 도면이다.
도 5a는 본 발명의 일 실시 예에 따른 메모리 셀의 성능을 평가한 결과를 도시한 표이다.
도 5b는 본 발명의 일 실시 예에 따른 메모리 셀의 내방사선 성능을 평가한 결과를 도시한 표이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀을 구성하는 래치 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 싱글 노드 업셋 및 듀얼 노드 업셋에 대한 시뮬레이션 결과를 도시한 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 메모리 셀의 지연 시간을 평가한 결과를 도시한 도면이다.
도 4b는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 지연시간 곱(power-delay-product: PDP)을 평가한 결과를 도시한 도면이다.
도 4c는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 소모를 평가한 결과를 도시한 도면이다.
도 5a는 본 발명의 일 실시 예에 따른 메모리 셀의 성능을 평가한 결과를 도시한 표이다.
도 5b는 본 발명의 일 실시 예에 따른 메모리 셀의 내방사선 성능을 평가한 결과를 도시한 표이다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 셀을 도시한 도면이고, 도 2는 본 발명의 일 실시 예에 따른 메모리 셀을 구성하는 래치 회로를 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀(100)은 저장 셀(110), 접근 트랜지스터 모듈(120), 클럭킹된 출력 인버터(130), 전송 게이트(transmission gate)(140), 입력 인버터(150) 및 클럭 인버터(160)를 포함할 수 있다.
클럭 인버터(160)는 메모리 셀(100)의 동작(예: 읽기/쓰기/지우기)을 위한 클럭 주파수를 반전하여 출력할 수 있다.
입력 인버터(150)는 입력 데이터(D)를 반전하여 출력(D_b)할 수 있다.
전송 게이트(140)는 입력 데이터(D)에 대한 출력 여부를 제어(예: 전송 또는 차단)할 수 있다. 예를 들어, 전송 게이트(140)는 클럭 신호들(CLK 및 CLK_b)에 따라 입력 데이터(D)를 전송 또는 차단하여 출력 데이터(Q)를 제공할 수 있다. 상기 전송 게이트(140)를 이용하여 본 발명의 메모리 셀(100)은 입력 데이터(D)에 대한 빠른 출력을 제공할 수 있다.
클럭킹된 출력 인버터(130)는 저장 셀(110)의 출력을 제어할 수 있다.
접근 트랜지스터 모듈(120)은 저장 셀(110)의 접근을 제어할 수 있다. 접근 트랜지스터 모듈(120)은 입력과 래치 요소 사이에 위치하는 접근 트랜지스터(access transistor)를 포함 할 수 있다. 제1 저장 셀(111)에 포함된 접근 트랜지스터들은 pMOSFET이고, 제2 저장 셀(112)에 포함된 접근 트랜지스터들은 nMOSFET이다.
저장 셀(110)은 데이터를 저장할 수 있는 래치 구조를 포함할 수 있다. 예를 들어, 저장 셀(110)은 8개의 노드 중복 래치 구조(eight-node redundant latch structure)로 구성될 수 있다.
저장 셀(110)은 제1 저장 셀(111) 및 제2 저장 셀(112)을 포함할 수 있다. 제1 저장 셀(111)은 다수의 제1 래치 요소(10)를 포함하고, 제2 저장 셀(112)은 다수의 제2 래치 요소(20)를 포함할 수 있다. 도 1은 메모리 셀(100)의 제1 저장 셀(111) 및 제2 저장 셀(112)이 각각 2개의 제1 래치 요소(10) 및 제2 래치 요소(20)를 포함하는 예를 도시하고 있다.
제1 래치 요소(10) 및 제2 래치요소(20)는 적층 구조를 가지는 래치일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제1 래치 요소(10)는 교차 결합된 인버터 래치(11)에 다른 래치(예: 제2 래치 요소(20))의 노드에 의해 동작이 제어되는 pMOSFET(12)가 추가될 수 있다. 예를 들어, 교차 결합된 인버터 래치(11)의 pMOSFET(P1, P2)와 nMOSFET(N1, N2) 사이에 pMOSFET(P9, P10)가 추가될 수 있다. 즉, pMOSFET(P9)는 pMOSFET(P1)와 nMOSFET(N1) 사이에 직렬로 연결되고, pMOSFET(P10)는 pMOSFET(P2)와 nMOSFET(N2)사이에 직렬로 연결될 수 있다. 유사하게, 제2 래치 요소(20)는 교차 결합된 인버터 래치(21)에 다른 래치(예: 제1 래치 요소(10))의 노드에 의해 동작이 제어되는 nMOSFET(22)가 추가될 수 있다. 예를 들어, 교차 결합된 인버터 래치(21)의 nMOSFET(N6, N7)와 pMOSFET(P6, P7) 사이에 nMOSFET(N10, N11)가 추가될 수 있다. 즉, nMOSFET(N10)는 nMOSFET(N6)와 pMOSFET(P6) 사이에 직렬로 연결되고, nMOSFET(N11)는 nMOSFET(N7)와 pMOSFET(P7) 사이에 직렬로 연결될 수 있다.
제1 래치 요소(10) 및 제2 래치 요소(20)는 업셋 폴라리티(upset polarity) 원리를 이용하여 싱글 노드 업셋(single node upset: SNU)에 센시티브(sensitive)한 노드의 수를 줄여 내방사성이 향상될 수 있다. 여기서, 업셋 폴라리티(upset polarity)(또는 에러 폴라리티)의 원리는 에너지 입자(energetic particle)가 오프(OFF) 상태인 pMOSFET에 부딪치는 경우 pMOSFET가 양 전하(positive charge)만을 수집하기 때문에 드레인 노드에서 로우 상태(low state)에서 하이 상태(high state)로 변하는 포지티브(positive) 업셋만이 발생할 수 있고, 에너지 입자가 오프 상태인 nMOSFET에 부딪치는 경우 nMOSFET는 네가티브(negative) 전하만을 수집하기 때문에 nMOSFET의 드레인 노드에서 하이 상태에서 로우 상태로 변하는 네가티브(negative) 업셋만이 발생할 수 있다는 것이다. 따라서, pMOSFET가 적층된 노드는 네가티브 업셋을 피할 수 있고, nMOSFET이 적층된 노드는 포지티브 업셋을 피할 수 있다.
상술한 에러 폴라리티(error polarity) 원리에 따라, 제1 래치 요소(10)의 노드 X1이 "1"의 논리 값을 가질 때, 노드 X1은 싱글 이벤트 업셋(SEU)에 인센시티브(insensitive)하다. 즉, 에너지 입자가 노드 X1에 부딪치더라도(hit) 노드 X1의 논리 값은 변하지 않는다. 유사하게, 제2 래치 요소(20)의 노드 X6이 "0"의 논리 값을 가질 때, 노드 X6은 싱글 이벤트 업셋에 인센시티브(insensitive)하다.
한편, 제1 래치 요소(10)의 노드 X2는 로(low)(예: 논리 값 "0")에서 하이(high)(예: 논리 값 "1")로 변하는 포지티브 업셋에 센시티브(sensitive)하다. 유사하게, 제2 래치 요소(20)의 노드 X7은 하이(high)에서 로우(low)로 변하는 네가티브 업셋에 센시티브(sensitive)하다. 이로 인하여, 제1 래치 요소(10)로 구성된 제1 저장 셀(111)은 포지티브 업셋만이 발생할 수 있고, 제2 래치 요소(20)로 구성된 제2 저장 셀(112)은 네가티브 업셋만이 발생할 수 있다.
한편, 에너지 입자가 플로팅 노드 A1 또는 A6에 부딪치는 경우 플로팅 노드 A1 또는 A6의 초기 값은 전환(transition)(예: 논리 값 "0"이 "1"로 전환 또는 논리 값 "1"이 "0"으로 전환)될 수 있다. 하지만, 플로팅 노드 A1 또는 A6은 어떠한 트렌지스터의 게이트 단자와도 연결되어 있지 않다. 또한, 오프(OFF) 상태의 트랜지스터들(P9, N10)의 블록(blocking)으로 인하여 플로팅 노드 A1 또는 A6의 에러가 다른 노드로 전파되지 않는다. 예를 들어, 입력 D가 "1"일 때 노드 A1에서 발생한 에러는 오프 상태의 pMOSFET(P9)에 의해 다른 노드로 전파되는 것이 블록될 수 있고, 노드 A6에서 발생한 에러는 오프 상태의 nMOSFET(N10)에 의해 다른 노드로 전파되는 것이 블록될 수 있다. 따라서, 플로팅 노드 A1 또는 A6의 초기 값의 전환은 메모리 셀에 문제를 발생시키지 않는다.
또한, 온(ON) 상태의 트랜지스터들 P10 및 N2 사이의 노드 A2 및 온 상태의 트랜지스터들 P7, 및 N11 사이의 노드 A7은 싱글 이벤트 업셋(SEU)에 인센시티브(insensitive)하다.
요약하면, 제1 래치 요소(10) 및 제2 래치 요소(20)는 각각 4개의 노드를 포함할 수 있다. 예를 들어, 제1 래치 요소(10)는 2개의 SEU 인센시티브 노드들(X1, A2), 하나의 플로팅 노드(A1) 및 하나의 단일 방향의 SEU 센시티브 노드(X2)를 포함할 수 있다. 또한, 제2 래치 요소(20)는 2개의 SEU 인센시티브 노드들(X6, A7), 하나의 플로팅 노드 (A6) 및 하나의 단일 방향 SEU 센시티브 노드(X7)를 포함할 수 있다. 또한, 제1 래치 요소(10) 및 제2 래치 요소(20)는 추가 적층된 MOSFET들(12, 22)에 의해 노드에서 발생한 에러(SEU)가 다른 노드로 전파되는 것을 블록할 수 있다. 예를 들어, 노드 X2에서 발생한 에러는 연결된 다른 래치 요소의 노드 X3로 전파되는 것이 오프 상태의 pMOSFET(P11)에 의해 블록될 수 있고, 노드 X7에서 발생한 에러는 연결된 다른 래치 요소의 노드 X8로 전파되는 것이 오프 상태의 nMOSFET(N12)에 의해 블록될 수 있다.
제1 저장 셀(111) 및 제2 저장 셀(112)은 동일한 데이터를 순서대로 저장(예: X1=X5, X2=X6, X3=X7, X4=X8)할 수 있다. 또한, 제1 저장 셀(111)의 노드들(X1, X2, X3, X4)은 제2 저장 셀(112)의 추가 적층된 트랜지스터들(N9, N10, N11, N12)의 게이트(gate) 단자에 각각 입력(또는 급전(feed))되고, 제2 래치 요소(20)의 노드들(X5, X6, X7, X8)은 제1 래치 요소(10)의 추가 적층된 트랜지스터(P9, P10, P11, P12)의 게이트 단자에 각각 입력된다.
상술한 래치 구조로 인하여, 본 발명에 따른 메모리 셀(100)은 이중 연동 루프를 형성할 수 있고, 규칙적인 래치 요소 아키텍쳐를 가지며, 인센시티브 노드의 수를 최대화(예: 전체 노드의 50%)할 수 있다.
한편, 제1 래치 요소(10) 및 제2 래치 요소(20)는 동일한 유형의 MOSFET들이 적층되는 바, 바디 효과(예: 임계 전압(Vth)의 강하(drop))가 발생할 수 있다. 임계 전압(Vth)의 강하는 상태 유지 단계에서 높은 전력 소비를 유발한다. 본 발명에 따른 메모리 셀(100)은 임계 전압(Vth)의 강하로 인한 전력 소모를 감소시키기 위해, 높은 임계 전압(high-threshold voltage) 트랜지스터들을 이용할 수 있다. 예를 들어, 도 1의 P1 내지 P8의 트랜지스터들 및 N1 내지 N8의 트랜지스터들은 높은 임계 전압 트랜지스터일 수 있다.
상술한 메모리 셀(100)은, 높은 임계 전압(high-threshold voltage) 트랜지스터들로 인하여, 누설 전력(leakage power)이 덜 소모될 수 있다. 또한, 본 발명의 메모리 셀(100)은 출력 인버터의 게이트들에 스트롱 노드(strong-state node)와 위크 노드(weak-state node)를 연결하여 누설 전력을 최소화할 수 있다. 또한, 본 발명은, 높은 임계 전압 트랜지스터로 인하여, 신규 데이터의 쓰기 동작 시 종래의 DICE 기반 DNU 디자인들과 비교하여 상대적으로 활성화되는 쇼트 경로가 짧은 쓰기 시간을 필요로 하므로 적은 전력을 소모한다.
본 발명의 일 실시 예에 따른 메모리 셀(100)은, 입력 D가 "1"(예: X1=X3=X5=X7=1 and X2=X4=X6=X8=0)일 때, 에러 폴라리티를 고려하여, 제1 저장 셀(111)의 접근 트랜지스터들이 pMOSFET이고, 제2 저장 셀(112)의 접근 트랜지스터들이 nMOSFET일 수 있다. 또한, 메모리 셀(100)은, 클럭이 "1"일 때, 투과 모드(transparent mode)로 동작하고, 접근 트랜지스터들은 내부 노드들을 구동(drive)시킬 수 있다. 투과 모드 동안, 출력 Q는 전송 게이트(140)를 통과한 입력 D에 의해 구동된다. 구동된 노드들은 nMOSFET들(N2, N4, N6, N8, N9, N11) 및 pMOSFET들(P1, P3, P5, P7, P10, P12)을 동시에 턴-온할 수 있다. 결과적으로, 노드 X1 및 X3는 스트롱 "1"의 상태가 되고, 노드 X2 및 X4는 위크(weak) "0"의 상태가 된다. 반대로, 노드 X5 및 X7은 위크 "1"의 상태가 되고, 노드 X6 및 X8은 스트롱 "0"의 상태가 된다. 반면에, 메모리 셀(100)은, 클럭이 "0"일 때, 홀드(hold) 모드로 동작하고, 접근 트랜지스터들 및 전송 게이트(140)가 오픈된다. 출력 Q는 내부 노드들의 논리 값에 의해 구동된다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 싱글 노드 업셋 및 듀얼 노드 업셋에 대한 시뮬레이션 결과를 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀은 소프트 에러(예: SNU 또는 DNU)를 복원(회복)할 수 있다. 즉, 메모리 셀은 내 방사선 성능이 향상되었음을 알 수 있다.
이하에서는, 입력 D가 "1"인 경우를 예로 하여 설명하기로 한다. 이는 아래의 설명을 통해 본 발명의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)가 입력 D가 "0"인 경우에 대해서도 용이하게 알 수 있기 때문이다.
먼저, 입력 D가 "1"인 경우 노드 X1, X3, X5, 및 X7은 "1"의 초기값을 가지고, 노드 X2, X4, X6, 및 X8은 "0"의 초기 값을 가진다. 한편, 노드 X1, X3, X6, X8, A2, A4, A5, 및 A7은 SEU에 인센시티브 하다. 따라서, 노드 X1, X3, X6, X8, A2, A4, A5, 및 A7은 가능한 SNU 및 DNU 조합에서 배제된다. 따라서, 본 발명의 일 실시 예에 따른 메모리 셀은 아래의 <표 1>과 같은 SNU 또는 DNU 케이스들이 발생할 수 있다.
| SNU | CASE 1 | X2 |
| CASE 2 | A1 | |
| DNU | CASE 3 | X2, X4 |
| CASE 4 | X2, A1 | |
| CASE 5 | X2, A3 | |
| CASE 6 | X2, X5 | |
| CASE 7 | X2, X7 | |
| CASE 8 | X2, A6 | |
| CASE 9 | X2, A8 | |
| CASE 10 | A1, A3 |
상기 <표 1>을 참조하면, 노드 X2에서 에러가 발생할 수 있다(케이스 1). 예를 들어, 로우("0") 상태인 노드 X2에 에너지 입자가 충돌하면, 식별 부호 301에 도시된 바와 같이, 노드 X2가 로우 상태에서 하이("1") 상태로 플립(flip)되는 에러(예: SNU)가 발생할 수 있다. 노드 X2에서 에러가 발생하면, 트랜지스터 N3 및 N10은 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 또한, 입력 D가 "1"인 경우 노드 X7은 "1"의 상태를 가지기 때문에, 노드 X7이 게이트에 연결된 트랜지스터 P11은 오프(OFF) 상태이다. 오프 상태인 트랜지스터 P11로 인하여, 노드 X2의 에러는 노드 X3로 전파되지 않는다. 따라서, 노드 X3의 상태(또는 값)는 유지될 수 있다. 또한, "1"의 상태를 가지는 노드 X5에 의해 트랜지스터 P6이 오프 상태이기 때문에, 에러에 의해 턴-온된 트랜지스터 N10은 노드 X6에 영향을 주지 않는다. 따라서, 하이 상태로 플립된 노드 X2는 트랜지스터 N2 및 P10에 의해 로우 상태로 복원(회복)된다.
또한, 노드 A1에서 에러가 발생할 수 있다(케이스 2). 예를 들어, 노드 A1에 에너지 입자가 충돌하면, 식별 부호 303에 도시된 바와 같이, 하이 상태에서 로우 상태로 플립되는 에러가 발생할 수 있다. 이때, 플로팅 노드인 A1은 어떠한 트렌지스터의 게이트 단자와도 연결되어 있지 않다. 또한, 플로팅 노드 A1의 에러는 "1"의 상태를 가지는 노드 X5에 의해 오프 상태인 트랜지스터 P9에 의해 블록된다. 따라서, 노드 A1의 에러는 다른 노드에 영향을 주지 않는다. 트랜지스터 P9를 통한 누설 전류는 플로팅 노드 A1을 복원한다.
또한, 노드 X2 및 X4에서 에러가 발생할 수 있다(케이스 3). 예를 들어, 로우 상태인 노드 X2 및 X4에 에너지 입자가 충돌하면, 식별 부호 305에 도시된 바와 같이, 노드 X2 및 X4가 로우 상태에서 하이 상태로 플립(flip)되는 에러(예: DNU)가 발생할 수 있다. 노드 X2 및 X4에 에러가 발생하면, 트랜지스터 N1, N3, N10 및 N12는 턴-온되고, 트랜지스터 P1 및 P3은 턴-오프될 수 있다. 이때, 노드 X5 및 X7은 하이 상태를 유지하고 있다. 따라서, 노드 X5 및 X7이 게이트 단자에 연결된 트랜지스터 P9 및 P11은 오프 상태를 유지한다. 트랜지스터 P9 및 P11가 오프 상태이기 때문에, 노드 X2 및 X4의 에러(DNU)는 노드 X1 및 X3로 전파되지 않는다. 결과적으로, 업셋 노드를 제외한 모든 노드들은 오리지널 값을 유지한다. 또한, 트랜지스터 N2, N4, P10, 및 P12에 의해 하이 상태로 플립된 노드 X2 및 X4는 로우 상태로 복원된다.
또한, 노드 X2 및 A1에서 에러가 발생할 수 있다(케이스 4). 예를 들어, 로우 상태인 노드 X2 및 A1에 에너지 입자가 충돌하면, 식별 부호 307에 도시된 바와 같이, 노드 X2가 로우 상태에서 하이 상태로 플립(flip)되고, 노드 A1이 하이 상태에서 로우 상태로 플립(flip)되는 에러가 발생할 수 있다. 노드 X2의 에러로 인해, 트랜지스터 N3 및 N10는 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 이때, A1은 플로팅 노드이기 때문에, 다른 노드들에 영향을 주지 않는다. 즉, 케이스 4는 케이스 1과 유사하다.
또한, 노드 X2 및 A3에서 에러가 발생할 수 있다(케이스 5). 예를 들어, 로우 상태인 노드 X2 및 A3에 에너지 입자가 충돌하면, 식별 부호 309에 도시된 바와 같이, 노드 X2가 로우 상태에서 하이 상태로 플립(flip)되고, 노드 A3가 하이 상태에서 로우 상태로 플립되는 에러가 발생할 수 있다. 노드 X2의 에러로 인해, 트랜지스터 N3 및 N10는 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 이때, A3는 플로팅 노드이기 때문에, 다른 노드들에 영향을 주지 않는다. 즉, 케이스 5는 케이스 1과 유사하다.
또한, 노드 X2 및 X5에서 에러가 발생할 수 있다(케이스 6). 예를 들어, 로우 상태인 노드 X2 및 하이 상태인 X5에 에너지 입자가 충돌하면, 식별 부호 311에 도시된 바와 같이, 노드 X2가 로우 상태에서 하이 상태로 플립되고, 노드 X5가 하이 상태에서 로우 상태로 플립되는 에러(예: DNU)가 발생할 수 있다. 노드 X2의 에러로 인하여, 트랜지스터 N3 및 N10은 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 또한, 노드 X5의 에러로 인하여, 트랜지스터 P6 및 P9는 턴-온되고, 트랜지스터 N8은 턴-오프될 수 있다. 이때, 노드 X6 및 A6은 준 안정 상태(metastable)이다. 플로팅 노드 A6은 다른 노드에 영향을 주지 않기 때문에 문제가 되지 않는다. 하지만, 준 안정 상태의 X6은 트랜지스터 P7을 턴-온 또는 턴-오프할 수 있다. 노드 X6이 P7의 상태를 변경하더라도 트랜지스터 N7이 오프 상태이기 때문에 노드 X7의 상태는 변경되지 않는다. 즉, 노드 X7은 안정 상태(stable state)에 있다. 추가적으로, 안정 상태인 노드 X7에 의해 트랜지스터 P11을 오프 상태로 유지하기 때문에 노드 X3의 상태는 변경되지 않는다. 결과적으로, 노드 X1, X3, 및 X7은 안정 상태에 있다. 노드 X6의 준 안정 상태는 트랜지스터 N5를 통해 방전 전류를 구동할 수 있지만, P5 및 N9를 통한 더 강한 충전 전류는 노드 X5의 네가티브 업셋을 복원할 수 있다. 또한, 노드 X6은 트랜지스터 N6에 의해 복원되고, 노드 X2는 트랜지스터 N2 및 P10에 의해 복원된다.
또한, 노드 X2 및 X7에서 에러가 발생할 수 있다(케이스 7). 예를 들어, 로우 상태인 노드 X2 및 하이 상태인 X7에 에너지 입자가 충돌하면, 식별 부호 313에 도시된 바와 같이, 노드 X2가 로우 상태에서 하이 상태로 플립되고, 노드 X7이 하이 상태에서 로우 상태로 플립되는 에러(예: DNU)가 발생할 수 있다. 노드 X2의 에러로 인하여, 트랜지스터 N3 및 N10은 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 또한, 노드 X7의 에러로 인하여, 트랜지스터 P8 및 P11는 턴-온되고, 트랜지스터 N6은 턴-오프될 수 있다. 이때, 노드 X3은 준 안정 상태(metastable)이다. 또한, 노드 X7에서의 에러는 P8을 통해 전파되지만, 노드 X4가 안정 상태이기 때문에 N12는 에러를 블럭한다. 결과적으로, 노드 X8은 영향을 받지 않는다. 노드 X2는 트랜지스터 P10 및 N2를 통한 방전 전류가 준 안정 상태의 노드 X3에 의해 P2를 통한 충전 전류를 압도하기 때문에 복원된다. 결과적으로, 노드 X2의 복구는 노드 X3의 쇼트 경로를 차단한다. 노드 X3는 준 안정 상태를 벗어나고, 노드 X7이 복구된다.
또한, 노드 X2 및 A6에서 에러가 발생할 수 있다(케이스 8). 예를 들어, 로우 상태인 노드 X2, 및 A6에 에너지 입자가 충돌하면, 식별 부호 315에 도시된 바와 같이, 노드 X2 및 A6가 로우 상태에서 하이 상태로 플립(flip)되는 에러가 발생할 수 있다. 노드 X2의 에러로 인해, 트랜지스터 N3 및 N10는 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 노드 A6이 포지티브 전하를 수집(collect)하면, 포지티브 전하는 온(ON) 상태인 트랜지스터 N10을 통해 노드 X6을 로우 상태에서 하이 상태로 스위칭할 수 있다. 이때, 노드 X5는 준 안정 상태이다. 준 안정 상태인 노드 X5는 P6 및 N10을 통해 충전 전류를 구동할 수 있지만, N6을 통한 더 강한 방전 전류는 노드 X6을 복원할 수 있다. 결과적으로, 노드 X6의 복구는 노드 X5의 쇼트 경로를 차단한다. 또한, 노드 X6은 N2 및 P10을 통해 노드 X2의 복구 경로를 생성한다. 이로 인하여, 노드 X2는 복원된다.
또한, 노드 X2 및 A8에서 에러가 발생할 수 있다(케이스 9). 예를 들어, 로우 상태인 노드 X2, 및 A3에 에너지 입자가 충돌하면, 식별 부호 317에 도시된 바와 같이, 노드 X2 및 노드 A8이 로우 상태에서 하이 상태로 플립되는 에러가 발생할 수 있다. 노드 X2의 에러로 인해, 트랜지스터 N3 및 N10는 턴-온되고, 트랜지스터 P1은 턴-오프될 수 있다. 이때, A8은 플로팅 노드이기 때문에, 다른 노드들에 영향을 주지 않는다. 즉, 케이스 9는 케이스 1과 유사하다.
또한, 노드 A1 및 A3에서 에러가 발생할 수 있다(케이스 10). 예를 들어, 플로팅 노드 A1 및 A3에 에너지 입자가 충돌하면, 식별 부호 319에 도시된 바와 같이, 노드 A1 및 노드 A3가 하이 상태에서 로우 상태로 플립되는 에러가 발생할 수 있다. 하지만, 노드 A1 및 A3는 플로팅 노드이기 때문에, 다른 노드들에 영향을 주지 않는다. 오프 상태의 트랜지스터 P9 및 P11을 통한 누설 전류는 플로팅 노드 A1 및 A3를 각각 복원한다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 셀은 모든 SNU 및 다양한 DNU 케이스에 대한 회복력을 가질 수 있다. 한편, <표 1> 및 도 3은 소프트 에러들 중 일부를 예로 설명한 것으로, 본 발명은 다른 소프트 에러들 역시 복원할 수 있다.
한편, 본 발명의 일 실시 예에 따른 메모리 셀은, 케이스 6 내지 케이스 9와 같이, DNU가 서로 다른 셀에서 발생한 경우 쇼트 경로가 생성되는 문제를 가질 수 있다. 하지만, 본 발명의 다른 실시 예에서는 서로 다른 저장 셀의 노드를 멀리 배치하는 레이아웃 기술을 통해 위 문제를 해소할 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 메모리 셀의 지연 시간을 평가한 결과를 도시한 도면이고, 도 4b는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 지연시간 곱(power-delay-product: PDP)를 평가한 결과를 도시한 도면이고, 도 4c는 본 발명의 일 실시 예에 따른 메모리 셀의 전력 소모를 평가한 결과를 도시한 도면이다.
상세한 설명에 앞서, 시뮬레이션은, 비교 평가를 위하여, 본 발명의 메모리 셀 및 종래에 알려진 6개의 다른 메모리 셀에 대하여 수행되었다. 또한, 시뮬레이션은 전압, 온도 및 공정(process)을 변화시켜 3가지 조건에서 수행되었다. 예를 들어, 시뮬레이션은 제1 조건(SSSS: 0.99 V / 125℃ / SS(slow-slow)), 제2 조건(TTTT: 1.1 V / 25℃ / TT(typical-typical)), 및 제3 조건(FFFF: 1.21 V / -40℃ / FF(fast-fast))에서 수행되었다. 클럭 주파수는 100 MHz로 설정되었다.
도 4a 내지 도 4c를 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀은 기존의 다른 메모리 셀에 비하여 지연시간, 전력 지연시간 곱(power delay product: PDP) 및 전력 소모 측면에서 향상된 성능을 가질 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 식별 부호 7 및 8의 DICE 기반의 DNU 설계가 가장 긴 지연 시간 및 조건에 따른 가장 넓은 지연 시간의 변화를 가지고, 식별 부호 5 및 6의 MCE 기반의 DNU 설계가 다음으로 긴 지연 시간 및 조건에 따른 변화를 가짐을 알 수 있다. 한편, 식별 부호 9의 ST 기반 설계, 식별 부호 11의 폴라리티-인식(polarity-aware) 설계 및 "FPAMC"로 표현된 본 발명의 메모리 셀은 짧은 지연 시간 및 조건에 따른 변화의 폭이 적음을 알 수 있다.
다른 예로, 도 4b에 도시된 바와 같이, 본 발명에 따른 메모리 셀은 기존의 다른 설계들과 비교하여 PDP(power-delay-product) 측면에서 우수한 성능을 가짐을 알 수 있다. 특히, 본 발명의 메모리 셀은 제2 조건에서 가장 낮은 PDP를 가지며, 약 77 %의 PDP 감소되었음을 알 수 있다.
또 다른 예로, 도 4c에 도시된 바와 같이, 본 발명에 따른 메모리 셀은 기존의 다른 설계들과 비교하여, 다양한 데이터 액티비티(activity) 범위에서 전력 소모가 적음(성능이 우수)을 알 수 있다. 예를 들어, 시뮬레이션 결과, 본 발명의 메모리 셀은 0% 에서 100%의 데이터 활동 비율 범위에서 약 52 %의 전력을 절감할 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 메모리 셀의 성능을 평가한 결과를 도시한 표이고, 도 5b는 본 발명의 일 실시 예에 따른 메모리 셀의 내방사선 성능(radiation-hardening capability)을 평가한 결과를 도시한 도면이다. 상세한 설명에 앞서, 도 5a는 도 4a 내지 도 4c의 제2 조건에서의 평가 결과이다.
도 5a를 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀은 종래의 다른 DNU 설계들(예: 도 5a의 식별 부호 5, 6, 7, 8, 9 및 11)과 비교하여 지연시간 및 전력 소모가 가장 적음을 알 수 있다. 한편, 식별 부호 9의 ST 기반 DNU 설계는 본 발명의 메모리 셀과 유사한 지연시간 및 전력 소모를 보여준다. 하지만, ST 기반 DNU 설계는, 도 5b에서 후술되는 것처럼, 내방사선 성능이 취약한 문제를 가진다.
또한, 메모리 셀의 트랜지스터의 수를 비교하면, 본 발명의 메모리 셀이 가장 적은 수의 트랜지스터를 가지지는 않지만 설계 복잡성이 낮기 때문에 레이아웃 영역을 쉽게 최적화할 수 있다.
도 5b를 참조하면, 본 발명에 따른 메모리 셀은, 에러가 발생한 케이스들 중 복구할 수 없는 케이스를 측정한 결과(예: 실패 확률)를 비교했을 때, 종래의 다른 메모리 셀들(예: 도 5b의 식별 부호 5, 6, 7, 8, 9 및 11)에 비하여, 실패 확률이 낮음을 알 수 있다. 또한, 본 발명에 따른 메모리 셀은, 복구 전력(recovery power)를 비교했을 때, 종래의 다른 메모리 셀들에 비하여, 복구에 적은 전력을 소비함을 알 수 있다. 이는 소프트 에러가 발생한 동안 본 발명에 따른 메모리 셀이 더 적은 쇼트 경로를 포함하기 때문이다. 즉, 본 발명에 따른 메모리 셀은 내 방사선 성능이 종래의 다른 메모리 셀들에 비하여 우수함을 알 수 있다.
한편, 이상에서는 설명의 편의를 위하여, 듀얼 노드 업셋(DNU)을 복원할 수 있는 메모리 셀을 예로 설명하였다. 하지만, 본 발명에 따른 래치 요소를 저장 셀에 추가하여 다중 노드 업셋(Multiple node upset)을 복원할 수 있는 메모리 셀을 설계할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
100: 메모리 셀 110: 저장 셀
111: 제1 저장 셀 112: 제2 저장 셀
120: 접근 트랜지스터 모듈 160: 클럭 인버터
10: 제1 래치 요소 20: 제2 래치 요소
111: 제1 저장 셀 112: 제2 저장 셀
120: 접근 트랜지스터 모듈 160: 클럭 인버터
10: 제1 래치 요소 20: 제2 래치 요소
Claims (10)
- 메모리 셀에 있어서,
데이터를 저장하는 저장 셀;
상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈;
상기 저장 셀의 출력을 제어하기 위한 클럭킹된 출력 인버터;
상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터;
상기 클럭 주파수 및 상기 반전된 클럭 주파수에 따라 입력 데이터의 출력 여부를 제어하는 전송 게이트;
상기 입력 데이터를 반전하여 상기 접근 트랜지스터 모듈로 출력하는 입력 인버터를 포함하고,
상기 저장 셀은 제1 저장 셀 및 제2 저장 셀로 구성되며,
상기 제1 저장 셀은 교차 결합 인버터 구조의 pMOSFET와 nMOSFET 사이에 상기 제2 저장 셀의 노드에 의해 동작이 제어되는 pMOSFET가 추가된 제1 래치 요소를 포함하며, 및
상기 제2 저장 셀은 교차 결합 인버터 구조의 nMOSFET와 pMOSFET 사이에 상기 제1 저장 셀의 노드에 의해 동작이 제어되는 nMOSFET가 추가된 제2 래치 요소를 포함하는 것을 특징으로 하는 메모리 셀. - 제 1 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소는
일부 노드가 단일 이벤트 업셋(single event upset: SEU) 또는 단일 노드 업셋(single node upset: SNU)에 인센시티브(insensitive)하고, 다른 일부 노드는 단일 방향의 업셋에 센시티브하고, 나머지 노드는 SEU 또는 SNU에 센시티브(sensitive)한 것을 특징으로 하는 메모리 셀.
- 제 2 항에 있어서,
상기 제1 래치 요소의 단일 방향의 업셋에 센시티브한 노드에서는 포지티브 업셋만이 발생하고, 및
상기 제2 래치 요소의 단일 방향의 업셋에 센시티브한 노드에서는 네가티브 업셋만이 발생하는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소에 포함된 트랜지스터들 중 일부는 제1 임계 전압을 가지고, 다른 일부는 상기 제1 임계 전압보다 큰 제2 임계 전압을 가지는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소는
8개의 노드 중복 래치 구조(eight-node redundant latch structure)를 가지는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,
상기 저장 셀은
적어도 하나의 노드에서 발생하는 소프트 에러에 대한 복원력을 가지는 것을 특징으로 하는 메모리 셀.
- 제 1 항에 있어서,
상기 제1 저장 셀 및 상기 제2 저장 셀은
동일한 데이터를 순서대로 저장하는 것을 특징으로 하는 메모리 셀.
- 적층 구조를 가지는 내방사선 래치(latch) 회로에 있어서,
교차 결합된 인버터 구조의 pMOSFET와 nMOSFET 사이에 다른 래치의 노드에 의해 동작이 제어되는 pMOSFET가 추가된 제1 래치 요소; 및
교차 결합된 인버터 구조의 nMOSFET와 pMOSFET 사이에 다른 래치의 노드에 의해 동작이 제어되는 nMOSFET가 추가된 제2 래치 요소를 포함하는 것을 특징으로 하는 래치 회로. - 제 8 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소는
일부 노드가 단일 이벤트 업셋(single event upset: SEU) 또는 단일 노드 업셋(single node upset: SNU)에 인센시티브(insensitive)하고, 다른 일부 노드는 단일 방향의 업셋에 센시티브하고, 나머지 노드는 SEU 또는 SNU에 센시티브(sensitive)한 것을 특징으로 하는 래치 회로.
- 제 9 항에 있어서,
상기 제1 래치 요소의 단일 방향의 업셋에 센시티브한 노드에서는 포지티브 업셋만이 발생하고, 및
상기 제2 래치 요소의 단일 방향의 업셋에 센시티브한 노드에서는 네가티브 업셋만이 발생하는 것을 특징으로 하는 래치 회로.
Priority Applications (1)
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|---|---|---|---|
| KR1020210118557A KR102635205B1 (ko) | 2021-09-06 | 2021-09-06 | 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210118557A KR102635205B1 (ko) | 2021-09-06 | 2021-09-06 | 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀 |
Publications (2)
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|---|---|
| KR20230035949A KR20230035949A (ko) | 2023-03-14 |
| KR102635205B1 true KR102635205B1 (ko) | 2024-02-08 |
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ID=85502556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020210118557A KR102635205B1 (ko) | 2021-09-06 | 2021-09-06 | 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀 |
Country Status (1)
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Citations (2)
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|---|---|---|---|---|
| US20010033189A1 (en) | 2000-02-04 | 2001-10-25 | Gary Maki | Conflict free radiation tolerant storage cell |
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Family Cites Families (1)
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|---|---|---|---|---|
| JP4035923B2 (ja) * | 1999-07-06 | 2008-01-23 | 富士通株式会社 | ラッチ回路 |
-
2021
- 2021-09-06 KR KR1020210118557A patent/KR102635205B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010033189A1 (en) | 2000-02-04 | 2001-10-25 | Gary Maki | Conflict free radiation tolerant storage cell |
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Also Published As
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| KR20230035949A (ko) | 2023-03-14 |
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