KR102632171B1

KR102632171B1 - 이중 리던던시를 가지는 내방사선 래치 회로 및 메모리 셀

Info

Publication number: KR102632171B1
Application number: KR1020210119291A
Authority: KR
Inventors: 김진상; 장익준; 강영민; 박정진
Original assignee: 경희대학교 산학협력단
Priority date: 2021-09-07
Filing date: 2021-09-07
Publication date: 2024-02-01
Also published as: KR20230036437A

Abstract

본 발명은 이중 리던던시를 가지는 내방사선 래치 회로 및 메모리 셀에 관한 것이다. 본 발명의 메모리 셀은, 데이터를 저장하는 저장 셀; 상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈; 상기 저장 셀의 출력을 제어하기 위한 클럭킹된 출력 인버터; 입력 데이터의 출력 여부를 제어하기 위한 전송 게이트; 및 상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터를 포함하고, 상기 저장 셀은 다수의 pMOSFET가 제1 노드에 적층되고, 다수의 nMOSFET가 제2 노드에 적층된 제1 래치 요소; 및 다수의 pMOSFET가 제3 노드에 적층되고, 다수의 nMOSFET가 제4 노드에 적층된 제2 래치 요소를 포함하여 구성된다.

Description

이중 리던던시를 가지는 내방사선 래치 회로 및 메모리 셀{RADIATION-RESILIENT LATCH CIRCUIT AND MEMORY CELL HAVING DUAL REDUNDANCY}

본 발명은 이중 리던던시를 가지는 내방사선 래치 회로 및 메모리 셀에 관한 것이다.

집적 회로(integrated circuit: IC)의 축소(scaling down) 기술이 발전함에 따라, 집적 회로는 공급 전압과 노드 정전용량(node capacitance)이 상당히 감소하였고, 적은 양의 임계 전하(예: 논리 상태를 유지하기 위한 최소 전하)를 필요로 하고 있다. 이로 인하여, 집적 회로는 높은 고도의 가혹한 방사 환경(harsh radiation environment)뿐 아니라, 지상 수준(terrestrial level)의 방사 환경에서도 소프트 에러(soft error)가 발생할 수 있다.

또한, 나노미터(nanometer) 단위로 크기가 감소에 따라, 집적 회로는 노드 간의 전하 공유로 인한 다중 노드 업셋(multiple node upset: MNU)이 발생할 가능성이 증가하고 있다. 예를 들어, 싱글 노드 업셋 강화 이중 인터록 셀 요소(single node upset (SNU) hardened dual-interlocked cell element: DICE)을 이용하여 구현된 40 나노미터 플립-플롭(flip-flops)은 소프트 에러를 완전히 예방할 수 없고, 기존의 플립-플롭(flip-flops)과 비교하여 약 30 %의 예방 효과를 보이고 있다.

이에 따라, 최근에는 이중 노드 업셋(dual node upset: DNU) 및/또는 다중 노드 업셋에 강인한 내방사선 구조의 설계(radiation hardening by design: RHBD)에 대한 관심이 증가하고 있다. 현재 제안되고 있는 이중 노드 업셋 (DNU)에 강인한 디자인은 일반적으로 Muller C-element (MCE) 또는 이중 인터록 셀 요소(dual-interlocked cell element, DICE)를 기반으로 한다.

하지만, 상술한 디자인들은 시스템 레벨의 읽기/쓰기 동작 중 전하 공유, 설계의 복잡성, 및/또는 높은 전력 소모등의 문제를 가지고 있다. 예를 들어, MCE기반의 메모리 셀은 설계가 간단하나 버스라인과 메모리의 플로팅 출력 노드간의 전하 공유로 인하여, 읽는 동안 플로팅 출력 노드의 상태가 변경될 수 있다는 문제를 가지고 있다. 또한, DICE 기반의 메모리 셀은 신규 데이터의 쓰기 동작 시 모든 피드백 루프가 활성화 되므로 많은 전력을 소비 및 긴 쓰기 시간을 가지는 문제를 가지고 있다.

따라서, 본 발명의 목적은, 상기한 문제점을 해결하기 위한 것으로, 래치 리던던시(latch redundancy)를 최소화하며, 싱글 이벤트 업셋(single event upset: SEU)에 인센시티브(insensitive)한 노드를 최대화할 수 있는 이중 리던던시를 가지는 내방사선 래치 회로 및 메모리 셀을 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위한 본 발명의 메모리 셀은, 데이터를 저장하는 저장 셀; 상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈; 상기 저장 셀의 출력을 제어하기 위한 클럭킹된 출력 인버터; 입력 데이터의 출력 여부를 제어하기 위한 전송 게이트; 및 상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터를 포함하고, 상기 저장 셀은 다수의 pMOSFET가 제1 노드에 적층되고, 다수의 nMOSFET가 제2 노드에 적층된 제1 래치 요소; 및 다수의 pMOSFET가 제3 노드에 적층되고, 다수의 nMOSFET가 제4 노드에 적층된 제2 래치 요소를 포함할 수 있다.

본 발명의 이중 리던던시(dual redundancy)를 가지는 내방사선 래치 회로는, 다수의 pMOSFET가 제1 노드에 적층되고, 다수의 nMOSFET가 제2 노드에 적층된 제1 래치 요소; 및 다수의 pMOSFET가 제3 노드에 적층되고, 다수의 nMOSFET가 제4 노드에 적층된 제2 래치 요소를 포함할 수 있다.

이상과 같은 본 발명은 래치 리던던시를 최소화하여 제조 및/또는 설계가 용이하며, 업셋 폴라리티(upset polarity)의 적용을 통해 SEU에 인센시티브(insensitive)한 노드의 수를 최대화하여 내 방사선 성능(에러에 대한 회복력)을 향상시킬 수 있으며, 다중 임계 전압을 가지는 트랜지스터의 이용을 통해 전력 성능을 향상(예: 소모 전력을 감소)시킬 수 있다.

도 1은 본 발명의 일 실시 예에 따른 래치 회로를 포함하는 메모리 셀을 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀의 싱글 노드 업셋 및 듀얼 노드 업셋에 대한 시뮬레이션 결과를 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 성능을 평가한 결과를 도시한 표이다.

본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.

그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1은 본 발명의 일 실시 예에 따른 래치 회로를 포함하는 메모리 셀을 도시한 도면이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀(100)은 저장 셀(110), 접근 트랜지스터 모듈(120), 클럭 인버터(130), 전송 게이트(140), 및 클럭킹된 출력 인버터(150)를 포함할 수 있다.

클럭킹된 출력 인버터(150)는 저장 셀(110)의 출력을 제어할 수 있다. 예를 들어, 클럭킹된 출력 인버터(150)는 다른 신호 강도를 가지는 2개의 입력 X2 및 X3를 이용하여 저장 셀(110)의 출력을 제어할 수 있다. 예를 들어, 입력 데이터 D가 "0"일 때, X2는 약한(weak) "1"이고, X3는 강한(strong) "1"이다. 이때, 클럭킹된 출력 인버터(150)의 트랜지스터 N14는 위크 "1"의 값을 가지는 X2에 의해 턴-온(turn-on)되고, 클럭킹된 출력 인버터(150)의 트랜지스터 P13는 강한 "1"의 값을 가지는 X3에 의해 턴-오프(turn-off)될 수 있다. 따라서, 트랜지스터 P13의 누설 전력은, 위크 "1"의 입력과 비교하여, 감소될 수 있다.

전송 게이트(140)는 입력 데이터(D)에 대한 출력 여부를 제어(예: 전송 또는 차단)할 수 있다. 예를 들어, 전송 게이트(140)는 클럭 신호들(CLK 및 CLK_b)에 따라 입력 데이터(D)를 전송 또는 차단하여 출력 데이터(Q)를 제공할 수 있다. 상기 전송 게이트(140)를 이용하여 본 발명의 메모리 셀(100)은 입력 데이터(D)에 대한 빠른 출력을 제공할 수 있다.

클럭 인버터(130)는 메모리 셀(100)의 동작(예: 읽기/쓰기/지우기)을 위한 클럭 주파수를 반전하여 출력할 수 있다.

접근 트랜지스터(access transistor) 모듈(120)은 입력과 래치 요소 사이에 위치하는 접근 트랜지스터들을 포함 할 수 있다. 접근 트랜지스터들은 적층된 구조에 사용된 트랜지스터들과 같은 유형의 트랜지스터로 구현될 수 있다. 접근 트랜지스터 모듈(120)은 입력 데이터를 반전하여 출력하는 입력 인버터(121)를 포함할 수 있다.

저장 셀(110)(또는 "래치 회로" 또는 "래치 모듈"로 명칭)은 데이터를 저장할 수 있다. 저장 셀(110)은 2개의 래치 요소(111, 112)를 포함하는 이중 래치 리던던시(dual latch redundancy)로 구성될 수 있다. 예를 들어, 저장 셀(110)은 도 1에서 좌측에 위치하는 제1 래치 요소(111) 및 도 1에서 우측에 위치하는 제2 래치 요소(112)를 포함할 수 있다.

제1 래치 요소(111)는 적층된 3개의 nMOSFET들(N1, N2, N3) 및 적층된 3개의 pMOSFET들(P1, P2, P3)을 포함할 수 있고, 제2 래치 요소(112)는 적층된 3개의 nMOSFET들(N6, N7, N8) 및 적층된 3개의 pMOSFET들(P6, P7, P8)을 포함할 수 있다. 이로 인하여, 본 발명의 저장 셀(110)는 같은 종류의 트랜지스터들이 적층되면, 적층된 트랜지스터들의 오프(OFF) 상태에서 각 노드에 한 종류의 업셋만이 발생하는 업셋 폴라리티(upset polarity)(또는 에러 폴라리티) 특성을 가진다.

상기 업셋 폴라리티 특성으로 인하여, 제1 래치 요소(111)에 포함된 pMOSFET들(P1, P2, P3 P4 P5) 또는 제2 래치 요소(112)에 포함된 pMOSFET들(P6, P7, P8 P9 P10)이 오프 상태인 경우 제1 래치 요소(111) 또는 제2 래치 요소(112)의 해당 노드에서는 포지티브 업셋만 발생 가능(포지티브 업셋에 센시티브)하다. 또한, 제1 래치 요소(111)에 포함된 nMOSFET들(N1, N2, N3 N4 N5) 또는 제2 래치 요소(112)에 포함된 nMOSFET들(N6, N7, N8 N9 N10)이 오프 상태인 경우 제1 래치 요소(111) 또는 제2 래치 요소(112)의 해당 노드에서는 네가티브 업셋만 발생 가능(네가티브 업셋에만 센시티브)하다.

한편, 제1 래치 요소(111) 또는 제2 래치 요소(112)의 해당 노드들은, 제1 래치 요소(111) 또는 제2 래치 요소(112)에 포함된 pMOSFET들 및 nMOSFET들이 온(ON) 상태인 경우, SEU에 인센시티브하다. 예를 들어, 입력 D의 논리 값이 "0"일 때, 제2 래치 요소(112)에 포함된 pMOSFET들 및 nMOSFET들은 온 상태를 가지며, 제2 래치 요소(112)의 해당 노드들은 SEU에 인센시티브하다. 따라서, 제2 래치 요소(112)에 포함된 pMOSFET들(P6, P7, P8)의 노드들(X3, A3 및 A7)은, 에너지 입자(또는 방사선 입자)가 충돌하더라도, 논리 값 "1"을 유지하고, 논리 값 "0"으로 전환되지 않는다. 또한, 제2 래치 요소(112)에 포함된 nMOSFET들(N6, N7, N8)의 노드들(X4, A4, 및 A8)은 논리 값 "0"을 유지하고, 논리 값 "1"로 전환되지 않는다.

제1 래치 요소(111) 또는 제2 래치요소(112)에 포함된 모든 트랜지스터들은 입력 D의 논리 값(예: "0" 또는 "1")에 따라 온(ON) 또는 오프(OFF)될 수 있다. 예를 들어, 입력 D의 논리 값이 "1"인 경우(예: X1=X4="1", X2=X3="0") 제1 래치 요소(111)에 포함된 모든 트랜지스터들(P1, P2, P3, P4, P5, N1, N2, N3, N4, N5)은 턴-온되고, 제2 래치 요소(112)에 포함된 모든 트랜지스터들(P6, P7, P8, P9, P10, N6, N7, N8, N9, N10)은 턴-오프될 수 있다. 이때, 클럭이 "1"을 값을 가지는 투과 모드(transparent mode)인 경우, 제1 래치 요소(111) 및 제2 래치 요소(112)의 노드들(X1, X2, X3, 및 X4)은 접근 트랜지스터 모듈(120)을 통과한 입력 D에 의해 구동되고, 출력 Q는 전송 게이트(transmission gate, TR)를 통과한 입력 D에 의해 구동된다. 반면에, 클럭이 "0"을 값을 가지는 홀드 모드(transparent mode)인 경우, 오프 상태인 제2 래치 요소(112)의 모든 내부 노드들은 플로팅(floating) 상태이고, 출력 Q는 안정(stable)되지 않을 수 있다. 따라서, 오프 상태인 제2 래치 요소(112)의 모든 내부 노드들은, 원래의 출력을 정확하게 유지하기 위해, 온 상태인 제1 래치 요소(111)의 대응하는 내부 노드들에 의해 구동될 수 있다.

다른 예로, 입력 D의 논리 값이 "0"인 경우(예: X1=X4="0", X2=X3="1") 제1 래치 요소(111)에 포함된 모든 트랜지스터들(P1, P2, P3, P4, P5, N1, N2, N3, N4, N5)은 턴-오프되고, 제2 래치 요소(112)에 포함된 모든 트랜지스터들(P6, P7, P8, P9, P10, N6, N7, N8, N9, N10)은 턴-온될 수 있다. 이 때 플로팅(floating) 상태인 제1 래치 요소(111)의 노드들이 제2 래치 요소(112)의 대응하는 내부 노드들에 의해 구동되어 출력 Q는 "0"을 유지할 수 있다.

한편, 제1 래치 요소(111) 및 제2 래치 요소(112)는, 다수의 트랜지스터들이 적층되는 구조(또는 아키텍쳐(architecture))로 인하여, 오프 상태에서 임계 전압(Vth)의 강하(drop)가 발생할 수 있다. 임계 전압(Vth)의 강하는 높은 전력 소모를 유발할 수 있다. 본 발명에 따른 저장 셀(110)은 임계 전압(Vth)의 강하로 인한 전력 소모를 감소시키기 위해, 높은 임계 전압(high-threshold voltage) 트랜지스터들을 이용할 수 있다. 예를 들어, 저장 셀(110)에 포함된 일부 트랜지스터들(도 1의 P1, P6, N3 및 N8)은 상대적으로 높은 임계 전압을 가질 수 있다. 한편, 다른 트랜지스터들(도 1의 P2, P3, P7, P8, N1, N2, N6 및 N7)은, 해당 노드에서 신호가 약해지는 것을 예방하기 위하여, 낮은 임계 전압을 가질 수 있다.

한편, 저장 셀(110)은 하나의 래치 요소가 모든 종류의 업셋에 완전한 내성을 가지며, 다른 래치 요소에서 발생한 소프트 에러(예: 싱글 노드 업셋(single node upset: SNU), 듀얼 노드 업셋(dual node upset: DNU))를 회복(복구)할 수 있다. 예를 들어, 제1 래치 요소(111) 및 제2 래치 요소(1112) 중 하나의 래치 요소의 모든 트랜지스터들은 완전히 동작(예: 온 상태)하고, 모든 노드에 전류가 공급된다. 반면에, 다른 래치 요소의 모든 트랜지스터들은 동작하지 않고(예: 오프 상태), 모든 노드가 플로팅(floating) 상태를 가진다. 다시 말해, 입력 D가 "0"인 경우 오프 상태가 되는 제1 래치 요소(111)의 모든 노드는 SEU에 센시티브하다. 따라서, 온 상태의 제2 래치 요소(112)의 노드들은, 제1 래치 요소(111)의 업셋 노드를 회복하는 역할을 수행하기 위해, 안정적이어야 한다. 즉, 제1 래치 요소(111)의 노드에서 업셋이 발생했을 때, 제2 래치 요소(112)의 트랜지스터들(P9, P10, N9, 및 N10)은 제1 래치 요소(111)의 노드들(X1, A1, X2, 및 A2)에 피드백 전류(회복 전류)를 공급하기 위해, 안정적이어야 한다. 이때, 오프 상태의 제1 래치 요소(111)의 트랜지스터는 온 상태의 제2 래치 요소(112)의 노드에 의해 제어되어 제1 래치 요소(111)의 노드에서 발생한 에러가 제1 래치 요소(111)의 다른 노드로 전파되는 것을 블록(block)하는 역할을 수행한다.

한편, 제1 래치 요소(111) 및 제2 래치 요소(112)는 코어 파트(111a, 112a)와 에러 회복 보조 파트(111b, 112b)를 포함할 수 있다. 이 때, 제1 래치 요소(111)의 코어 파트(111a)는 노드 A1 또는 A2의 업셋에서 비율 문제(ratio issue)가 발생할 수 있다. 예를 들어, 노드 A1이 "1"로 플립되면 오프 상태의 트랜지스터 N4와 N5가 턴-온되고, 노드 X3과 A3의 상태가 불안정(disturb)할 수 있다. 유사하게, 노드 A2가 "1"로 플립되면 오프 상태의 트랜지스터 P4와 P5가 턴-온되고, 노드 X4과 A4의 상태가 불안정(disturb)할 수 있다.

상기 노드 A1 및/또는 A2의 비율 문제를 해결하기 위해, 제2 래치 요소(112)의 코어 파트(112a)의 트랜지스터들(P6, P7, P8, N6, N7, N8)의 종횡비(aspect ratio)를 높게 설정할 수 있다. 또한, 저장 셀(110)에 더 많은 적층 노드를 추가하여 트랜지스터 P4, P5, N4 및 N5를 통한 온 상태의 제2 래치 요소(112)로의 SEU 전파를 블록할 수 있다.

한편, 제2 래치 요소(112)의 코어 파트(112a)는, 제1 래치 요소(111)와 동일(또는 유사)하게, 노드 A3 또는 A4의 업셋에서 비율 문제(ratio issue)가 발생할 수 있고, 동일(또는 유사)한 방식으로 해소될 수 있다.

도 2는 본 발명의 일 실시 예에 따른 메모리 셀의 싱글 노드 업셋 및 듀얼 노드 업셋에 대한 시뮬레이션 결과를 도시한 도면이다.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀은 소프트 에러(예: 싱글 노드 업셋(single node upset: SNU) 또는 (dual node upset: DNU))를 회복(복원)할 수 있다. 즉, 본 발명에 따른 메모리 셀은 내 방사선 성능이 향상될 수 있다.

이하에서는, 입력 D가 "0"인 경우를 예로 하여 설명하기로 한다. 이는 아래의 설명을 통해 본 발명의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)가 입력 D가 "1"인 경우에 대해 용이하게 알 수 있기 때문이다.

먼저, 입력 D가 "0"인 경우 노드 X1 및 X4는 "0"의 초기값을 가지고, 노드 X2 및 X3은 "1"의 초기 값을 가진다. 즉, 입력 D가 "0"인 경우 제1 래치 요소(111)에 포함된 모든 트랜지스터들은 턴-오프되고, 제2 래치 요소(112)에 포함된 모든 트랜지스터들은 턴-온될 수 있다. 따라서, 본 발명에 따른 메모리 셀의 일부 노드(예: 제2 래치 요소(112)에 포함된 노드)들은 SEU에 인센시티브하고, 나머지 노드(예: 제1 래치 요소(111)에 포함된 노드)들은 단일 방향의 업셋에 센시티브(예: 포지티브 업셋 또는 네가티브 업셋만 발생)하다. 따라서, 본 발명의 일 실시 예에 따른 메모리 셀은 아래의 <표 1>과 같은 다양한 케이스의 소프트 에러(예: SNU 또는 DNU)가 발생할 수 있다.

SNU	CASE 1	X1
	CASE 2	A1
	CASE 3	A5
DNU	CASE 4	X1 / A1
	CASE 5	X1 / X2
	CASE 6	A1 / A2
	CASE 7	X1 / A2
	CASE 8	X1 or X2 or A1 or A2 / A5 or A6

상기 <표 1>을 참조하면, 노드 X1에서 에러(SNU)가 발생할 수 있다(케이스 1). 예를 들어, 로우("0") 상태인 노드 X1에 에너지 입자가 충돌하면, 식별 부호 201에 도시된 바와 같이, 노드 X1이 로우 상태에서 하이("1") 상태로 플립(flip)되는 포지티브 업셋이 발생할 수 있다. 에러가 발생한 노드 X1은 트랜지스터 N3를 턴-온시키고, 트랜지스터 P7 및 P8을 턴-오프시킬 수 있다. 또한, 오프 상태인 트랜지스터들 N2 및 P3로 인하여, 노드 X1의 에러는 노드 X2 및 A1으로 전파되지 않는다. 결과적으로, 하이 상태로 플립된 제1 래치 요소(111)의 노드 X1은 제2 래치 요소(112)의 트랜지스터 P9에 의해 로우 상태로 회복(복원)된다. 한편, 도시하지는 않았지만, 노드 X2에서 발생한 에러(SNU)는 노드 X1의 에러 회복과 유사한 방식으로 회복될 수 있다. 즉, 제1 래치 요소(111)의 노드 X2에서 발생한 네가티브 업셋은 제2 래치 요소(112)의 트랜지스터 N9에의해 회복될 수 있다.

다른 예로, 노드 A1에서 에러(SNU)가 발생할 수 있다(케이스 2). 예를 들어, 노드 A1에 에너지 입자가 충돌하면, 로우 상태에서 하이 상태로 플립되는 포지티브 업셋이 발생할 수 있다. 에러가 발생한 노드 A1은 트랜지스터 N4 및 N5를 턴-온시킬 수 있다. 턴-온된 트랜지스터 N4 및 N5는 노드 X4 및 A4에 전류를 공급할 수 있다. 그러나, 노드 X4 및 A4의 상태는, 트랜지스터 N6 내지 N8의 종횡비(aspect ratio)가 트랜지스터 N4 및 N5보다 크지 않기 때문에, 변경되지 않는다. 이때, 제2 래치 요소(112)의 트랜지스터 P10은 제1 래치 요소(111)의 노드 A1에 회복 전류를 공급한다. 결과적으로 노드 A1의 에러는 회복될 수 있다. 한편, 도시하지는 않았지만, 노드 A2에서 발생한 에러(SNU)는 노드 A1의 에러 회복과 유사한 방식으로 회복될 수 있다. 즉, 제1 래치 요소(111)의 노드 A2에서 발생한 네가티브 업셋은 제2 래치 요소(112)의 트랜지스터 N10에의해 회복될 수 있다.

또 다른 예로, 노드 A5에서 에러(SNU)가 발생할 수 있다(케이스 3). 예를 들어, 노드 A5에 에너지 입자가 충돌하면, 노드 A5가 로우 상태에서 하이 상태로 플립(flip)되는 포지티브 업셋이 발생할 수 있다. 노드 A5는 트랜지스터의 입력에 연결되어 있지 않다. 또한, 노드 A5의 에러는 오프 상태의 트랜지스터 P2에 의해 블록된다. 따라서, 노드 A5는 다른 노드에 영향을 주지 않는다. 이후, 트랜지스터 P1을 통과한 누설 전류에 의해 노드 A5의 에러는 회복될 수 있다. 한편, 도시하지는 않았지만, 노드 A6에서 발생한 에러(SNU)는 노드 A5의 에러 회복과 유사한 방식으로 회복될 수 있다. 즉, 노드 A6에서 발생한 네가티브 업셋은 트랜지스터 N3에의해 회복될 수 있다.

또 다른 예로, 노드 X1 및 A1에서 에러(DNU)가 발생할 수 있다(케이스 4). 예를 들어, 로우 상태인 노드 X1 및 A1에 에너지 입자가 충돌하면, 식별 부호 203에 도시된 바와 같이, 노드 X1 및 A1은 로우 상태에서 하이 상태로 플립되는 포지티브 업셋이 발생할 수 있다. 이때, 케이스 1 및 케이스 2에서 설명한 바와 같이, 노드 X2, X4 및 A4의 상태는 변경되지 않는다. 따라서, 트랜지스터 P9 및 P10은 노드 X1 및 A1의 에러를 각각 회복할 수 있다. 한편, 도시하지는 않았지만, 노드 X2 및 A2에서 발생하는 에러(DNU)는 노드 X1 및 A1에서 발생한 에러 회복과 유사한 방식으로 회복될 수 있다. 즉, 노드 X2 및 A2에서 발생한 네가티브 업셋들은 트랜지스터 N9 및 N10에 의해 각각 회복될 수 있다.

또 다른 예로, 노드 X1 및 X2에서 에러(DNU)가 발생할 수 있다(케이스 5). 예를 들어, 노드 X1 및 X2에 에너지 입자가 충돌하면, 식별 부호 205에 도시된 바와 같이, 노드 X1이 로우 상태에서 하이 상태로 플립되는 포지티브 업셋이 발생하고, 노드 X2가 하이 상태에서 로우 상태로 플립되는 네가티브 업셋이 발생할 수 있다. 이때, 트랜지스터 P2 및 P3는 노드 X3에 의해 턴-오프되고, N1 및 N2는 노드 X4에 의해 턴-오프된다. 따라서, 노드 X1 및 X2의 에러는 다른 노드로 전파되지 않는다. 이후, 노드 X1 및 X2의 에러는 제2 래치 요소(112)로부터의 피드백 전류(회복 전류)에 의해 회복될 수 있다. 즉, 노드 X1 및 X2의 에러는 트랜지스터 P9 및 N9에 의해 회복될 수 있다.

또 다른 예로, 노드 A1 및 A2에서 에러(DNU)가 발생할 수 있다(케이스 6). 예를 들어, 노드 A1 및 A2에 에너지 입자가 충돌하면, 식별 부호 207에 도시된 바와 같이, 노드 A1이 로우 상태에서 하이 상태로 플립되는 포지티브 업셋이 발생하고, 노드 A2가 하이 상태에서 로우 상태로 플립되는 네가티브 업셋이 발생할 수 있다. 노드 A1의 에러로 인하여, 트랜지스터 N4 및 N5는 턴-온될 수 있다. 또한, 노드 A2의 에러로 인하여, 트랜지스터 P4 및 P5는 턴-온될 수 있다. 즉, 트랜지스터 N4, N5, P4, 및 P5는 노드 X4, A4, X3, 및 A3에 전류를 각각 공급할 수 있다. 케이스 2와 유사하게, 트랜지스터 N6 및 N8, 및 P6 및 P8은 상대적으로 스트롱하고, 제1 래치 요소(111)의 노드 X1 및 X2의 상태가 유지되고 있기 때문에, 제2 래치 요소(112)의 코어 파트는 정상적으로 동작한다. 따라서, 노드 A3, A4, X3, 및 X4는 상태가 변경되지 않는다. 결과적으로, 노드 A1의 에러는 트랜지스터 P10에 의해 회복되고, 노드 A2의 에러는 트랜지스터 N10에 의해 회복될 수 있다.

또 다른 예로, 노드 X1 및 A2에서 에러(DNU)가 발생할 수 있다(케이스 7). 예를 들어, 노드 X1 및 A2에 에너지 입자가 충돌하면, 식별 부호 209에 도시된 바와 같이, 노드 X1이 로우 상태에서 하이 상태로 플립되는 포지티브 업셋이 발생하고, 노드 A2가 하이 상태에서 로우 상태로 플립되는 네가티브 업셋이 발생할 수 있다. 트랜지스터 P3 및 N1이 오프 상태이기 때문에, 노드 A1 및 X2는 초기 상태를 유지하고 있다. 제2 래치 요소(112)는 정상적으로 동작하고, 노드 X1 및 A2에 회복 전류를 공급할 수 있다. 즉, 제1 래치 요소(111)의 노드 X1 및 A2의 에러는 제2 래치 요소(112)의 트랜지스터 P9 및 N10에 의해 각각 회복될 수 있다.

또 다른 예로, 노드 X1, X2, A1 또는 A2 중 하나, 및 A5 또는 A6중 하나에서 에러(DNU)가 발생할 수 있다(케이스 8). 예를 들어, 노드 X1, X2, A1 또는 A2 중 하나에서 업셋이 발생하고, A5 또는 A6 중 하나에서 업셋이 발생할 수 있다. 이때, 노드 A5는 오프 상태의 트랜지스터들 P1 및 P2에 둘러싸여 있고, 노드 A6은 오프 상태의 트랜지스터들 N2 및 N3에 둘러싸여 있다. 이로 인하여, 에러가 발생한 노드들은 케이스 1 내지 케이스 3의 SNU와 각각 유사하게 회복될 수 있다.

상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 셀은 다양한 케이스의 소프트 에러(예: SNU 및 DNU)가 발생하더라도, 출력 Q가 변경되지 않고, 에러에 대한 회복력을 가짐을 알 수 있다. 한편, <표 1> 및 도 2는 발생할 수 있는 소프트 에러들 중 일부 예를 도시한 것으로, 본 발명은 다른 소프트 에러들 역시 회복할 수 있다.

도 3은 본 발명의 일 실시 예에 따른 메모리 셀의 성능을 평가한 결과를 도시한 표이다.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀은, 종래에 알려진 대표적인 DNU 설계들(예: 도 3의 식별 부호 5, 6, 7, 8)과 다양한 측면에서 비교되었음을 알 수 있다. 예를 들어, 도 3은 트랜지스터의 수(회로 복잡도), 센시티브 노드의 수, 지연 시간, 평균 전력, 및 전력 지연시간 곱(power-delay product: PDP))에 대하여 비교한 결과를 도시하고 있다.

먼저, 트랜지스터의 수(# of transistors)를 비교하면, 식별 부호 7의 MCE 기반의 DNU 설계가 가장 많은 수의 트랜지스터를 필요로 하고, 본 발명에 따른 DNU 설계(도 3의 "DR2MC")가 가장 적은 수의 트랜지스터를 필요로 함을 알 수 있다.

또한, 센시티브 노드의 수(# of sensitive nodes)를 비교하면, 업셋 폴라리티를 이용하는 식별 부호 8 및 본 발명에 따른 DNU 설계는 센시티브 노드의 수가 상대적으로 적음을 알 수 있다. 특히, 본 발명에 따른 DNU 설계는 래치 리던던시를 최소화(예: 이중 리던던시)하여 가장 적은 수의 센시티브 노드의 수를 가질 수 있다. 한편, 식별 부호 5 및 6의 DICE 기반의 DNU 설계 및 식별 부호 7의 MCE 기반의 DNU 설계는 모든 노드가 센시티브 하다.

또한, 지연 시간(data-to-Q delay)을 비교하면, 식별 부호 5 및 6의 DICE 기반의 DNU 설계들은 상대적으로 긴 지연 시간을 가짐을 알 수 있다. 한편, 상대적으로 짧은 지연 시간을 가지는 식별 부호 7 및 8의 DNU 설계들과 비교하여도, 본 발명에 따른 DNU 설계가 가장 짧은 지연 시간을 가짐을 알 수 있다.

또한, 평균 전력(average power)을 비교하면, 식별 부호 8의 DNU 설계가 가장 많은 전력을 소모한다. 이는 8개의 복잡한 래치 리던던시(six-complex latch redundancy)때문이다. 한편, 본 발명에 따른 DNU 설계의 전력소모가 가장 낮지는 않지만, 본 발명에 따른 DNU 설계의 전력 소모는 식별 부호 5 내지 7의 DNU 설계들의 전력 소모와 유사함을 알 수 있다. 이는 래치 리던던시의 최소화, 다중 임계 전압 트랜지스터의 사용(예: 일부 트랜지스터를 높은 임계 전압을 가짐), 및 출력 버퍼에서의 스트롱 신호와 위크 신호의 조합된 사용 때문이다.

마지막으로, PDP(power-delay product)를 비교하면, 식별 부호 5 및 6의 DNU 설계가 상대적으로 매우 높은 PDP를 가지고, 식별 부호 7 및 8의 DNU 설계가 상대적으로 높은 PDP를 가지며, 본 발명에 따른 DNU 설계가 가장 낮은 PDP를 가짐을 알 수 있다. 예를 들어, 본 발명에 따른 DNU 설계는 다른 DNU 셀에 비하여, 약 2 내지 11 배만큼 낮은 PDP를 가짐을 알 수 있다.

상기 도 1 내지 도 3을 통해 상술한 메모리 셀은 업셋 폴라리티 특성을 이용하여 SEU에 센시티브한 노드의 수를 최소화(예: 50%)(즉, SEU에 인센시티브한 노드의 수를 최대화)할 수 있고, 이중 노드 업셋에 강인(hardening)할 수 있으며, 이중 리던던시 구조를 통해 래치 리던던시를 최소화할 수 있다. 또한, 본 발명에 따른 메모리 셀은 다중 임계 트랜지스터를 이용하고, 다른 신호 강도를 가지는 2개의 입력을 연결할 수 있다. 이로 인하여, 본 발명에 따른 메모리 셀은 다양한 측면(예: 회로의 복잡성, SEU에 대한 내성(imunity), 시간 지연, 전력 소모)에서 이점을 가질 수 있다.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.

100: 메모리 셀 110: 저장 셀
111: 제1 래치 요소 112: 제2 래치 요소
120: 접근 트랜지스터 모듈 130: 클럭 인버터
140: 전송 게이트 150: 클럭킹된 출력 인버터

Claims

메모리 셀에 있어서,
데이터를 저장하는 저장 셀;
상기 저장 셀에 대한 접근을 제어하는 접근 트랜지스터 모듈;
상기 저장 셀의 출력을 제어하기 위한 클럭킹된 출력 인버터;
입력 데이터의 출력 여부를 제어하는 전송 게이트; 및
상기 메모리 셀의 동작을 위한 클럭 주파수를 반전하여 출력하는 클럭 인버터를 포함하고,
상기 저장 셀은
다수의 pMOSFET가 제1 노드에 연결되고, 다수의 nMOSFET가 제2 노드에 연결된 제1 래치 요소; 및
다수의 pMOSFET가 제3 노드에 연결되고, 다수의 nMOSFET가 제4 노드에 연결된 제2 래치 요소를 포함하며,
상기 제1 래치 요소 및 상기 제2 래치 요소에 포함된 다수의 nMOSFET들 및 다수의 pMOSFET들은, 오프 상태인 경우 단일 방향의 싱글 이벤트 업셋(single event upset: SEU)에 센시티브(sensitive)하고, 온 상태인 경우 SEU에 인센시티브(insensitive)한 것을 특징으로 하는 메모리 셀.
제 1 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소는
연결된 3개의 nMOSFET 및 연결된 3개의 pMOSFET를 각각 포함하는 것을 특징으로 하는 메모리 셀.
삭제
제 1 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소에 포함된 상기 다수의 nMOSFET들 중 일부 및 상기 다수의 pMOSFET들 중 일부는 제1 임계 전압을 가지고, 다른 일부는 상기 제1 임계 전압보다 큰 제2 임계 전압을 가지는 것을 특징으로 하는 메모리 셀.
제 1 항에 있어서,
상기 접근 트랜지스터 모듈은
pMOSFET 및 nMOSFET의 조합으로 구현되는 것을 특징으로 하는 메모리 셀.
제 1 항에 있어서,
상기 클럭킹된 출력 인버터는
서로 다른 강도를 가지는 2개의 입력 신호를 이용하는 것을 특징으로 하는 메모리 셀.
이중 리던던시(dual redundancy)를 가지는 내방사선 래치 회로에 있어서,
다수의 pMOSFET가 제1 노드에 연결되고, 다수의 nMOSFET가 제2 노드에 연결된 제1 래치 요소; 및
다수의 pMOSFET가 제3 노드에 연결되고, 다수의 nMOSFET가 제4 노드에 연결된 제2 래치 요소를 포함하며,
상기 제1 래치 요소 및 상기 제2 래치 요소에 포함된 다수의 nMOSFET들 및 다수의 pMOSFET들은, 오프 상태인 경우 단일 방향의 싱글 이벤트 업셋(single event upset: SEU)에 센시티브(sensitive)하고, 온 상태인 경우 SEU에 인센시티브(insensitive)한 것을 특징으로 하는 래치 회로.
제 7 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소는
연결된 3개의 nMOSFET 및 연결된 3개의 pMOSFET를 각각 포함하는 것을 특징으로 하는 래치 회로.
삭제
제 7 항에 있어서,
상기 제1 래치 요소 및 상기 제2 래치 요소에 포함된 상기 다수의 nMOSFET들 중 일부 및 상기 다수의 pMOSFET들 중 일부는 제1 임계 전압을 가지고, 다른 일부는 상기 제1 임계 전압보다 큰 제2 임계 전압을 가지는 것을 특징으로 하는 래치 회로.