CN104868907B - 一种低电压高性能低功耗c单元 - Google Patents

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Abstract

本发明公开了一种低电压高性能低功耗C单元，包括PMOS上拉单元、NMOS下拉单元、信号驱动门、弱反馈门和地反馈门；信号驱动门和弱反馈门组成的互锁反相器来保存数据，地反馈门来控制信号驱动门和弱反馈门的工作状态，该低电压高性能低功耗C单元的第一信号输入端和信号输入端接入的输入信号时，信号驱动门和弱反馈门或者工作在弱工作状态使电流减小，或者受地反馈门控制功耗急剧降低；优点是动态功耗和漏功耗均较小，可应用于低电压环境中，在NCSU PTM 45nm CMOS工艺，电源电压0.5V，第一信号输入端接入的第一输入信号的频率为100MHz，第二信号输入端接入的第二输入信号B的频率为50MHz时，和弱反馈C单元相比较，减少了49.6％的动态功耗，减少了11.1％的静态功耗，性能提高了34.3％。

Description

一种低电压高性能低功耗C单元
技术领域
本发明涉及一种C单元，尤其是涉及一种低电压高性能低功耗C单元。
背景技术
随着集成电路工艺进入纳米尺度，芯片集成度增加，时钟频率加快，导致芯片动态功耗的快速增加。动态功耗的增大带来了很多的问题，如：功耗增大所引起的温度升高将使器件可靠性和稳定性下降，同时也带来封装和散热问题。芯片功耗增大另一个问题就是能源过渡消耗和环保问题。随着电子设备的广泛使用，在未来几年电子设备的用电费将超过硬件成本的花费。另外，随着笔记本电脑、手机、无线传感节点等电池供电设备广泛应用，对电池的续航时间提出了严苛的要求。
与此同时，纳米CMOS集成电路工艺阈值电压的下降导致漏电流呈指数形式增大，造成了漏功耗迅速增大，漏功耗逐渐成为芯片功耗的主要组成部分。当前同步电路是集成电路设计的主流，占据着大部分集成电路芯片市场。进入纳米工艺后，同步电路工作特点的固有局限性和缺陷越来越明显，比如：时钟网络由于时钟翻转引起的无用功耗以及主频增加引起的时钟功耗的不断增加，高速同步电路芯片已经得出时钟网络所花费的功耗占据总功耗的比例30-35％。
鉴于同步电路在低功耗设计上面所面临的巨大挑战，异步电路设计受到了低功耗设计者的重视。异步电路采用局部握手机制取代全局时钟实现模块之间的通信，这种通信模式使得异步电路在速度、功耗、电磁辐射、信号完整性等方面具有潜在的优势。但是异步电路依然面临CMOS工艺进入纳米级所带来的动态功耗与日益严重的漏功耗不断增大问题，异步电路亦需要发展相应的低功耗设计技术。异步电路动态功耗的减小可以借鉴传统同步电路的设计方法，如降低电源电压、减小开关活动性等。异步电路的正确有序运行依赖于局部握手信号，而C单元是实现握手信号的关键单元，传统的C单元的符号图如图1所示。文献：A.J.Martin,“Formal program transformations for VLSI circuit synthesis”,in:Formal Development of Programs and Proofs,E.W.Dijkstra,ed.,Addison-We sley,pp.59-80,1989.中披露了一种传统的弱反馈C单元，该弱反馈C单元的电路图如图2所示。传统的弱反馈C单元包括由两个PMOS管组成的上拉单元、由两个NMOS管组成的下拉单元和两个反相器，该传统的弱反馈C单元结构简单，速度快，但其没有考虑功耗抑制技术，若应用于低电压(0.5V)环境中，动态功耗和漏功耗较大，不适应于低电压低功耗环境中。
此外，研究表明：C单元也可应用于时钟电路和存储电路。鉴此，设计一款可应用于低电压环境中的低电压高性能低功耗C单元具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种动态功耗和漏功耗均较小的低电压高性能低功耗C单元，该低电压高性能低功耗C单元可应用于低电压环境中，低电压(0.5V)环境中具有明显的低功耗特性。
本发明解决上述技术问题所采用的技术方案为：一种低电压高性能低功耗C单元，包括PMOS上拉单元和NMOS下拉单元，所述的PMOS上拉单元包括第一PMOS管和第二PMOS管，所述的NMOS下拉单元包括第一NMOS管和第二NMOS管，所述的第一PMOS管的源极、所述的第一PMOS管的衬底和所述的第二PMOS管的衬底均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第一NMOS管的衬底、所述的第二NMOS管的源极和所述的第二NMOS管的衬底均接地，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为第一信号输入端，所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为第二信号输入端，所述的低电压高性能低功耗C单元还包括信号驱动门、弱反馈门和地反馈门；
所述的信号驱动门包括第三PMOS管和第三NMOS管，所述的弱反馈门包括第四PMOS管和第四NMOS管，所述的地反馈门包括第五NMOS管；所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第四PMOS管的源极和所述的第四PMOS管的衬底均接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为信号输出端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第五NMOS管的栅极均与所述的第二PMOS管的漏极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极、所述的第五NMOS管的衬底、所述的第三NMOS管的衬底以及第四NMOS管的衬底接地。
与现有技术相比，本发明的优点在于通过信号驱动门和弱反馈门组成的互锁反相器来保存数据，通过地反馈门来控制信号驱动门和弱反馈门的工作状态，第一信号输入端和第二信号输入端接入的输入信号时，信号驱动门和弱反馈门或者工作在弱工作状态使电流减小，或者受地反馈门控制功耗急剧降低，使低电压高性能低功耗C单元动态功耗和漏功耗均较小，可应用于低电压环境中；本发明的低电压高性能低功耗C单元电路结构简单明了，在NCSU PTM 45nm CMOS工艺，电源电压0.5V，第一信号输入端接入的第一输入信号的频率为100MHz，第二信号输入端接入的第二输入信号B的频率为50MHz条件下，和传统弱反馈C单元相比较，减少了49.6％的动态功耗，减少了11.1％的静态功耗，节省了34.3％的延迟，在深亚微米CMOS工艺下，非常适合作为数字电路标准单元应用于低功耗异步电路集成电路设计。
附图说明
图1为传统的C单元的符号图；
图2为传统的弱反馈C单元的电路图；
图3为本发明的低电压高性能低功耗C单元的电路图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图3所示，一种低电压高性能低功耗C单元，包括PMOS上拉单元和NMOS下拉单元，PMOS上拉单元包括第一PMOS管P1和第二PMOS管P2，NMOS下拉单元包括第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极、第一PMOS管P1的衬底和第二PMOS管P2的衬底均接入电源，第一PMOS管P1的漏极和第二PMOS管P2的源极连接，第二PMOS管P2的漏极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第一NMOS管N1的衬底、第二NMOS管N2的源极和第二NMOS管N2的衬底均接地，第一PMOS管P1的栅极和第二NMOS管N1的栅极连接且其连接端为第一信号输入端，第二PMOS管P2的栅极和第一NMOS管N2的栅极连接且其连接端为第二信号输入端，低电压高性能低功耗C单元还包括信号驱动门、弱反馈门和地反馈门。
本实施例中，信号驱动门包括第三PMOS管P3和第三NMOS管N3，弱反馈门包括第四PMOS管P4和第四NMOS管N4，地反馈门包括第五NMOS管N5；第三PMOS管P3的源极、第三PMOS管P3的衬底、第四PMOS管P4的源极和第四PMOS管P4的衬底均接入电源，第三PMOS管P3的漏极、第三NMOS管N3的漏极、第四PMOS管P4的栅极和第四NMOS管N4的栅极连接且其连接端为信号输出端，第三PMOS管P3的栅极、第三NMOS管N3的栅极、第四PMOS管P4的漏极、第四NMOS管N4的漏极和第五NMOS管N5的栅极均与第二PMOS管P2的漏极连接，第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的漏极连接，第五NMOS管N5的源极、第五NMOS管N5的衬底、第三NMOS管N3的衬底以及第四NMOS管N4的衬底接地。
本实施例中，第一信号输入端接入第一输入信号A，第二信号输入端接入第一输入信号B，信号输出端输出输出信号Q；第二PMOS管P2的漏极和第一NMOS管N1的漏极的连接端处记为P，第三NMOS管N3的源极、第四NMOS管N4的源极和第五NMOS管N5的漏极的连接处标记为N。
本实施例的低电压高性能低功耗C单元的工作原理如下所述：
当第一输入信号A和第二输入信号B均为低电平时，PMOS上拉单元中第一PMOS管P1和第二PMOS管P2都导通，NMOS下拉单元中第一NMOS管N1和第二NMOS管N2都截止，标记P处的电平为高电平，输出信号Q为低电平，第五NMOS管N5导通，标记N处于弱零状态，信号驱动门和弱反馈门处于弱工作状态，数据保持在信号驱动门和弱反馈门组成的互锁反相器中，此时信号驱动门和弱反馈门的电流减小，功耗降低，从而使低电压高性能低功耗C单元的静态功耗和漏功耗降低。
当第一输入信号A和第二输入信号B中一个为高电平，另一个为低电平时，标记P处电平保持不变：当标记P处为高点平时，第五NMOS管N5导通，标记N处于弱零状态，信号驱动门和弱反馈门处于弱工作状态，弱反馈门中第四PMOS管P4导通，数据保持在信号驱动门和弱反馈门组成的互锁反相器中，输出信号Q为低电平，此时信号驱动门和弱反馈门的电流减小，从而使低电压高性能低功耗C单元的静态功耗和漏功耗降低；当标记P处为低电平时，第五NMOS管N5截止，输出信号Q为高电平，标记P处信号保存在C单元中，数据保持在信号驱动门和弱反馈门组成的互锁反相器中，此时第五NMOS管N5控制信号驱动门和弱反馈门的电流，信号驱动门和弱反馈门的功耗急剧降低，从而使低电压高性能低功耗C单元的静态功耗和漏功耗降低。
当第一输入信号A和第二输入信号B均为高电平时，PMOS上拉单元中第一PMOS管P1和第二PMOS管P2都截止，NMOS下拉单元中第一NMOS管N1和第二NMOS管N2都导通，标记P处的电平为低电平，第五NMOS管N5截止，输出信号Q为高电平，标记P信号保存在C单元中，数据保持在信号驱动门和弱反馈门组成的互锁反相器中；此时第五NMOS管N5控制信号驱动门和弱反馈门的电流，信号驱动门和弱反馈门的功耗急剧降低，从而使低电压高性能低功耗C单元的静态功耗和漏功耗降低。
为验证本发明的低电压高性能低功耗C单元的低功耗特性，采用BSIM4深亚微米CMOS工艺预测模型，在45nm工艺下，使用电路仿真工具Hspice对本发明的低电压高性能低功耗C单元和传统的弱反馈C单元进行电路功耗仿真比较分析。电路功耗仿真中电源电压为0.5V；，第一输入信号A为频率为100MHz，占空比为50％的方波信号；第二输入信号B为频率为50MHz，占空比为50％的方波信号。本发明的低电压高性能低功耗C单元和传统的弱反馈C单元的电路功耗比较数据如表1所示，表1中功耗数据单位为纳瓦特(nW)。
表1 C单元功耗的比较
在45nm工艺下，对本发明的低电压高性能低功耗C单元和传统的弱反馈C单元的延时性能进行比较。延时性能可以表述如下：传播延迟TP主要包括上升延时TPLH和下降延时TPHL。那么C单元的总延时可以表示为：本发明的低电压高性能低功耗C单元和传统的弱反馈C单元采用相同的电路配置，其延时性能比较数据如表2所示，表2中延时的数据单位为皮秒(ps)。
表2 C单元传播延时的比较
延迟类型 TPLH TPHL TP
弱反馈C单元 502(ps) 1170(ps) 836(ps)
本发明C单元 596(ps) 502(ps) 549(ps)
变化 18.7％ -57.1％ -34.3％
分析表1和表2可知，与传统的弱反馈C单元相比，本发明的低电压高性能低功耗C单元节省了近11.1％的静态功耗和49.6％的动态功耗。本发明所提出的C单元相对于传统的弱反馈C单元相比在功耗减小上明显优势，并且在延时性能上，也改善了34.3％。
综上所述，本发明的低电压高性能低功耗C单元具有较小的动态功耗和漏功耗适应用于低电压环境中。

Claims (1)

1.一种低电压高性能低功耗C单元，包括PMOS上拉单元和NMOS下拉单元，所述的PMOS上拉单元包括第一PMOS管和第二PMOS管，所述的NMOS下拉单元包括第一NMOS管和第二NMOS管，所述的第一PMOS管的源极、所述的第一PMOS管的衬底和所述的第二PMOS管的衬底均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第一NMOS管的衬底、所述的第二NMOS管的源极和所述的第二NMOS管的衬底均接地，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为第一信号输入端，所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为第二信号输入端，其特征在于所述的低电压高性能低功耗C单元还包括信号驱动门、弱反馈门和地反馈门；
所述的信号驱动门包括第三PMOS管和第三NMOS管，所述的弱反馈门包括第四PMOS管和第四NMOS管，所述的地反馈门包括第五NMOS管；所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第四PMOS管的源极和所述的第四PMOS管的衬底均接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为信号输出端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的漏极、所述的第四NMOS管的漏极和所述的第五NMOS管的栅极均与所述的第二PMOS管的漏极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极、所述的第五NMOS管的衬底、所述的第三NMOS管的衬底以及第四NMOS管的衬底接地。
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