CN104202032B - 单相位时钟低电平异步复位低功耗触发器及其控制方法 - Google Patents

单相位时钟低电平异步复位低功耗触发器及其控制方法 Download PDF

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Abstract

本发明公开一种单相位时钟低电平异步复位低功耗触发器及其控制方法，所述触发器包括主锁存器、从锁存器和输出电路，所述主锁存器由数据输入电路和数据锁存电路构成；所述从锁存器由两个自适应耦合单元和两个反相器构成，自适应耦合单元和反相器交叉串联；所述输出电路由两个连接到从锁存器的反相器构成。本发明公开的异步复位低功耗触发器，采用单相位时钟，省去了传统触发器中产生双相位时钟信号的时钟缓冲单元，从而当触发器的数据翻转率较低时具有更低的功耗。

Description

单相位时钟低电平异步复位低功耗触发器及其控制方法
技术领域
本发明涉及一种单相位时钟低电平异步复位低功耗触发器电路及其控制方法，所有电路元件都可由MOS晶体管构成，用于降低芯片的功耗，属于集成电路设计领域。
背景技术
1968年Intel公司的工程师戈登·摩尔根据芯片发展趋势做出了一个晶体管发展报告，也就是著名的摩尔定律：集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。同时集成电路制造技术的持续演进也印证了摩尔定律的正确性，1965年一个芯片可以集成60个器件，而到了1975年这个数字翻了一千倍，达到6万，2012年AMD公司推出的推土机处理器的晶体管数目则超过12亿个，同时工艺也从微米量级发展到深亚微米量级，如TSMC公司的28nm工艺现在已经规模量产，并于2013年试产20nm工艺，2014年试产16nm FinFET(Fin Field-Effect Transistor)工艺技术。与此相对应芯片的功耗密度也迅速成倍增加，芯片的功耗问题不仅影响芯片的性能，同时对芯片的稳定性、封装成本的影响越来越大，降低芯片的功耗对芯片设计者而言越来越紧迫。
在90nm工艺成为实用技术之前，解决功耗的方法就是简单的减小芯片的几何尺寸，降低电容以及芯片的工作电压，就可以降低芯片的功耗。但随着集成电路的生产工艺进入65nm以及深亚微米尺寸后，芯片的工作电压已经基本保持恒定，同时晶体管的漏电问题也变的不可忽略，并使得降低功耗变得越来越困难。另外随着工艺尺寸的持续缩小，使得系统芯片(System on Chip,SoC)设计技术迅速发展，单个芯片上集成的功能模块越来越多，芯片的集成度和工作频率持续提高，功耗密度也越来越大，从而对芯片的设计和散热提出了严峻的挑战。
另外移动互联网时代的到来大大促进了各种智能终端的繁荣，多核高性能、高分辨率大屏幕、超清晰视频编解码、超薄便携的产品越来越受到消费者的欢迎，同时也越来越耗电，而为智能终端提供能源的电池的容量每5年只有30％的增长，远远满足不了智能终端的功耗增长需求。另外对便携超薄的需求和大容量电池的安全隐患都限制了电池容量的增长，这极大的影响了终端设备的用户体验，使得低功耗产品更有市场竞争力。
近年来降低芯片静态功耗的主流技术有：多阈值、电源关断(PowerGate)、低功耗单元等。降低芯片动态功耗的主流技术有：多电压域、时钟关断(ClockGate)、动态电压频率调节(Dynamic Voltage Frequency Scaling,DVFS)以及低功耗单元等。
日本东芝公司早期在1999年的国际固态电路会议(International Solid-StateCircuits Conference,ISSCC)上就提出了一种在时钟端进行时钟门控来降低功耗的触发器(Clock on demand flip-flop,CODFF)，通过将触发器的输入端D和输出端Q进行异或操作来判断触发器是否需要进行状态翻转，从而对触发器的时钟端进行控制。Nedovic等人2000年对基于脉冲的高性能混合触发器(Hybrid Latch Flip-Flop,HLFF)进行了低功耗优化，当输入端不改变时利用触发器之前的状态信息将内部的节点锁定在低电平，从而实现有条件的预充电，以此来降低HLFF触发器的功耗，但是对触发器的性能带来了负面的影响。在高性能触发器HLFF的基础上，近年来还有DMFF(Data-mapping Flip-Flop)、CPFF(Conditional precharge Flip-Flop)、CCKFF(Conditional clocking Flip-Flop)、CCFF(Conditional-capture Flip-Flop)等新型低功耗触发器。
在典型的数字SoC芯片中，主要由低电平异步复位触发器构成的时序逻辑所消耗的功耗占芯片整体功耗的比重较大，可高达60％。同时在SoC芯片中触发器的数据翻转率却只有5％～15％。如此低的数据翻转率导致触发器消耗的功耗大部分被其内部用来产生双相时钟信号的时钟缓冲器所占据。
发明内容
发明目的：目前在芯片设计中功耗问题越来越受到芯片设计者的重视，已经成为芯片设计的主要约束之一，降低芯片的功耗对芯片的性能、稳定性以及封装成本具有重要意义，同时触发器的功耗在芯片的总体功耗中比重比较大。本发明的目的在于提供一种单相位时钟低电平异步复位低功耗触发器电路及其控制方法，触发器采用单相位时钟电路，消除了传统的触发器内部用来产生双相时钟信号的时钟缓冲器，从而显著降低触发器的功耗。
技术方案：
一种单相位时钟低电平异步复位低功耗触发器，包括主锁存器、从锁存器和 输出单元，其特征在于：
所述主锁存器由数据输入单元和数据锁存单元组成，数据输入单元由二输入与门X1、二输入或门X2和二输入与非门X3组成，数据锁存单元由二输入与门X4、二输入或非门X5和反相器X6组成，二输入与门X1的一个输入端连接时钟信号CK，另一个输入端连接二输入或非门X5的输出端，二输入与门X1的输出端连接二输入或门X2的一个输入端，二输入或门X2的另一个输入端连接输入数据D，二输入或门X2的输出端连接二输入与非门X3的一个输入端，二输入与非门X3的另一个输入端连接异步复位信号RDN，二输入与门X4的一个输入端连接时钟信号CK，另一个输入端连接反相器X6的输出端，二输入与门X4的输出端连接二输入或非门X5的一个输入端，二输入或非门X5的另一个输入端连接二输入与非门X3的输出端，二输入或非门X5的输出端连接反相器X6的输入端；
所述从锁存器由两个自适应耦合单元，反相器X7、X8，NMOS管MN0、MN1和PMOS管MP2构成，NMOS管MN0、MN1的源极/漏极分别连接二输入或非门X5的输出端和反相器X6的输出端，栅极均连接时钟信号CK，漏极/源极分别连接反相器X7、X8的输入端；PMOS管MP2的栅极连接异步复位信号RDN，其源极/漏极连接电源VDD，漏极/源极连接反相器X8的输入端；自适应耦合单元由一个PMOS管和一个NMOS管构成，PMOS管和NMOS管的栅极、漏极、源极分别相连形成自适应耦合单元的栅极、漏极、源极，其中一个自适应耦合单元的栅极连接二输入或非门X5的输出端，其源极/漏极连接反相器X8的输入端，漏极/源极连接反相器X7的输出端；另一个自适应耦合单元的栅极连接反相器X6的输出端，其源极/漏极连接反相器X7的输入端，漏极/源极连接反相器X8的输出端；
所述输出单元由反相器X9、X10构成，反相器X9的输入端连接反相器X7的输出端，反相器X10的输入端连接反相器X8的输出端。
所述单相位时钟低电平异步复位低功耗触发器的控制方法如下：
在主锁存器中：二输入与门X4、二输入或非门X5和反相器X6构成保存数据的锁存单元，当时钟信号CK为低电平时，通过二输入与门X4将锁存单元打开，输入数据D通过二输入或门X2、二输入与非门X3和二输入或非门X5写入锁存单元；当时钟信号CK为高电平时，数据锁存单元对输入数据D进行锁存；
在从锁存器中：反相器X7、X8和两个自适应耦合单元构成一个保存数据的 耦合环路，自适应耦合单元削弱该环路的耦合程度，降低环路状态翻转时所需的电路强度；当时钟信号CK为高电平时，NMOS管MN0、MN1导通，从锁存器打开，将主锁存器输出的数据进行输出到输出单元，当时钟信号CK为低电平时，NMOS管MN0、MN1关闭，从锁存器关闭，将主锁存器输出的数据进行锁存，输出单元的输出保持不变。
主锁存器和从锁存器中都有复位信号RDN，复位信号RDN对主锁存器和从锁存器的输出值进行复位，从而设定触发器的初始状态。
本发明触发器的主锁存器电路在时钟信号CK为低电平时打开，对触发器输入数据D进行采样；在CK为高电平时关闭，对采样到的数据进行锁存并输出到从锁存器中。从锁存器电路在时钟信号CK为高电平时打开，将主锁存器电路输出的数据直接输出到输出端；在CK为低电平时关闭，将之前主锁存器输出的数据进行锁存，从而保持触发器的输出状态不变。触发器的输出端将从锁存器的输出进行缓冲输出，避免从锁存器的输出受到外界电路的影响，并可通过改变其MOS管的宽度提高不同的驱动能力。
本发明与现有技术相比，其有益效果是：
1、本发明中，主、从锁存器均只使用了时钟信号CK，CK没有经过反相器产生有延迟的同相位或者反相位的时钟信号。由于采用单相位时钟电路，去掉了传统主从式触发器中用于产生双相位时钟信号的时钟缓冲器(反相器)，显著降低了触发器的功耗，数据翻转率越低功耗越低；相对于标准单元库中的普通触发器，当数据翻转率为0时，本发明触发器的功耗收益高达81.1％，更适合应用于SoC设计，可以有效降低芯片的功耗。
2、二输入与门X1和二输入或门X2可以防止当输入数据D和数据锁存单元中的数据都为零时，二输入或门X2和二输入与非门X3在每一个时钟周期进行翻转，从而降低了触发器的功耗。
3、从锁存器中采用自适应耦合单元削弱了环路耦合程度，从而降低了环路状态翻转时所需的电路强度，也就降低了所需的功耗，同时削弱了锁存时的状态竞争。
4、相比单纯的自适应耦合触发器，本发明触发器的主锁存器具有更小 的传输延时，本发明电路的性能要高。
5、本发明触发器采用主、从锁存器式的电路结构，具有较高的稳定性。
附图说明
图1是作为本发明第一实施例的电路结构框图；
图2是作为本发明第一实施例电路结构中数据输入部分的MOS管结构图；
图3是作为本发明第一实施例电路结构中数据锁存部分的MOS管结构图；
图4是作为本发明第一实施例电路结构中主锁存器中合并一个MOS管的结构示意图；
图5是作为本发明第一实施例的电路结构在SMIC65nmLL工艺下，SS工艺角、1.2V、125℃条件下的HSPICE功能仿真图；
图6是作为本发明第一实施例的参考电路的电路结构示意图；
具体实施方式
下面对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。
实施例1：
[触发器电路的结构框图]
图1为本发明第一实施例的电路结构框图。是一种单相位时钟低电平异步复位低功耗触发器电路(TAFF)，包括主锁存器1、从锁存器2和输出单元3。
所述主锁存器由数据输入单元4和数据锁存单元5构成，在数据输入单元4中，时钟信号CK和锁存信号B作为二输入与门X1的两个输入信号，该二输入与门X1的输出信号和触发器的输入数据D再作为二输入或门X2的两个输入信号，该二输入或门X2的输出信号和触发器的异步复位信号RDN信号再作为二输入与非门X3的两个输入信号，该二输入与非门X3的输出信号为DN；在数据锁存单元5中，时钟信号CK和主锁存器的反相锁存信号BN作为二输入与门X4的两个输入信号，该二输入与门X4的输出信号和DN信号作为二输入或非门X5的两个输入信号，该二输入或非门X5的输出信号接反相器X6的输入端，该反相器X6的输出信号为BN。
所述从锁存器2由两个自适应耦合单元6、两个反相器X7、X8、两个NMOS管MN0、MN1和一个PMOS管MP2构成。本发明中所有PMOS管的衬底连接电源信号VDD、所有的NMOS管的衬底连接地信号VSS。主锁存器1的输出的锁存信号B和反相锁存信号BN分别连接到MN0和MN1的源极/漏极(表示源极或漏极，因为MOS管的源、漏可交换使用，下同)、MN0和MN1的栅极连接时钟信号CK，其漏极/源极输出信号分别为F和FN。信号F和FN分别作为反相器X7、X8的输入信号，反相器X7、X8的输出信号分别为GN和G。PMOS管MP2的栅极连接触发器的异步复位信号RDN，其源极/漏极连接电源VDD，漏极或源极连接信号FN。一个自适应耦合单元由PMOS管MP11和NMOS管MN11构成，MP11的栅极、源极和漏极分别和MN11的栅极、源极和漏极连接在一起作为该自适应耦合单元的栅极、源极、漏极。该自适应耦合单元的栅极连接BN信号，另外两端分别连接信号F和G，另一个自适应耦合单元由PMOS管MP22和NMOS管MN22构成，MOS管之间的连接关系同前所述。该自适应耦合单元的栅极连接信号B，其另外两端分别连接信号FN和GN。
输出电路3由两个反相器构成，一个反相器的输入信号为GN，输出信号为Q，另一个反相器的输入信号为G，输出信号为QN。
[主锁存器数据输入电路MOS结构图]
图2为本发明第一实施例中主锁存器数据输入部分的MOS电路结构图。PMOS管M0的栅极连接触发器的异步复位端RDN，源极/漏极和漏极/源极分别连接电源VDD和信号DN；PMOS管M1的栅极连接主锁存器数据锁存部分的信号B，源极/漏极和漏极/源极分别连接电源VDD和内部节点n1；PMOS管M2的栅极连接触发器的时钟信号CK，源极/漏极和漏极/源极分别连接电源VDD和内部节点n1；PMOS管M3的栅极连接触发器的数据信号D，源极/漏极和漏极/源极分别连接内部节点n1和信号DN；NMOS管M4的栅极接触发器的数据信号B，漏极/源极和源极/漏极分别连接信号DN和内部节点n2；NMOS管M5的栅极接触发器的数据信号D，漏极/源极和源极/漏极分别连接信号DN和内部节点n3；NMOS管M6的栅极接触发器的数据信号CK，漏极/源极和源极/漏极分别连接内部节点n2和内部节点n3；NMOS管M7的栅极接触发器的异步复位信号RDN，漏极/源极和源极/漏极分别连接内部节点n3和地信号VSS；整个MOS管电路结构的逻辑功能和图1中的数 据输入单元的逻辑功能一致。
[主锁存器数据锁存电路MOS结构图]
图3为本发明第一实施例中主锁存器数据锁存部分的MOS电路结构图。PMOS管M8的栅极连接触发器的时钟信号CK，源极/漏极和漏极/源极分别电源VDD和内部节点n4；PMOS管M9的栅极连接主锁存器数据锁存部分的信号BN，源极/漏极和漏极/源极分别电源VDD和内部节点n4；PMOS管M10的栅极连接主锁存器数据输入部分的输入信号DN，源极/漏极和漏极/源极分别连接内部节点n4和输出信号B；NMOS管M11的栅极连接输出信号BN，漏极/源极和源极/漏极分别连接输出信号B和内部节点n5；NMOS管M12的栅极接触发器的时钟信号CK，漏极/源极和源极/漏极分别连接内部节点n5和地信号VSS；NMOS管M13的栅极连接主锁存器中数据输入部分的输出信号DN，漏极/源极和源极/漏极分别连接输出信号B和地信号VSS；PMOS管M14的栅极接输出信号B，源极/漏极和漏极/源极分别连接电源VDD和输出信号BN；PMOS管M15的栅极接输出信号B，漏极/源极和源极/漏极分别连接输出信号BN和地信号VSS；整个MOS管电路结构的逻辑功能和图1中的数据锁存部分的逻辑功能一致。
[主锁存器进行MOS管和并后的MOS管结构图]
图4为本发明第一实施例中主锁存器的MOS电路结构图，相比直接将图2和图3连接起来构成的主锁存器，图4所示MOS管结构图将PMOS管M8和PMOS管M2合并成一个PMOS管M2，省去了PMOS管M8。接下来对合并的原理进行说明，在逻辑功能上，在合并前，当CK为低电平时，PMOS管M2和M8都导通，内部节点n1和n4都为高电平，当CK为高电平时，PMOS管M2和M8都关闭，内部节点n1的电平状态取决于信号B控制的PMOS管M1，内部节点n4的电平状态取决于信号BN控制的PMOS管M9；在合并后，去掉PMOS管M8，将PMOS管M2的源极/漏极和漏极/源极分别连接到内部节点n1和n4。合并后，当CK为低电平时，PMOS管M2导通，将内部节点n1和n4连接在一起，由于信号B和BN是相反，必然有一个是低电平，导致相应的PMOS管导通，n1和n4至少有一个是高电平，由于导通的PMOS管M2将n1和n4连接在一起，n1和n4都是高电平，和合并前的状态一致；当CK为高电平是，PMOS管M2关闭，将内部节点n1和n4隔离开，此时内部节点n1的电平状态取决于信号B控制的PMOS管M1，内部节点n4的电平状态取决于信 号BN控制的PMOS管M9。经过分析可知，合并前后主锁存器的逻辑功能保持一致。
[触发器的控制原理]
在主锁存器中：二输入与门X4、二输入或非门X5和反相器X6构成保存数据的锁存单元，当时钟信号CK为低电平时，通过二输入与门X4将锁存单元打开，输入数据D通过二输入或门X2、二输入与非门X3和二输入或非门X5写入锁存单元；当时钟信号CK为高电平时，数据锁存单元对输入数据D进行锁存；
在从锁存器中：反相器X7、X8和两个自适应耦合单元构成一个保存数据的耦合环路，自适应耦合单元削弱该环路的耦合程度，降低环路状态翻转时所需的电路强度；当时钟信号CK为高电平时，NMOS管MN0、MN1导通，从锁存器打开，将主锁存器输出的数据进行输出到输出单元，当时钟信号CK为低电平时，NMOS管MN0、MN1关闭，从锁存器关闭，将主锁存器输出的数据进行锁存，输出单元的输出保持不变。
[触发器的功能仿真图]
图5是按照图1所示的电路结构图并采用图4所示MOS管合并方法进行电路设计后在SMIC65nmLL(Low Leakage)工艺下，SS工艺角、1.2V、125℃条件下进行HSPICE仿真时部分信号的仿真波形图。从0ns开始到4ns时，触发器的复位信号处于有效的低电平复位状态，触发器的输出端Q的状态保持复位的低电平状态，在时钟信号CK的上升沿，不随数据输入信号D而改变。4ns以后复位信号RDN的有效信号解除，在时钟信号CK的第3个上升沿，触发器的输出端Q经过一定的延时后从低电平翻转为高电平，和时钟信号CK上升沿时数据信号D的高电平状态保持一致，触发器正确采样到输入数据。在时钟信号CK的第4个上升沿时，数据信号D变为低电平，上升沿后触发器的输出端Q经过一定的延时后从高电平翻转为低电平，正确采样到输入数据。
[触发器的版图]
图6是按照图1所示的电路结构图并采用图4所示MOS管合并方法进行电路设计后在SMIC65nmLL(Low Leakage)工艺下进行版图设计后驱动系数为V0的版图截图。在该实施例中共设计了四个驱动系数(V0、V1、V2和V4)的低电平异步复位触发器电路。
[参考触发器的电路结构]
该实施例选择的参考触发器的电路结构即SMIC65nm LL工艺下标准单元库中的低电平异步复位触发器(DRNHD)。DRNHD触发器是基于传统的主从锁存器的电路结构。
[触发器的性能和功耗收益]
本文中的best环境是指采用的工艺角为FF、电压为1.32V、温度为-40℃；typical环境是指采用的工艺角为TT、电压为1.2V、温度为25℃；worst环境是指采用的工艺角为SS、电压为1.08V、温度为125℃。表1是在worst环境下对本发明的低功耗触发器(TAFF)和传统标准单元库中的触发器DRNHD进行HSPICE仿真得到性能以及在数据翻转率(α)为100％(α＝1)、10％(α＝0.1)和零翻转率(α＝0)时的功耗收益表。功耗收益是指本发明设计的低功耗触发器在相比DRNHD触发器功耗的节省百分比。从表1中可知，本发明的低功耗触发器(TAFF)具有良好的低功耗特性，数据变化率越低功耗收益越高，在零数据变化率时，驱动系数为V0的TAFFV0触发器达到最大的功耗收益，为81.1％。当数据变化率为10％和100％时，TAFFV0的功耗收益分别为65.9％和7.6％。
表1对触发器进行HSPICE仿真得到的性能和功耗收益表
[在ISCAS89电路中的功耗收益]
ISCAS89基准测试电路包含一系列经典电路，为学习电路故障诊断，测试向量研究和电路功耗的分析评测提供实验电路。本文从其中选择了五个常用的电路s9234，s5378，s38584，s38417，s13207作为本实验的功耗评测电路。对这五个电路采用基于SynopsysEDA工具的数字集成电路设计流程进行设计，并进行功耗的分析。表2是将本发明提出的低功耗触发器(TAFF)和参考的触发器(DRNHD)应用于上述五个电路中，通过将数据翻转率设为5％、10％以及15％三种情况并在best、typical以及worst三个工作环境下进行功耗的仿真情况。
从表1可知使用本发明设计的低功耗触发器单元后ISCAS89电路的功耗具有明显的降低，功耗最高可降低69.03％。对所有电路而言，在相同的工作环境下随着电路数据翻转率的降低，电路的功耗收益随之升高，如工作在typical环境下的电路s13207，在数据变化率为5％时功耗收益为68.71％，将数据变化率为10％时，功耗收益降低为56.42％，当数据变化率进一步升高到15％时，其功耗收益下降为47.12％。电路的功耗收益与数据变化率相关的特性与本发明设计的基于数据变化率的低功耗触发器的功耗节省特性相吻合。
表2ISCAS89电路在各个工作环境下的功耗收益表

Claims (7)

1.一种单相位时钟低电平异步复位低功耗触发器，包括主锁存器(1)、从锁存器(2)和输出单元(3)，其特征在于：
所述主锁存器(1)由数据输入单元(4)和数据锁存单元(5)组成，数据输入单元(4)由二输入与门X1、二输入或门X2和二输入与非门X3组成，数据锁存单元(5)由二输入与门X4、二输入或非门X5和反相器X6组成，二输入与门X1的一个输入端连接时钟信号CK，另一个输入端连接二输入或非门X5的输出端，二输入与门X1的输出端连接二输入或门X2的一个输入端，二输入或门X2的另一个输入端连接输入数据D，二输入或门X2的输出端连接二输入与非门X3的一个输入端，二输入与非门X3的另一个输入端连接异步复位信号RDN，二输入与门X4的一个输入端连接时钟信号CK，另一个输入端连接反相器X6的输出端，二输入与门X4的输出端连接二输入或非门X5的一个输入端，二输入或非门X5的另一个输入端连接二输入与非门X3的输出端，二输入或非门X5的输出端连接反相器X6的输入端；
所述从锁存器(2)由两个自适应耦合单元(6)，反相器X7、X8，NMOS管MN0、MN1和PMOS管MP2构成，NMOS管MN0、MN1的源极分别连接二输入或非门X5的输出端和反相器X6的输出端，栅极均连接时钟信号CK，漏极分别连接反相器X7、X8的输入端；或者，NMOS管MN0、MN1的漏极分别连接二输入或非门X5的输出端和反相器X6的输出端，栅极均连接时钟信号CK，源极分别连接反相器X7、X8的输入端；PMOS管MP2的栅极连接异步复位信号RDN，其源极连接电源VDD，漏极连接反相器X8的输入端；或者，PMOS管MP2的漏极连接电源VDD，源极连接反相器X8的输入端；自适应耦合单元(6)由一个PMOS管和一个NMOS管构成，PMOS管和NMOS管的栅极、漏极、源极分别相连形成自适应耦合单元(6)的栅极、漏极、源极，其中一个自适应耦合单元(6)的栅极连接二输入或非门X5的输出端，其源极连接反相器X8的输入端，漏极连接反相器X7的输出端；或者，所述其中一个自适应耦合单元(6)的漏极连接反相器X8的输入端，源极连接反相器X7的输出端；另一个自适应耦合单元(6)的栅极连接反相器X6的输出端，其源极连接反相器X7的输入端，漏极连接反相器X8的输出端；或者，所述另一个自适应耦合单元(6)的漏极连接反相器X7的输入端，源极连接反相器X8的输出端；
所述输出单元(3)由反相器X9、X10构成，反相器X9的输入端连接反相器X7的输出端，反相器X10的输入端连接反相器X8的输出端。
2.如权利要求1所述的单相位时钟低电平异步复位低功耗触发器，其特征在于二输入与门X4、二输入或非门X5和反相器X6构成一个保存数据的耦合环路。
3.如权利要求1所述的单相位时钟低电平异步复位低功耗触发器，其特征在于反相器X7、X8和两个自适应耦合单元构成一个保存数据的耦合环路，自适应耦合单元削弱该耦合环路的 耦合程度，降低环路状态翻转时所需的电路强度。
4.如权利要求1所述的单相位时钟低电平异步复位低功耗触发器，其特征在于：二输入与门X1和二输入或门X2防止当输入数据D和数据锁存单元(5)中的数据都为零时，二输入或门X2和二输入与非门X3在每一个时钟周期进行翻转。
5.如权利要求1所述的单相位时钟低电平异步复位低功耗触发器，其特征在于：输出单元(3)的反相器X9、X10分别输出与输入数据D相位相同和相位相反的数据。
6.如权利要求1所述单相位时钟低电平异步复位低功耗触发器的控制方法，其特征在于：
在主锁存器(1)中：二输入与门X4、二输入或非门X5和反相器X6构成保存数据的锁存单元，当时钟信号CK为低电平时，通过二输入与门X4将锁存单元打开，输入数据D通过二输入或门X2、二输入与非门X3和二输入或非门X5写入锁存单元；当时钟信号CK为高电平时，数据锁存单元(5)对输入数据D进行锁存；
在从锁存器(2)中：反相器X7、X8和两个自适应耦合单元构成一个保存数据的耦合环路，自适应耦合单元削弱该环路的耦合程度，降低环路状态翻转时所需的电路强度；当时钟信号CK为高电平时，NMOS管MN0、MN1导通，从锁存器(2)打开，将主锁存器(1)输出的数据输出到输出单元(3)，当时钟信号CK为低电平时，NMOS管MN0、MN1关闭，从锁存器(2)关闭，将主锁存器(1)输出的数据进行保存，输出单元(3)的输出保持不变。
7.如权利要求6所述的控制方法，其特征在于：异步复位信号RDN对主锁存器(1)和从锁存器(2)的输出值进行复位，设定触发器的初始状态。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966953B2 (en) * 2016-06-02 2018-05-08 Qualcomm Incorporated Low clock power data-gated flip-flop
CN106529067B (zh) * 2016-11-23 2019-03-15 中国电子科技集团公司第五十四研究所 一种低功耗时钟动态管理电路及管理方法
CN108649927B (zh) * 2018-07-05 2023-06-20 华南理工大学 一种低功耗d触发器
CN111061358B (zh) * 2018-10-15 2021-05-25 珠海格力电器股份有限公司 一种无时钟芯片唤醒电路、唤醒方法、芯片
CN109639268B (zh) * 2018-11-20 2023-05-05 珠海市杰理科技股份有限公司 D触发器及鉴频鉴相器电路
CN112311385B (zh) * 2020-10-31 2022-10-18 拓维电子科技(上海)有限公司 一种门控时钟电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761153A (zh) * 2005-11-04 2006-04-19 清华大学 高速低功耗主从型d触发器
CN102437836A (zh) * 2011-12-19 2012-05-02 宁波大学 一种低功耗短脉冲产生电路及低功耗脉冲型d触发器
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965261B2 (en) * 2003-11-13 2005-11-15 Texas Instruments Incorporated Ultra low-power data retention latch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761153A (zh) * 2005-11-04 2006-04-19 清华大学 高速低功耗主从型d触发器
CN102437836A (zh) * 2011-12-19 2012-05-02 宁波大学 一种低功耗短脉冲产生电路及低功耗脉冲型d触发器
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器

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