TWI517579B - 位準移位電路以及利用位準移位電路之半導體裝置 - Google Patents

位準移位電路以及利用位準移位電路之半導體裝置 Download PDF

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Description

位準移位電路以及利用位準移位電路之半導體裝置
本發明係關於一種用於半導體裝置之位準移位電路，以及用於半導體裝置之一具有閂鎖之位準移位電路，例如一NAND快閃記憶體。
在半導體裝置中，如一NAND快閃記憶體，為了符合廣泛性的需求，一半導體裝置(晶片裝置)被設計可操作於多種外部電源供給電壓，例如3.3V或1.8V。
第22圖為一方塊圖表示當外部電源供給電壓VCC為3.3V施加於傳統的快閃記憶體，各個電路的電源供給電壓使用狀態。此外，第23圖為一方塊圖表示當外部電源供給電壓VCC為1.8V施加於傳統的快閃記憶體，各個電路的電源供給電壓使用狀態。在第22以及23圖中，NAND型快閃記憶體由記憶體單元陣列1，一頁面緩衝器2，一列解碼器3，一電源供給電路4(高電壓HV，中電壓MV)，電源供給電路5(參考電壓Vref以及低電壓LV)，一控制邏輯6，一緩衝器及閂鎖等7，一輸入/輸出緩衝器8，以及一輸入信號緩衝器9所構成。
第22以及23圖為相同NAND型快閃記憶體，但是被施加不同的外部電源供給電壓VCC，且各電路之電源供給電壓狀態不相同。在第22圖之實施例中，在輸入/輸出緩衝器8以及輸入信號緩衝器9的內部電源供給電壓VDD為3.3V。在部分頁面緩衝器2、部分列解碼器3、電源供給電 路5、控制邏輯6以及緩衝器及閂鎖等7的內部電源供給電壓VDD為1.9V。在另一部分的頁面緩衝器2、另一部分的列解碼器3以及電源供給電路4的內部電源供給電壓VDD為5V。在第23圖之實施例中，在部分頁面緩衝器2、部分列解碼器3、電源供給電路5、控制邏輯6、緩衝器及閂鎖等7、輸入/輸出緩衝器8以及輸入信號緩衝器9的內部電源供給電壓VDD為1.8V。在另一部分的頁面緩衝器2、另一部分的列解碼器3、電源供給電路4的內部電源供給電壓VDD為5V。因此，舉例來說，在快閃記憶體內部，需要提供一種位準移位電路用以將外部電壓位準移位至內部電壓，以及將內部電壓位準移位至外部電壓。
第24圖係表示有關先前技術之位準移位電路之電路圖。如第24圖所示，先前技術實施例之位準移位電路包括(1)一閂鎖10，由環形串聯之二個反向器11以及12組成，(2)一反相器13，將閂鎖10之輸出資料反相以及輸出一輸出資料信號DOUT(VCC)，(3)NMOS電晶體31以及32，根據用以指示閂鎖操作之高電壓位準之一閂鎖信號導通，(4)一NMOS電晶體21，根據高電壓位準之輸入資料信號DIN(VDD)導通，(5)一反相器14，將輸入資料信號DIN(VDD)反相，以及(6)一NMOS電晶體22，根據反相器14的之高電壓位準之輸出資料信號導通。
在這個實施例中，輸入資料信號DIN(VDD)括號中的符號指的是其高電壓位準為高電壓位準之電源供給電壓VDD，而輸出資料信號DOUT(VCC)括號中的符號指的是其高電壓位準為高電壓位準之電源供給電壓VCC。因此， 位準移位電路提供一閂鎖10以暫時保持輸入資料信號DIN(VDD)，將電壓VDD位準移位至電壓VCC，並輸出電壓VCC。在一些NAND型快閃記憶體中，為了輸出資料信號至一外部裝置，通常必須將頁面緩衝器2的內部VDD位準資料信號位準移位至外部VCC位準資料信號。
在上述結構之位準移位電路中，仍有切換速度相對較慢的問題。
第25圖係表示第24圖之位準移位電路之延遲時間的實驗結果表格。在這個例子中，電壓VCC與電壓VDD相同，輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間非常緩慢。因此，會有資料信號的輸出週期的邊際時間相當小的問題。
此外，對比至第24圖所示之傳統實施例，若輸入資料信號DIN連接至其他反相器且其輸出連接至NMOS電晶體21的閘極時，以致於輸入資料信號DIN輸入至NMOS電晶體22的閘極，而非如第24圖所示將反相器14之輸出資料信號輸入至NMOS電晶體22的閘極，此時仍然有輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間非常緩慢的問題。
本發明的目的在於解決關於位準移位電路之上述傳統的問題，例如快閃記憶體的位準移位電路，並且提供位準移位電路以及使用位準移位電路的半導體裝置，比起傳統 技術更可減少輸入信號上升/下降與輸出信號下降之間的延遲時間。
根據本發明之一實施例之位準移位電路，用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後，透過一輸出反相器輸出具有一第二位準之一資料輸出信號，其中上述位準移位電路包括：一位準設定電路，當上述輸出資料信號具有一低電壓位準時，根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準。
根據本發明之一實施例之上述位準設定電路耦接至上述輸出反相器之一輸出端點，且具有一汲極以及一源極耦接至接地端之一NMOS電晶體，且其中當上述輸入資料信號為一高電壓位時，上述NMOS電晶體導通。
根據本發明之一實施例之上述位準設定電路更包括一第一反相器將具有高電壓位準之上述輸入資料信號反相為一反相信號，以及輸出上述反相信號至上述輸出反相器之上述輸出端點。
根據本發明之一實施例之上述位準設定電路更包括：一第二反相器，將具有低電壓位準之上述輸入資料信號反相為一反相信號；以及一NMOS電晶體，具有一汲極以及一源極耦接至接地端，且其中上述NMOS電晶體隨著上述反相信號導通。
根據本發明之一實施例之上述位準設定電路輸出具有低電壓位準之上述輸入資料信號至上述輸出反相器之輸出端。
根據本發明之一實施例之上述閂鎖具有四個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
根據本發明之一實施例之上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，其中上述閂鎖共具有六個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
根據本發明之一實施例之上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，以及二PMOS電晶體分別插入於上述二反相器以及接地端之間，其中上述閂鎖共具有八個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
根據本發明之一實施例之上述閂鎖以及上述輸出反相器包括藉由高於上述第一電壓位準之一高電壓電源供給驅動之電晶體，且上述第二電壓位準高於上述第一電壓位準。
根據本發明之一實施例之上述位準移位電路為一半導體裝置使用具有上述第一電壓位準以及上述第二電壓位準之二電源供給電壓。
根據本發明之一實施例之上述半導體裝置為快閃記憶體。
根據本發明之一實施例之半導體裝置具有上述位準移位電路之特徵。
因此，根據本發明用以改變一預定電壓至一相同電壓，比起傳統技術更可大幅減少輸入信號改變與輸出信號 下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
【用於實施發明的形態】
本發明之相關實施例配合所附圖式作詳細說明如下。此外，以下各實施例中相同的組成單元以相同的符號作為表示。
【第一實施例】
第1A圖係顯示根據本發明之第一實施例之位準移位電路之電路圖。第1A圖之位準移位電路用於一半導體晶片裝置，例如，快閃記憶體，將一輸入資料信號DIN(VDD)位準移位至一輸出資料信號DOUT(VCC)，且更包括一位準設定電路用以當輸出資料信號DOUT下降時，強制將輸出資料信號DOUT設定為低電壓位準。位準設定電路設置一NMOS電晶體23，其汲極偶接至接地端，以致於比起傳統技術更可大幅減少輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間。
第1A圖之位準移位電路包括(1)一閂鎖10，由環形串聯之二個反向器11以及12組成，(2)一反相器13，將閂鎖10之輸出資料反相以及輸出一輸出資料信號DOUT(VCC)，(3)NMOS電晶體31、32以及33，根據用以指示閂鎖操作之高電壓位準之一閂鎖信號導通，(4)NMOS電晶體21以及23，根據高電壓位準之輸入資料信號DIN(VDD)導通，(5)一反相器14，將輸入資料信號DIN(VDD) 反相，以及(6)一NMOS電晶體22，根據反相器14的之高電壓位準之輸出資料信號導通。
此外，反相器11-13由電源電壓VCC驅動，而反相器14由電源電壓VDD驅動。
關於上述第1A圖組成之位準移位電路，當在執行閂鎖操作而輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體31、32以及33會導通。此時，當輸入資料信號DIN(VDD)上升且用以輸出閂鎖(latch)10資料之輸出資料信號DOUT(VCC)下降時，NMOS電晶體23將強制設置輸出資料信號DOUT為低電壓位準。由於更加入了NMOS電晶體23，故比起傳統技術更可大幅減少輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。位準移位電路可用於半導體裝置，如快閃記憶體。本發明的實驗結果將於後述段落中詳細說明。
第1B圖顯示一實施例利用簡易反相器圖示以表示第1A圖所示之位準移位電路。在此實施例中，各個反相器11-14，如第1A圖所示，以四個MOS電晶體組成，並形成一熟知的CMOS正反器型閂鎖(CMOS flip-flop type latch)10。此外，為了標示簡易反相器圖示，P表示該反相器以電壓VCC驅動，而L表示該反相器以電壓VDD驅動。
【第二實施例】
第2圖係利用簡易圖案的反相器以顯示根據本發明之第二實施例之位準移位電路之電路圖。將第2圖之位準移位電路對比至第1B圖的位準移位電路，本實施例之特徵在 於(1)NMOS電晶體23被移除，以及(2)反相器14之輸出電壓被施加至NMOS電晶體33的預定的電極(如第2圖所示較低的電極，源極或汲極，且不同於連接至反相器13輸出端的電極以及NMOS電晶體33的閘極)。
如上述第2圖之位準移位器之操作如同第1A以及1B圖之位準移位器，具體來說，當在執行閂鎖操作而輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體31、32以及33會導通。此時，當輸入資料信號DIN(VDD)上升且用以輸出閂鎖10資料之輸出資料信號DOUT(VCC)下降時，反相器14之輸出電壓將強制設置輸出資料信號DOUT為低電壓位準，故比起傳統技術更可大幅減少輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
【第三實施例】
第3圖係利用簡易圖案的反相器以顯示根據本發明之第三實施例之位準移位電路之電路圖。將第3圖之位準移位電路對比至第1B圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體21被移除，以及(2)反相器14之輸出電壓被施加至NMOS電晶體31的預定的電極(如第3圖所示較低的電極，源極或汲極，且不同於連接至反相器12輸出端的電極以及NMOS電晶體31的閘極)。
如上述第3圖之位準移位器之操作如同第1B圖之位準移位器，且具有相同的效果。
【第四實施例】
第4圖係利用簡易圖案的反相器以顯示根據本發明之 第四實施例之位準移位電路之電路圖。將第4圖之位準移位電路對比至第2圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體21被移除，以及(2)反相器14之輸出電壓被施加至NMOS電晶體31的預定的電極(如第4圖所示較低的電極，源極或汲極，且不同於連接至反相器12輸出端的電極以及NMOS電晶體31的閘極)。
如上述第4圖之位準移位器之操作如同第2圖之位準移位器，且具有相同的效果。
【第五實施例】
第5圖係利用簡易圖案的反相器以顯示根據本發明之第五實施例之位準移位電路之電路圖。將第5圖之位準移位電路對比至第1B圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22以及反相器14被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體32的預定的電極(如第5圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第5圖之位準移位器之操作如同第1B圖之位準移位器，且具有相同的效果。
【第六實施例】
第6圖係利用簡易圖案的反相器以顯示根據本發明之第六實施例之位準移位電路之電路圖。將第6圖之位準移位電路對比至第2圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體32的預定的電極(如第6圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出 端的電極以及NMOS電晶體32的閘極)。
如上述第6圖之位準移位器之操作如同第2圖之位準移位器，且具有相同的效果。
【第七實施例】
第7圖係利用簡易圖案的反相器以顯示根據本發明之第七實施例之位準移位電路之電路圖。將第7圖之位準移位電路對比至第3圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體32的預定的電極(如第7圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第7圖之位準移位器之操作如同第3圖之位準移位器，且具有相同的效果。
【第八實施例】
第8圖係利用簡易圖案的反相器以顯示根據本發明之第八實施例之位準移位電路之電路圖。將第8圖之位準移位電路對比至第4圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體32的預定的電極(如第8圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第8圖之位準移位器之操作如同第4圖之位準移位器，且具有相同的效果。
【第九實施例】
第9圖係利用簡易圖案的反相器以顯示根據本發明之 第九實施例之位準移位電路之電路圖。將第9圖之位準移位電路對比至第1B圖的位準移位電路，本實施例之特徵在於(1)輸入資料電壓DIN被施加至NMOS電晶體22之閘極，以及(2)輸入資料電壓DIN被輸入至反相器14，且反相器14之輸出電壓被施加至各NMOS電晶體21以及23的閘極。
關於上述第9圖之位準移位器，當在執行閂鎖操作而輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體31、32以及33會導通。此時，當輸入資料信號DIN(VDD)下降且用以輸出閂鎖10資料之輸出資料信號DOUT(VCC)下降時，NMOS電晶體23將強制設置輸出資料信號DOUT為低電壓位準，故比起傳統技術更可大幅減少輸入信號DIN下降與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
【第十實施例】
第10圖係利用簡易圖案的反相器以顯示根據本發明之第十實施例之位準移位電路之電路圖。將第10圖之位準移位電路對比至第9圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體23被移除，以及(2)輸入資料信號DIN被施加至NMOS電晶體33的預定的電極(如第10圖所示較低的電極，源極或汲極，且不同於連接至反相器13輸出端的電極以及NMOS電晶體33的閘極)。
如上述第10圖之位準移位器之操作如同第9圖之位準移位器，具體來說，當在執行閂鎖操作而輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體31、32以及33會 導通。此時，當輸入資料信號DIN(VDD)下降且用以輸出閂鎖10資料之輸出資料信號DOUT(VCC)下降時，藉由輸入資料信號DIN強制設置輸出資料信號DOUT為低電壓位準，故比起傳統技術更可大幅減少輸入信號DIN下降與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
【第十一實施例】
第11圖係利用簡易圖案的反相器以顯示根據本發明之第十一實施例之位準移位電路之電路圖。將第11圖之位準移位電路對比至第9圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體21被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體31的預定的電極(如第11圖所示較低的電極，源極或汲極，且不同於連接至反相器12輸出端的電極以及NMOS電晶體31的閘極)。
如上述第11圖之位準移位器之操作如同第9圖之位準移位器，且具有相同的效果。
【第十二實施例】
第12圖係利用簡易圖案的反相器以顯示根據本發明之第十二實施例之位準移位電路之電路圖。將第12圖之位準移位電路對比至第10圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體21以及反相器14被移除，以及(2)輸入資料電壓DIN被施加至NMOS電晶體31的預定的電極(如第12圖所示較低的電極，源極或汲極，且不同於連接至反相器12輸出端的電極以及NMOS電晶體31的閘極)。
如上述第12圖之位準移位器之操作如同第10圖之位準移位器，且具有相同的效果。
【第十三實施例】
第13圖係利用簡易圖案的反相器以顯示根據本發明之第十三實施例之位準移位電路之電路圖。將第13圖之位準移位電路對比至第10圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，以及(2)輸入資料電壓DIN被輸入至反相器14，且反相器14之輸出電壓被施加至NMOS電晶體32的預定的電極(如第13圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第13圖之位準移位器之操作如同第10圖之位準移位器，且具有相同的效果。
【第十四實施例】
第14圖係利用簡易圖案的反相器以顯示根據本發明之第十四實施例之位準移位電路之電路圖。將第14圖之位準移位電路對比至第11圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，以及(2)輸入資料電壓DIN被輸入至反相器14，且反相器14之輸出電壓被施加至NMOS電晶體32的預定的電極(如第14圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第14圖之位準移位器之操作如同第11圖之位準移位器，且具有相同的效果。
【第十五實施例】
第15圖係利用簡易圖案的反相器以顯示根據本發明之第十五實施例之位準移位電路之電路圖。將第15圖之位準移位電路對比至第12圖的位準移位電路，本實施例之特徵在於(1)NMOS電晶體22被移除，(2)新增了反相器14，以及(3)輸入資料電壓DIN被輸入至反相器14，且反相器14之輸出電壓被施加至NMOS電晶體32的預定的電極(如第15圖所示較低的電極，源極或汲極，且不同於連接至反相器11輸出端的電極以及NMOS電晶體32的閘極)。
如上述第15圖之位準移位器之操作如同第12圖之位準移位器，且具有相同的效果。
【第十六實施例】
第16圖係顯示根據本發明之第十六實施例之位準移位電路之電路圖。第16圖之位準移位電路具有一電路用以將輸入資料信號DIN(VDD)位準移位至輸出資料信號DOUT(在本實施例中為VPP，其中電壓VPP為中間電壓或是高於VDD以及VCC的高電壓，例如5V)。將第16圖之位準移位電路對比至第1A圖的位準移位電路，本實施例之特徵在於(1)具有偏壓電路，當偏壓信號BIAS為高電壓位準時(當執行閂所操作時的高電壓位準)，組成偏壓電路之NMOS電晶體41、42以及43導通(2)中間電壓電晶體(MV Tr)以一閂鎖210以及一輸出反相器214組成，以及(3)一低電壓電晶體(LV Tr)以NMOS電晶體31、32、33，NMOS電晶體21、22、23以及反相器14組成，其中NMOS電晶體31、32以及33根據閂鎖信號LAT導通。
第17A以及17B圖係顯示第16圖、第18圖以及第19 圖的位準移位電路中所使用的反相器以及MOS電晶體的符號之示意圖。第17A圖係顯示反相器201，NMOS電晶體202以及PMOS電晶體203所組成的中間電壓電晶體(MV Tr)。此外，第17B圖係顯示反相器101，NMOS電晶體102以及PMOS電晶體103所組成的低電壓電晶體(LV Tr)。
在第16圖的位準移位電路中，閂鎖210由反相器11a以及12a所組成。反相器11a包括PMOS電晶體211、213以及NMOS電晶體212。反相器12a包括PMOS電晶體221、223以及NMOS電晶體222。在此實施例中，反相器11a以及12a分別包括PMOS電晶體213、223用以避免MOS電晶體故障以及形成一插入PMOS電晶體之正反器型閂鎖(PMOS transistor insertion flip-flop type latch)。
如上述之位準移位器之操作如同第1A以及1B圖之位準移位器，具體來說，當在執行閂鎖操作而輸入具有高電壓位準之偏壓信號BIAS時，其中NMOS電晶體41、42以及43會導通，而當輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體33導通。此時，當輸入資料信號DIN(VDD)上升且來自輸出反相器214用以輸出閂鎖210資料之輸出資料信號DOUT(VPP)下降時，NMOS電晶體23導通以強制將輸出反相器214之輸出位準設置為低電壓位準，故比起傳統技術更可大幅減少輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
雖然在上述實施例中PMOS電晶體213以及223插入 並且連接至電源電壓VPP，然而本發明並非限制於此。為了提昇耐電壓，亦可插入耦接至接地端的NMOS電晶體。在這個實施例中，閂鎖210可以八個MOS電晶體組成。
【第十七實施例】
第18圖係顯示根據本發明之第十七實施例之位準移位電路之電路圖。將第18圖之位準移位電路對比至第16圖的位準移位電路，本實施例之特徵在於(1)偏壓電路被移除，(2)閂鎖210以及反相器214由低電壓電晶體操作的閂鎖110以及反相器13所組成。
在第18圖之位準移位電路，閂鎖110以反相器11b以及12b組成。反相器11b包括PMOS電晶體111、113以及括NMOS電晶體112。反相器12b包括PMOS電晶體121、123以及括NMOS電晶體122。在此實施例中，反相器11b以及12b分別插入PMOS電晶體113、123用以避免MOS電晶體故障以及形成一插入PMOS電晶體之正反器型閂鎖。
如上述之位準移位器之操作如同第1A以及1B圖之位準移位器，具體來說，當輸入具有高電壓位準之閂鎖信號LAT時，NMOS電晶體33導通。此時，當輸入資料信號DIN(VDD)上升且來自輸出反相器13用以輸出閂鎖110資料之輸出資料信號DOUT(VPP)下降時，NMOS電晶體23導通以強制將輸出反相器13之輸出位準設置為低電壓位準，故比起傳統技術更可大幅減少輸入信號DIN上升與輸出信號DOUT下降之間的延遲時間。因而可增加資料信號的輸出週期的邊際時間。
雖然在上述實施例中PMOS電晶體113以及123插入並且連接至電源電壓VCC，然而本發明並非限制於此。為了提昇耐電壓，亦可插入耦接至接地端的NMOS電晶體。在這個實施例中，閂鎖110可以八個MOS電晶體組成。
【第十八實施例】
第19圖係顯示根據本發明之第十八實施例之位準移位電路之電路圖。將第19圖之位準移位電路對比至第16圖的位準移位電路，本實施例之特徵在於(1)反相器11c取代了反相器11a，其中電晶體213被移除，(2)反相器12c取代了反相器12a，其中電晶體223被移除，以及(3)閂鎖210c以反相器11c以及12c組成。
如上述位準移位器之操作如同第16圖之位準移位器，且具有相同的效果。
【變化實施例】
雖然在上述實施例中已經說明位準移位電路，接下來更參考第22以及23圖來說明這些位準移位電路於半導體裝置(例如，快閃記憶體)內的使用。在此實施例中，半導體裝置可以在相同的裝置內使用二種供給電壓分別具有第一電壓位準以及第二電壓位準。
在上述的第十六到第十八實施例中，根據第一實施例之基本位準移位電路說明了多種位準移位電路，然而本發明並非限制於此。第二至第十五實施例的基本位準移位電路亦可同樣地根據第十六到第十八實施例的組成技術特徵來組成。
在第十六到第十八實施例中，已說明了將輸入資料信 號DIN(VDD)位準移位至輸出資料信號DOUT(VPP)的電路，然而本發明並非限制於此。上述電路亦可相同地構成將輸入資料信號DIN(VDD)位準移位至輸出資料信號DOUT(高電壓HV)的電路。
【實施例】
發明人藉由SPICE(Simulation Program with Integrated Circuit Emphasis)模擬本發明第1A圖之第一實施例，並且量測資料信號的延遲時間(資料信號由上升邊緣至下降邊緣之時間，或是資料信號由下降邊緣至上升邊緣之時間)。
第20圖係表示在最差狀態(溫度100℃)下第1A圖之位準移位電路之延遲時間的實驗結果之表格，第21圖係表示在標準狀態(溫度20℃)下第1A圖之位準移位電路之延遲時間的實驗結果之表格。在電壓VDD與電壓VCC相同的條件下，在標準狀態下相較於先前技術，輸入資料信號上升而輸出資料信號下降之間的延遲時間由5.4ns縮短到0.9ns。然而，特別是在最差狀態下相較於先前技術，延遲時間由12.1ns縮短到2.4ns。因此。可增加資料信號的輸出週期的邊際時間。
【產業上可能的應用】
綜上所述，根據本發明，可大幅減少當輸入資料信號由預定的電壓改變為相同的電壓而輸出資料信號下降的延遲時間。因此。可增加資料信號的輸出週期的邊際時間。舉例來說，此位準移位電路可被用於如快閃記憶體之半導體裝置。
1‧‧‧記憶體單元陣列
2‧‧‧頁面緩衝器
3‧‧‧列解碼器
4‧‧‧電源供給電路
5‧‧‧電源供給電路
6‧‧‧控制邏輯
7‧‧‧緩衝器及閂鎖等
8‧‧‧輸入/輸出緩衝器
9‧‧‧輸入信號緩衝器
10、110、210、210c‧‧‧閂鎖
11、11a、11b、11c、12、12a、12b、12c、13、14、101、201、214‧‧‧反相器
21、22、23、31、32、33、41、42、43、102、112、122、202、212、222‧‧‧NMOS電晶體
103、111、113、121、123、203、211、213、221、223‧‧‧PMOS電晶體
BIAS‧‧‧偏壓信號
DIN‧‧‧輸入資料信號
DOUT‧‧‧輸出資料信號
MV Tr‧‧‧中間電壓電晶體
LV Tr‧‧‧低電壓電晶體
LAT‧‧‧閂鎖信號
VCC、VDD、VPP‧‧‧電壓
第1A圖係顯示根據本發明之第一實施例之位準移位電路之電路圖；第1B圖顯示一實施例利用簡易反相器圖示以表示第1A圖所示之位準移位電路；第2圖係利用簡易圖案的反相器以顯示根據本發明之第二實施例之位準移位電路之電路圖；第3圖係利用簡易圖案的反相器以顯示根據本發明之第三實施例之位準移位電路之電路圖；第4圖係利用簡易圖案的反相器以顯示根據本發明之第四實施例之位準移位電路之電路圖；第5圖係利用簡易圖案的反相器以顯示根據本發明之第五實施例之位準移位電路之電路圖；第6圖係利用簡易圖案的反相器以顯示根據本發明之第六實施例之位準移位電路之電路圖；第7圖係利用簡易圖案的反相器以顯示根據本發明之第七實施例之位準移位電路之電路圖；第8圖係利用簡易圖案的反相器以顯示根據本發明之第八實施例之位準移位電路之電路圖；第9圖係利用簡易圖案的反相器以顯示根據本發明之第九實施例之位準移位電路之電路圖；第10圖係利用簡易圖案的反相器以顯示根據本發明之第十實施例之位準移位電路之電路圖；第11圖係利用簡易圖案的反相器以顯示根據本發明之第十一實施例之位準移位電路之電路圖； 第12圖係利用簡易圖案的反相器以顯示根據本發明之第十二實施例之位準移位電路之電路圖；第13圖係利用簡易圖案的反相器以顯示根據本發明之第十三實施例之位準移位電路之電路圖；第14圖係利用簡易圖案的反相器以顯示根據本發明之第十四實施例之位準移位電路之電路圖；第15圖係利用簡易圖案的反相器以顯示根據本發明之第十五實施例之位準移位電路之電路圖；第16圖係顯示根據本發明之第十六實施例之位準移位電路之電路圖；第17A以及17B圖係顯示第16圖、第18圖以及第19圖的位準移位電路中所使用的反相器以及MOS電晶體的符號之示意圖；第18圖係顯示根據本發明之第十七實施例之位準移位電路之電路圖；第19圖係顯示根據本發明之第十八實施例之位準移位電路之電路圖；第20圖係表示在最差狀態(溫度100℃)下第1A圖之位準移位電路之延遲時間的實驗結果之表格；第21圖係表示在標準狀態(溫度20℃)下第1A圖之位準移位電路之延遲時間的實驗結果之表格；第22圖係表示當外部電源供給電壓VCC為3.3V施加於先前技術之快閃記憶體時，各個電路的電源供給電壓使用狀態之方塊圖；第23圖係表示當外部電源供給電壓VCC為1.8V施加 於先前技術之快閃記憶體時，各個電路的電源供給電壓使用狀態之方塊圖；第24圖係表示有關先前技術之位準移位電路之電路圖；以及第25圖係表示第24圖之位準移位電路之延遲時間的實驗結果表格。
10‧‧‧閂鎖
11、12、13、14‧‧‧反相器
21、22、23、31、32、33‧‧‧NMOS電晶體
DIN‧‧‧輸入資料信號
DOUT‧‧‧輸出資料信號
LAT‧‧‧閂鎖信號
VCC、VDD‧‧‧電壓

Claims (24)

  1. 一種位準移位電路，用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後，透過一輸出反相器輸出具有一第二位準之一資料輸出信號，其中上述位準移位電路包括：一位準設定電路，耦接至上述輸出反相器之一輸出端點，當上述輸出資料信號具有一低電壓位準時，根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準，其中上述位準設定電路包括一第一NMOS電晶體以及一第二NMOS電晶體，上述第二NMOS電晶體具有一源極耦接至接地端以及一汲極藉由上述第一NMOS電晶體耦接至上述輸出反相器之上述輸出端點，且上述第一NMOS電晶體係根據一閂鎖信號導通，上述第二NMOS電晶體係根據上述輸入資料信號導通。
  2. 如申請專利範圍第1項所述之位準移位電路，其中上述閂鎖具有互相串聯之二反相器。
  3. 如申請專利範圍第2項所述之位準移位電路，其中上述閂鎖具有四個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  4. 如申請專利範圍第2項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，其中上述閂鎖共具有六個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  5. 如申請專利範圍第2項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以 及一電源電壓之間，以及二NMOS電晶體分別插入於上述二反相器以及接地端之間，其中上述閂鎖共具有八個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  6. 如申請專利範圍第1項所述之位準移位電路，其中上述閂鎖以及上述輸出反相器包括一電晶體，該電晶體係藉由一高電壓電源所供給驅動，該高電壓電源高於上述第一位準，且上述第二位準高於上述第一位準。
  7. 如申請專利範圍第1項所述之位準移位電路，可用於一半導體裝置，其使用具有上述第一位準以及上述第二位準之二電源供給電壓。
  8. 如申請專利範圍第7項所述之位準移位電路，其中上述半導體裝置為快閃記憶體。
  9. 一種位準移位電路，用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後，透過一輸出反相器輸出具有一第二位準之一資料輸出信號，其中上述位準移位電路包括：一位準設定電路，耦接至上述輸出反相器之一輸出端點，當上述輸出資料信號具有一低電壓位準時，根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準，其中上述位準設定電路包括一NMOS電晶體以及一第一反相器，上述第一反相器係藉由上述NMOS電晶體輸出上述輸入資料信號之一反相信號至上述輸出反相器之上述輸出端點，且上述NMOS電晶體係根據一閂鎖信號導通。
  10. 如申請專利範圍第9項所述之位準移位電路，其中上述閂鎖具有互相串聯之二反相器。
  11. 如申請專利範圍第10項所述之位準移位電路，其中上述閂鎖具有四個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  12. 如申請專利範圍第10項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，其中上述閂鎖共具有六個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  13. 如申請專利範圍第10項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，以及二NMOS電晶體分別插入於上述二反相器以及接地端之間，其中上述閂鎖共具有八個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  14. 如申請專利範圍第9項所述之位準移位電路，其中上述閂鎖以及上述輸出反相器包括一電晶體，該電晶體係藉由一高電壓電源所供給驅動，該高電壓電源高於上述第一位準，且上述第二位準高於上述第一位準。
  15. 如申請專利範圍第9項所述之位準移位電路，可用於一半導體裝置，其使用具有上述第一位準以及上述第二位準之二電源供給電壓。
  16. 如申請專利範圍第15項所述之位準移位電路，其中上述半導體裝置為快閃記憶體。
  17. 一種位準移位電路，用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後，透過一輸出反相器輸出具有一第二位準之一資料輸出信號，其中上述位準移位電路包括： 一位準設定電路，耦接至上述輸出反相器之一輸出端點，當上述輸出資料信號具有一低電壓位準時，根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準，其中上述位準設定電路藉由一NMOS電晶體輸出具有低電壓位準之上述輸入資料信號至上述輸出反相器之上述輸出端，且上述NMOS電晶體係根據一閂鎖信號導通。
  18. 如申請專利範圍第17項所述之位準移位電路，其中上述閂鎖具有互相串聯之二反相器。
  19. 如申請專利範圍第18項所述之位準移位電路，其中上述閂鎖具有四個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  20. 如申請專利範圍第18項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，其中上述閂鎖共具有六個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  21. 如申請專利範圍第18項所述之位準移位電路，其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間，以及二NMOS電晶體分別插入於上述二反相器以及接地端之間，其中上述閂鎖共具有八個MOS電晶體，且上述閂鎖為一CMOS正反器型閂鎖。
  22. 如申請專利範圍第17項所述之位準移位電路，其中上述閂鎖以及上述輸出反相器包括一電晶體，該電晶體係藉由一高電壓電源所供給驅動，該高電壓電源高於上述第一位準，且上述第二位準高於上述第一位準。
  23. 如申請專利範圍第17項所述之位準移位電路，可 用於一半導體裝置，其使用具有上述第一位準以及上述第二位準之二電源供給電壓。
  24. 如申請專利範圍第23項所述之位準移位電路，其中上述半導體裝置為快閃記憶體。
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