JP5305103B2

JP5305103B2 - メモリ回路

Info

Publication number: JP5305103B2
Application number: JP2009202550A
Authority: JP
Inventors: 俊司中田; 伸一郎武藤; 吉雄松田; 崇人楠本
Original assignee: Kanazawa University NUC; Nippon Telegraph and Telephone Corp
Current assignee: Kanazawa University NUC; Nippon Telegraph and Telephone Corp
Priority date: 2009-09-02
Filing date: 2009-09-02
Publication date: 2013-10-02
Anticipated expiration: 2029-09-02
Also published as: JP2011054242A

Description

本発明は、読み出し時および書き込み時のノイズマージンが大きいメモリ回路に関する。

図９は、従来のＳＲＡＭの回路構成例を示す。
図９において、ＳＲＡＭは、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）を相補的に接続したフリップフロップ回路をメモリ素子としている。出力信号はアクセストランジスタ（Ｎ３，Ｎ４）を介してビット線に接続され、１メモリセルにおいて６個のトランジスタが用いられる。

近年、素子の微細化が進み、しきい値電圧のばらつきが大きくなり、読み出し時のマージン（スタティックノイズマージン）が小さくなり、読み出しエラーが生じるという問題点が指摘されている。これを解決するために、スタティックノイズマージンを大きくする回路構成が期待されている。

ここで、ＳＲＡＭのスタティックノイズマージンについて図１０を参照して説明する。
図１０(a) は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＩds−Ｖds特性をＶgsをパラメータとして示したものである。ここでは、Ｖgs＝０, 0.4, 0.8, 1.2, 1.6Ｖの時のｎＭＯＳに流れる電流を実線で示し、Ｖgs＝０, −0.4,−0.8,−1.2,−1.6 Ｖの時のｐＭＯＳに流れる電流を点線で示す。

図１０(b) は、ｐＭＯＳトランジスタの電流を絶対値として修正したグラフである。ここで、記号Ａ，Ｂ，Ｃ，Ｄ，Ｅおよびａ，ｂ，ｃ，ｄ，ｅについて説明する。今、インバータを考えて、電源電圧ＶDD＝ 1.6Ｖとする。インバータの入力電圧を０Ｖとしたときに、ｎＭＯＳとｐＭＯＳのＶgsは０Ｖおよび−1.6 Ｖであるから、ｎＭＯＳとｐＭＯＳを流れる電流はＡとａで表される。インバータの入力電圧を 0.4Ｖとしたときに、ｎＭＯＳとｐＭＯＳのＶgsは 0.4Ｖおよび−1.2 Ｖであるから、ｎＭＯＳとｐＭＯＳを流れる電流はＢとｂで表される。以下同様に、インバータの入力電圧が 0.8, 1.2, 1.6Ｖの時に、ｎＭＯＳとｐＭＯＳを流れる電流はＣとｃ、Ｄとｄ、Ｅとｅで表される。

図１０(c) は、インバータの入力−出力特性を調べるために、ｐＭＯＳトランジスタを負荷とみなして、インバータの出力電圧をプロットするグラフを示している。ｐＭＯＳトランジスタの負荷曲線は、横軸がＶDDの電圧を起点として配置している（非特許文献１）。

ここで、飽和電流はＶdsを大きくしても一定値をとる場合に、インバータの入力電圧が 0.8Ｖの時の交点Ｃc では、出力電圧の値が一意に決まらない状態となる。よって、横軸をインバータの入力電圧、縦軸を出力電圧としてプロットすると、図１０(d) のようになる。出力電圧がHighからLow に変化する時は、前述の出力電圧の値が一意に決まらないことを反映して変化が垂直となる。

さて、ＳＲＡＭセルの場合に、インバータの出力はビット線に接続されている。仮に、インバータの出力がLow の場合に、ビット線の電位はＶDDであるために、インバータの出力はＧＮＤにならずに、図１１(a) のようにある電位Ｖa に固定される。

また、ＳＲＡＭのフリップフロップの安定点を求めるために、図１１(a) のグラフとそのｘ−ｙ反転を行ったグラフを同時にプロットすると図１１(b) が得られる。点Ｓa,Ｓb が安定点となる。また、２つの曲線に内接する正方形が大きいほど外部のノイズに強く、状態が安定であることを意味している。この内接する正方形の一辺の大きさをスタティックノイズマージンＳＮＭと定義している。

菅野卓雄監修、飯塚哲哉編、「ＣＭＯＳ超ＬＳＩの設計」、培風館、1989年、p.14 森藤他、日経マイクロデバイス 2004 July、日経ＢＰ社、 p.56 K. Zhang et al.,"A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," in Proc. ISSCC Dig., pp.474-475, Feb. 2005.

ところで、従来はＶDDが小さくなると、図１１(b) に示すようにスタティックノイズマージンＳＮＭもＶDDにほぼ比例して減少し、小さくなると考えられていた（非特許文献２）。したがって、エレクトロマイグレーションなどが問題とならない程度のＶDDを用いて、メモリセルの電源をＶDD、メモリセルのＧＮＤ線をＧＮＤ電位とする設計方法に限定され、これ以上はスタティックノイズマージンを大きくできない問題点があった。

また、従来技術として「読み出し時に電源電圧を上げ、書き込み時に電源電圧を下げ」、読み出し時と書き込み時のノイズマージンを上げるという技術があった（非特許文献３）。しかし、このために読み出し時と書き込み時に異なった制御が必要となり、制御回路や制御のタイミングが複雑になる問題点があった。

本発明は、読み出し時および書き込み時のノイズマージンを大きくすることができるメモリ回路を提供することを目的とする。

本発明は、直列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタから構成される２個のＣＭＯＳインバータを相補的に接続したフリップフロップ回路をメモリセルとするメモリ回路において、読み出し時に、メモリセルのＧＮＤ線（ＭＣＧＬ）の電位をＧＮＤ電位と電源電位の間で、フリップフロップ回路のトランジスタのチャネル長変調効果を考慮して得た２つの出力電圧間の関係を示すバタフライ特性から求められるスタティックノイズマージンを極大とする所定の電位に設定する構成である。

また、書き込み時に、ＭＣＧＬの電位をＧＮＤ電位と電源電位の間で、読み出し時と同じ所定の電位に設定する構成である。

また、ＣＭＯＳインバータを構成するｎＭＯＳトランジスタのBody電圧をＧＮＤ電位とする構成である。

本発明のメモリ回路は、ＳＮＭがメモリセルのＧＮＤ線（ＭＣＧＬ）をＧＮＤ電位と電源電位ＶDDとの間で変化させたときに極大値をもつことから、ＧＮＤ線（ＭＣＧＬ）をＧＮＤ電位と電源電位ＶDDの間の所定の電位に設定することにより読み出し時のノイズマージンを大きくすることができる。また、メモリセルのＧＮＤ線（ＭＣＧＬ）をＧＮＤ電位よりも大きくすることにより、書き込み時のノイズマージンも大きくすることができる。これにより、従来よりも微細なＳＲＡＭを実現することができる。

本発明のメモリ回路の実施例構成を示す図である。ＭＣＧＬをパラメータとしたＳＮＭシミュレーション結果を示す図である。ＭＣＧＬをパラメータとしたＳＮＭ（ＭＣＰＬ＝1.8 Ｖ）を示す図である。ＭＣＧＬをパラメータとしたＳＮＭ（ＭＣＰＬ＝1.0 Ｖ）を示す図である。ｎＭＯＳ，ｐＭＯＳの電流特性の例を示す図である。チャネル長変調効果を考慮したインバータの特性例を示す図である。ＭＣＧＬ制御およびＭＣＰＬ制御のＳＮＭシミュレーション結果を示す図である。書き込みマージン（ＷＮＭ）を説明する図である。従来のＳＲＡＭの回路構成例を示す図である。インバータの特性例を示す図である。ＳＲＡＭのＳＮＭを説明する図である。

図１は、本発明のメモリ回路の実施例構成を示す。
図１(a) において、ＳＲＡＭは、２個のＣＭＯＳインバータＡ（Ｐ１とＮ１）とＣＭＯＳインバータＢ（Ｐ２とＮ２）を相補的に接続したフリップフロップ回路をメモリセルとする構成であり、メモリセルの電源線をＭＣＰＬ、ＧＮＤ線をＭＣＧＬとし、ＭＣＧＬの電位をＧＮＤ電位と電源電位ＶDDとの間の所定の電位に設定する。ＣＭＯＳインバータＡの出力電位をＶ１、ＣＭＯＳインバータＢの出力電位をＶ２とする。図１(b) は横軸をＶ1 、縦軸をＶ2 としたときのバタフライ特性の例を示す。

本実施例のＳＲＡＭのスタティックノイズマージンＳＮＭは、図１１(b) と同様の定義である。以下のシミュレーションでは、0.18μｍプロセスで、ＶDD＝ 1.8Ｖ、トランジスタサイズはゲート幅Ｗ、ゲート長Ｌを、Ｗ＝0.22μｍ、Ｌ＝0.18μｍとする。

図２は、ＭＣＧＬをパラメータとしたＳＮＭシミュレーション結果を示す。ＭＣＰＬ＝ 1.8Ｖに固定し、ＭＣＧＬ＝０, 0.3, 0.6, 0.9, 1.2Ｖとしている。図２では交互に実線と破線で示す。ＳＮＭはＭＣＧＬ＝0.6 Ｖの時に、0.228 Ｖと最も大きいことが分かる。ＳＮＭの値をプロットした結果を図３に示す。ＭＣＧＬ＝0.6 Ｖの時に、ＳＮＭが最大値となることが分かる。

図４は、ＭＣＧＬをパラメータとしたＳＮＭの他の例を示す。65ｎｍプロセスで、デバイスパラメータは、Ｌ＝65ｎｍ、Ｗ＝80ｎｍである。また、ＭＣＰＬ＝ 1.0Ｖとしている。この場合、ＭＣＧＬが 0.3Ｖ程度の時にＳＮＭが最大となることが分かる。

ここで、ＭＣＧＬの変化に対してＳＮＭが極大値（最大値）を持つ理由について説明する。図５は、ｎＭＯＳ，ｐＭＯＳの電流特性の例を示す。0.18μｍプロセスで、デバイスパラメータは、Ｌ＝0.18μｍ、Ｗ＝１μｍである。ソースドレイン電流Ｉdsは、飽和領域でＶdsが上昇すると、ドレインと基板のｐｎ接合の空乏層がわずかに厚くなり、チャネル長が短くなるのでわずかに増大する。さらに、Ｖgsの絶対値が大きいほど、Ｉdsの飽和電流の傾きが大きくなる。これは、チャネル長変調効果として知られており、
Ｉds＝（β／２)(Ｖgs−Ｖ_T)²（１＋λＶds）
と表される。ここで、βは係数であり、β＝μＣ_OXＷ／Ｌとかける。ここで、μは移動度、Ｃ_OXはゲート酸化膜容量、Ｗ，Ｌはトランジスタゲート幅およびゲート長である。また、Ｖ_Tはしきい値電圧、λはチャネル長変調係数と呼ばれ、λの値が大きいほどこの効果が大きいことを示す（岩田穆、ＣＭＯＳ集積回路の基礎、科学技術出版、2000年、p.26）。

ここで、チャネル長変調効果を考慮したインバータの特性について図６を参照して説明する。図６(a) はチャネル長変調効果を考慮したｎＭＯＳ, ｐＭＯＳトランジスタのＩds−Ｖds特性である。図１０と同様に、図６(b) は、ｐＭＯＳトランジスタの電流を絶対値として修正したグラフであり、図６(c) は、インバータの入力−出力特性を調べるために、ｐＭＯＳトランジスタを負荷とみなし、インバータの出力電圧をプロットするグラフを示す。

ここで、飽和電流は図１０とは異なり、Ｖdsを大きくすると増大するために、点Ｃ'ｃ'では、出力電圧の値が一意に決まる。これから横軸をインバータの入力電圧、縦軸を出力電圧としてプロットすると、図６(d) のようになることがわかる。すなわち、出力電圧が、HighからLow に変わるときに、出力電圧の変化は緩やかになることがわかる。

さて、図２において、ＭＣＧＬをＧＮＤ電位から増加することは、フリップフロップに印加される電圧を低減することに対応する。これは、Ｖgsが低減することに対応する。このとき、飽和電流はＶdsによらずに一定値となるために、出力電圧のHighからLow の変化は、垂直になっていく。この傾向は、図２に明確に示されている。したがって、ＳＮＭは大きくなっていくと考えられる。

ただし、インバータの出力（図１１(a) のＶa ）はＭＣＧＬとＶDDの中間の電位であり、さらにＭＣＧＬを増加させてＶDDに近づけば、インバータの出力Ｖa はＶDDに近づく。このとき、明らかにバタフライ特性の開口部分は消失し、ＳＮＭはゼロに近づいていく。

このように、ＳＮＭはＭＣＧＬをＧＮＤ電位と電源電位ＶDDとの間で変化させたときに極大値をもつことがわかる。

また、本回路は、ｎＭＯＳトランジスタＮ１，Ｎ２のBody電圧をＧＮＤ電位とし、ＭＣＧＬをＧＮＤ電位より大きくすることにより、ｎＭＯＳトランジスタＮ１，Ｎ２のしきい値電圧を増大させることができる。しきい値電圧の増大は、ＳＮＭの増大になることが知られている（非特許文献２）。この観点からも、本回路は、ＳＮＭの増加に対して有効なことがわかる。

図７は、ＭＣＧＬ制御およびＭＣＰＬ制御のＳＮＭシミュレーション結果を示す。
図７左側に示すＭＣＧＬ制御では、ＭＣＰＬ＝ 1.2Ｖとしている。65ｎｍプロセスで、デバイスパラメータはＬ＝65ｎｍとしている。また、Ｗは、ロードトランジスタ、アクセストランジスタが80ｎｍ、ドライバトランジスタは80ｎｍ, 100ｎｍ， 120ｎｍとしている。β比を（ドライバトランジスタのβ／アクセストランジスタのβ）と定義すると（非特許文献２）、ドライバトランジスタのＷ＝80ｎｍ, 100ｎｍ， 120ｎｍに対して、β比は1.0, 1.25, 1.5となる。β比が大きいほどＳＮＭが大きくなる傾向がある。これは、通常のＭＣＧＬをＧＮＤ電位としたときの傾向と一致する（非特許文献２）。図７右側に示すＭＣＰＬ制御では、ＭＣＧＬ＝０Ｖとしている。

ＭＣＧＬ制御およびＭＣＰＬ制御を比較すると、ＭＣＧＬ＝0.25Ｖ程度, β比＝1.5 のときにＳＮＭが最も大きくなり、ＳＮＭ＝0.16Ｖであることがわかる。したがって、ＭＣＰＬよりもＭＣＧＬを制御したほうが、ＳＮＭがより大きくなり有効であることがわかる。

次に、書き込みマージン（ＷＮＭ）について、図８を参照して説明する。
図８(a) において、ＳＲＡＭセルのインバータＡの出力電位Ｖ１がHigh、インバータＢの出力電位Ｖ２がLow のときに、ビット線ＢＬをＧＮＤ、ビット線ＮＢＬをＶDDとした状態で、ワード線電圧をＧＮＤからＶDDへ上昇させる。ある電圧Ｖw でＶ１がLow 、Ｖ２がHighとなる（図８(b) ）。このときのＶDD−Ｖw をＷＮＭと定義する。

図８(c) は、ＭＣＧＬを変化させたときのＷＮＭをプロットしたものである。デバイスパラメータは、図７のシミュレーション時と同じである。β比が1.0, 1.25, 1.5と変化しても、ＭＣＧＬをＧＮＤ電位よりも大きくしたほうがＷＮＭは大きくなることがわかる。

したがって、ＭＣＧＬをＧＮＤ電位と電源電位ＶDDの間の所定の電位に設定することにより、ＳＮＭおよびＷＮＭをともに増大させることができる。このとき、「発明が解決しようとする課題」で述べたような読み出し時と書き込み時における異なった制御が不要となるという利点がある。

Ａ，Ｂインバータ
Ｐ１，Ｐ２ｐＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ｎＭＯＳトランジスタ

Claims

直列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタから構成される２個のＣＭＯＳインバータを相補的に接続したフリップフロップ回路をメモリセルとするメモリ回路において、
読み出し時に、前記メモリセルのＧＮＤ線（ＭＣＧＬ）の電位をＧＮＤ電位と電源電位の間で、前記フリップフロップ回路のトランジスタのチャネル長変調効果を考慮して得た２つの出力電圧間の関係を示すバタフライ特性から求められるスタティックノイズマージンを極大とする所定の電位に設定する構成である
ことを特徴とするメモリ回路。
請求項１に記載のメモリ回路において、
書き込み時に、前記ＭＣＧＬの電位をＧＮＤ電位と電源電位の間の前記所定の電位に設定する構成である
ことを特徴とするメモリ回路。
請求項１または請求項２に記載のメモリ回路において、
前記ＣＭＯＳインバータを構成するｎＭＯＳトランジスタのBody電圧をＧＮＤ電位とする構成である
ことを特徴とするメモリ回路。