JP2008140452A - 半導体集積回路 - Google Patents

Abstract

【課題】ＳＲＡＭセルの動作マージンを向上させる。
【解決手段】半導体集積回路は、第１の電源電圧を用いて動作する第１の動作モードと、第１の電源電圧より低い第２の電源電圧を用いて動作する第２の動作モードとを有し、かつ互いの入力が互いの出力に接続されたインバータ回路ＩＮＶ１，ＩＮＶ２を含むメモリセルと、電源制御回路２とを含む。インバータ回路ＩＮＶ１，ＩＮＶ２のそれぞれは、端子Ｔ５及び端子Ｔ６間に直列に接続されたＰチャネル型の負荷トランジスタＬＤとＮチャネル型の駆動トランジスタＤＶとを有する。電源制御回路２は、第２の動作モード時に、端子Ｔ６に接地電圧より高いソース電圧を供給し、かつ駆動トランジスタの基板端子に接地電圧を供給する。
【選択図】 図１

Description

本発明は、半導体集積回路に係り、例えばスタティック型のメモリセルを備えた半導体集積回路に関する。

半導体素子の微細化及び半導体集積回路の高機能化に伴い、近年の半導体集積回路では消費電力の増大が大きな問題となっている。そのため、処理負荷に応じて動作周波数、電源電圧を動的に制御する手法が採用されている。具体的には、低負荷の処理の場合には電源電圧及び動作周波数を下げることで、消費電力を抑える。このような制御を行う半導体集積回路の低消費電力化には、低負荷時に極力、動作電圧を低くすることが重要である。

しかしながら、半導体集積回路中の半導体記憶装置として多用されているＳＲＡＭ（Static Random Access Memory）は、デバイスのスケーリングの進展に伴いメモリセルの電圧マージンが減少しており、低電圧動作が困難となってきている。従って、ＳＲＡＭを低電圧で動作させた場合、メモリセルの特性を示すスタティックノイズマージン（ＳＮＭ）及びライトマージン（ＷＭ）が悪化してしまい、またセル電流が減少してしまう。

また、この種の関連技術として、スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてメモリセルの電源電圧を制御する技術が開示されている（特許文献１参照）。
特開２００４−５７７７号公報

本発明は、ＳＲＡＭセルの動作マージンを向上させることが可能な半導体集積回路を提供する。

本発明の一視点に係る半導体集積回路は、第１の電源電圧を用いて動作する第１の動作モードと、前記第１の電源電圧より低い第２の電源電圧を用いて動作する第２の動作モードとを有する半導体集積回路であって、互いの入力が互いの出力に接続された第１及び第２のインバータ回路を含み、前記第１及び第２のインバータ回路のそれぞれが、直列に接続されたＰチャネル型の負荷トランジスタとＮチャネル型の駆動トランジスタとを有するメモリセルと、前記第２の動作モード時に、前記駆動トランジスタのソース端子に接地電圧より高いソース電圧を供給し、かつ前記駆動トランジスタの基板端子に接地電圧を供給する電源制御回路とを具備する。

本発明によれば、ＳＲＡＭセルの動作マージンを向上させることが可能な半導体集積回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路（チップ）１の構成を示すブロック図である。半導体集積回路１は、電源制御回路２、ＳＲＡＭマクロ３、ロジック回路４、及び端子Ｔ１〜Ｔ４を備えている。半導体集積回路１には、半導体集積回路１の動作モード（後述する通常動作モード及び低電圧モード）を切り替えるためのモード切替信号Ｓ_ＭＳが端子Ｔ１を介して入力されている。

半導体集積回路１には、電源電圧Ｖｄｄ、電源電圧Ｖｄｄ_Ｌ、及び接地電圧Ｖｓｓ（０Ｖ）が端子Ｔ２〜Ｔ４を介して供給されている。半導体集積回路１は、電源電圧Ｖｄｄ及び電源電圧Ｖｄｄ_Ｌの２つの電源電圧を用いて動作する。電源電圧Ｖｄｄ_Ｌは、接地電圧Ｖｓｓより高く、かつ電源電圧Ｖｄｄより低い電圧に設定される。

半導体集積回路１は、通常動作モード（高速動作モードともいう）及び低電圧モード（低速動作モードともいう）の２つの動作モードを有している。通常動作モードは、例えば高速な動作を行うための動作モードである。通常動作モードでは、半導体集積回路１は、電源電圧Ｖｄｄを用いて動作する。一方、低電圧モードは、通常動作モードより低速な動作を行うためのモードである。低電圧モードでは、半導体集積回路１は、電源電圧Ｖｄｄ_Ｌを用いて動作する。また、低電圧モードでは、半導体集積回路１は、通常動作モードのより低い周波数で動作する。このように、動作モードに応じて使用する電源電圧を変えることで、全ての動作で高い電源電圧Ｖｄｄを用いる場合に比べて、半導体集積回路１の消費電力を低減することができる。

電源制御回路２は、動作モードに応じて、ＳＲＡＭマクロ３及びロジック回路４に各種電圧を供給する。電源制御回路２には、電源電圧Ｖｄｄ、電源電圧Ｖｄｄ_Ｌ、及び接地電圧Ｖｓｓが供給されている。電源制御回路２は、高位側のソース電圧ＶＤＤＣ、低位側のソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_ＳをＳＲＡＭマクロ３に供給する。また、電源制御回路２は、電源電圧ＶＤＤＴ及び接地電圧ＶＳＳＴをロジック回路４に供給する。

ロジック回路４は、ＳＲＡＭマクロ３の動作を制御したり、半導体集積回路１全体の動作を制御する。また、ロジック回路４は、ＳＲＡＭマクロ３にデータを入力したり、ＳＲＡＭマクロ３からデータを出力したりする。ロジック回路４は、電源電圧ＶＤＤＴ及び接地電圧ＶＳＳＴが供給される端子Ｔ８及びＴ９を備えている。ロジック回路４は、これら電源電圧ＶＤＤＴ及び接地電圧ＶＳＳＴを用いて動作する。

ＳＲＡＭマクロ３は、半導体集積回路１のうちでデータを記憶するメモリ部に対応する。ＳＲＡＭマクロ３は、メモリとして機能するブロックであり、データを格納するメモリセルアレイやデータを読み出し或いはデータを書き込むためのデコーダやドライバなどから構成される。ＳＲＡＭマクロ３は、ソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓが供給される端子Ｔ５〜Ｔ７を備えている。ＳＲＡＭマクロ３は、これらソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓを用いて動作する。図２は、ＳＲＡＭマクロ３の一例を示すブロック図である。

ＳＲＡＭマクロ３は、スタティック型の複数のメモリセルＭＣから構成されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のワード線ＷＬには、ワード線ドライバ回路１２を介してロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。

複数のビット線対ＢＬ，／ＢＬには、カラム選択回路１４が接続されている。カラム選択回路１４には、カラムデコーダ１５が接続されている。カラムデコーダ１５は、カラムアドレス信号に基づいて、カラム選択回路１４にカラム選択信号を供給する。カラム選択回路１４は、カラム選択信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

カラム選択回路１４には、書き込み／読み出し回路１６が接続されている。書き込み／読み出し回路１６は、カラム選択回路１４により選択された列に対してデータの書き込み及び読み出しを行う。すなわち、書き込み回路は、外部回路から入力された入力データＤＩを書き込みデータとしてメモリセルアレイ１１に書き込む。また、読み出し回路は、メモリセルアレイ１１からビット線対ＢＬ，／ＢＬに転送された読み出しデータを検知及び増幅し、この読み出しデータを出力データＤＯとして外部回路に出力する。

プリチャージ回路１７は、読み出し及び書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬをハイレベル電圧（電源電圧Ｖｄｄ）にプリチャージする。プリチャージ回路１７は、主制御回路１８から供給されるプリチャージ信号に基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１７は、プリチャージ信号が活性化された場合にビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄにプリチャージし、一方プリチャージ信号が非活性化された場合にプリチャージを解除する。

主制御回路１８は、ＳＲＡＭマクロ内の各回路を制御する。主制御回路１８には、ロジック回路４からクロック信号ＣＬＫ、アドレス信号ＡＤＤ、及び制御信号ＣＮＴ等が入力される。主制御回路１８は、アドレス信号ＡＤＤに基づいて、ロウデコーダ１３に供給されるロウアドレス信号、及びカラムデコーダ１５に供給されるカラムアドレス信号を生成する。また、主制御回路１８は、例えば制御信号ＣＮＴに基づいて、プリチャージ動作、書き込み動作、及び読み出し動作等を制御する。

前述したように、ＳＲＡＭマクロ３は、ソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓを用いて動作する。ソース電圧ＶＤＤＣは、ＳＲＡＭマクロ３の高位側電源電圧として用いられる。また、ソース電圧ＶＳＳＣは、ＳＲＡＭマクロ３の低位側電源電圧（接地電圧）として用いられる。従って、ビット線及びワード線ＷＬに接続された周辺回路は、ＶＤＤＣ及びＶＳＳＣを用いてビット線ＢＬ及びワード線ＷＬの電圧を設定する。

図３は、図２に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、６個のＭＯＳトランジスタから構成される６Ｔｒ．型ＳＲＡＭセルである。

メモリセルＭＣは、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、ソース電圧ＶＤＤＣが供給される端子Ｔ５と、ソース電圧ＶＳＳＣが供給される端子Ｔ６との間に直列に接続されている。

第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、端子Ｔ５と端子Ｔ６との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子及びバックゲート端子（基板端子ともいう）は、端子Ｔ５に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、端子Ｔ６に接続されている。ＮＭＯＳトランジスタＤＶ１のバックゲート端子は、基板電圧ＶＳＳＣ_Ｓが供給される端子Ｔ７に接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子及びバックゲート端子は、端子Ｔ５に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、端子Ｔ６に接続されている。ＮＭＯＳトランジスタＤＶ２のバックゲート端子は、端子Ｔ７に接続されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。

記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してビット線ＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、ワード線ＷＬに接続されている。トランスファーゲートＸＦ１のバックゲート端子は、端子Ｔ７に接続されている。

記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してビット線／ＢＬに接続されている。トランスファーゲートＸＦ２のゲート端子は、ワード線ＷＬに接続されている。トランスファーゲートＸＦ２のバックゲート端子は、端子Ｔ７に接続されている。

このように構成された半導体集積回路１の動作について説明する。まず、モード切替信号Ｓ_ＭＳにより、半導体集積回路１の動作モード（通常動作モード及び低電圧モード）が設定される。このモード切替信号Ｓ_ＭＳは、電源制御回路２に入力される。また、モード切替信号Ｓ_ＭＳは、必要に応じてＳＲＡＭマクロ３及びロジック回路４にも入力される。そして、電源制御回路２は、動作モードに応じて、ＳＲＡＭマクロ３及びロジック回路４に所定の電圧を供給する。

図４は、動作モードに応じて電源制御回路２からロジック回路４に供給される電圧を示す図である。通常動作モードでは、電源制御回路２は、ロジック回路４に対して、電源電圧ＶＤＤＴとしてＶｄｄ、接地電圧ＶＳＳＴとしてＶｓｓ（０Ｖ）を供給する。これにより、ロジック回路４は、高速動作を実行することが可能となる。

一方、低電圧モードでは、電源制御回路２は、ロジック回路４に対して、電源電圧ＶＤＤＴとしてＶｄｄ_Ｌ、接地電圧ＶＳＳＴとしてＶｓｓ（０Ｖ）を供給する。これにより、ロジック回路４は、低速動作を実行し、かつ消費電力を低減することが可能となる。

図５は、動作モードに応じて電源制御回路２からＳＲＡＭマクロ３に供給される電圧を示す図である。通常動作モードでは、電源制御回路２は、ＳＲＡＭマクロ３に対して、ソース電圧ＶＤＤＣとしてＶｄｄ、ソース電圧ＶＳＳＣとしてＶｓｓ（０Ｖ）、基板電圧ＶＳＳＣ_ＳとしてＶｓｓ（０Ｖ）を供給する。これにより、ＳＲＡＭマクロ３は、高速動作を実行することが可能となる。また、メモリセルＭＣにおいては、セルの特性を示すスタティックノイズマージン（ＳＮＭ）及びライトマージン（ＷＭ）が向上し、かつ十分なセル電流を確保することができる。

一方、低電圧モードでは、電源制御回路２は、ＳＲＡＭマクロ３に対して、ソース電圧ＶＤＤＣとしてＶｄｄ、ソース電圧ＶＳＳＣとして“Ｖｄｄ−Ｖｄｄ_Ｌ”、基板電圧ＶＳＳＣ_ＳとしてＶｓｓ（０Ｖ）を供給する。以下に、低電圧モードにおいて上記電源制御を行った場合のメモリセルＭＣのスタティックノイズマージン（ＳＮＭ）及びライトマージン（ＷＭ）について説明する。

図６は、メモリセルＭＣのスタティックノイズマージン（ＳＮＭ）を示す図である。図６の曲線（メガネ特性）は、メモリセルＭＣを構成する２つのインバータ回路ＩＮＶ１，ＩＮＶ２の入出力特性を重ね合わせたものである。この時、ワード線ＷＬが選択され、かつビット線対ＢＬ，／ＢＬはハイレベルに設定されている。なお、図６の縦軸及び横軸は、メモリセルＭＣにかかる電圧を示している。

図６には、通常動作モード（ＶＤＤＣ＝Ｖｄｄ、ＶＳＳＣ＝０Ｖ、ＶＳＳＣ_Ｓ＝０Ｖ）と、低電圧モード（ＶＤＤＣ＝Ｖｄｄ、ＶＳＳＣ＝Ｖｄｄ−Ｖｄｄ_Ｌ、ＶＳＳＣ_Ｓ＝０Ｖ）とにおけるメガネ特性を示している。さらに、図６には、比較例として、本実施形態を適用しない場合（ＶＤＤＣ＝Ｖｄｄ_Ｌ、ＶＳＳＣ＝０Ｖ、ＶＳＳＣ_Ｓ＝０Ｖ）のメガネ特性についても示している。

２つの曲線に囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズマージン（ＳＮＭ）という。このスタティックノイズマージン（ＳＮＭ）は、記憶データの安定性を示す指標となる。一般に、スタティックノイズマージン（ＳＮＭ）が大きいほどＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズマージン（ＳＮＭ）を大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。

図７は、メモリセルＭＣのライトマージン（ＷＭ）を示す図である。なお、図７の縦軸及び横軸は、メモリセルＭＣにかかる電圧を示している。図７の曲線は、ワード線ＷＬが選択され、かつ一方のビット線をハイレベル、他方のビット線をローレベルに設定した場合の２つのインバータ回路ＩＮＶ１，ＩＮＶ２の入出力特性を重ね合わせたものである。この曲線間にあってＶin＝Ｖoutの直線より下側に対角線を持つ最小内接正方形の１辺の長さをライトマージン（ＷＭ）という。ライトマージン（ＷＭ）は、データの書き込み易さを示す指標となる。

図７には、通常動作モード（ＶＤＤＣ＝Ｖｄｄ、ＶＳＳＣ＝０Ｖ、ＶＳＳＣ_Ｓ＝０Ｖ）と、低電圧モード（ＶＤＤＣ＝Ｖｄｄ、ＶＳＳＣ＝Ｖｄｄ−Ｖｄｄ_Ｌ、ＶＳＳＣ_Ｓ＝０Ｖ）とにおける入出力特性を示している。さらに、図７には、比較例として、本実施形態を適用しない場合（ＶＤＤＣ＝Ｖｄｄ_Ｌ、ＶＳＳＣ＝０Ｖ、ＶＳＳＣ_Ｓ＝０Ｖ）の入出力特性についても示している。

通常、低電圧モードでは、電源電圧が低下するため、通常動作モードに比べてＳＮＭ、ＷＭが悪化する。この対策として、メモリセルＭＣのドライバ（ＤＶ１、ＤＶ２）、及びトランスファ（ＸＦ１、ＸＦ２）の閾値電圧を調整することで、ＳＮＭ及びＷＭの悪化の抑制が可能である。ドライバ及びトランスファの閾値電圧を変える方法の１つに、ＭＯＳトランジスタが形成される基板の電圧を調整する方法がある。しかし、基板電圧による閾値電圧の調整は、基板の容量が大きいため短い期間（読み出し時と書き込み時との間)での切り替えが困難である。しかし、通常動作モードから低電圧モードへの切り替わりは長い周期で起きるため、基板電圧を用いてＳＮＭ及びＷＭの改善を行うことが可能である。

一般的なＳＲＡＭセルは、通常動作モードでの電源電圧でＳＮＭ、ＷＭ、及びセル電流が最適化されている。そこで本実施形態では、低電圧モード時にメモリセルＭＣのＳＮＭ及びＷＭの悪化を抑制する機能を持たせている。具体的には、低電圧モード時にドライバ（ＤＶ１、ＤＶ２）の閾値電圧を高くすることで、図６及び図７に示す入出力特性の電圧立下り点を、比較例に比べて右側にシフトさせている。

ドライバ（ＤＶ１、ＤＶ２）の閾値電圧を高くするには、基板電圧ＶＳＳＣ_Ｓをドライバのソース電圧ＶＤＤＣより低くする必要がある。本実施形態では、低電圧モードにおいて、ＳＲＡＭマクロ３のソース電圧ＶＤＤＣとロジック回路４の電源電圧ＶＤＤＴとを切り離している。さらに、ＳＲＡＭマクロ３のソース電圧ＶＳＳＣを接地電圧Ｖｓｓ（０Ｖ）よりも上げることで、メモリセルＭＣにかかる電圧（すなわち、ＶＤＤＣ−ＶＳＳＣ）を下げるようにしている。ただし、基板電圧は０Ｖに固定する。

この電源制御により、低電圧モードでは、ソース電圧ＶＳＳＣより基板電圧ＶＳＳＣ_Ｓが低い状態を実現できる。これにより、ドライバ（ＤＶ１、ＤＶ２）及びトランスファ（ＸＦ１、ＸＦ２）の閾値電圧を高くすることができる。この結果、メモリセルＭＣのＳＮＭ及びＷＭを向上させることができる。

また、低電圧モード時にメモリセルＭＣにかかる電圧（ＶＤＤＣ−ＶＳＳＣ）は、Ｖｄｄ_Ｌとなる。これにより、通常動作モード時に比べて、メモリセルＭＣの消費電力を低減することができる。具体的には、メモリセルＭＣの消費電力を、比較例と同じ条件（ＶＤＤＣ＝Ｖｄｄ_Ｌ、ＶＳＳＣ＝０Ｖ、ＶＳＳＣ_Ｓ＝０Ｖ）で動作させた場合と同じ消費電力に抑えることができる。

また、基板電圧ＶＳＳＣ_Ｓに負の電源電圧を用いずに、ソース電圧ＶＳＳＣより基板電圧ＶＳＳＣ_Ｓが低い状態を実現できる。これにより、半導体集積回路１に供給される電源電圧の種類が増えることがない。

なお、ＳＲＡＭマクロ３とロジック回路４とで半導体集積回路（チップ）５を構成し、このチップ５の外に電源制御回路２を配置するようにしてもよい。図８は、第１の実施形態の半導体集積回路の他の構成例を示すブロック図である。

この構成の場合、電源制御回路２は、モード切替信号Ｓ_ＭＳ、電源電圧Ｖｄｄ、電源電圧Ｖｄｄ_Ｌ、及び接地電圧Ｖｓｓが供給される端子Ｔ１〜Ｔ４を備えている。電源制御回路２の動作は、図１で示した電源制御回路２と同じである。

また、チップ５は、ソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、基板電圧ＶＳＳＣ_Ｓ、電源電圧ＶＤＤＴ、及び接地電圧ＶＳＳＴが供給される端子Ｔ５〜Ｔ９を備えている。また、チップ５は、モード切替信号Ｓ_ＭＳが供給される端子Ｔ１Ａを備えている。ソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓは、ＳＲＡＭマクロ３に供給される。電源電圧ＶＤＤＴ及び接地電圧ＶＳＳＴは、ロジック回路４に供給される。モード切替信号Ｓ_ＭＳは、ＳＲＡＭマクロ３及びロジック回路４に供給される。ＳＲＡＭマクロ３及びロジック回路４の動作は、図１で示したＳＲＡＭマクロ３及びロジック回路４と同じである。このようにして半導体装置を構成した場合でも、上記同様の効果を得ることができる。

（第２の実施形態）
第２の実施形態は、ＳＲＡＭマクロ３のうちメモリセルアレイ１１と周辺回路２０とを分けて電源制御を行う。そして、メモリセルアレイ１１には、第１の実施形態と同じソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓを供給する。一方、周辺回路２０には、低電圧モード時、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ（０Ｖ）を供給するようにしている。

図９は、本発明の第２の実施形態に係る半導体集積回路１の構成を示すブロック図である。電源制御回路２は、第１の実施形態で示した電圧に加えて、電源電圧ＶＤＤＭ及び接地電圧ＶＳＳＭをＳＲＡＭマクロ３に供給する。

ＳＲＡＭマクロ３は、メモリセルアレイ１１と周辺回路２０とから構成されている。この周辺回路２０は、図２に示したＳＲＡＭマクロ３のうちメモリセルアレイ１１以外の回路（すなわち、ワード線ドライバ１２、書き込み／読み出し回路１６、及びプリチャージ回路１７など）に対応する。また、ＳＲＡＭマクロ３は、電源電圧ＶＤＤＭ及び接地電圧ＶＳＳＭが供給される端子Ｔ１０及びＴ１１を備えている。

電源制御回路２からＳＲＡＭマクロ３に供給される電圧のうち、ソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓは、メモリセルアレイ１１に供給される。メモリセルアレイ１１は、これらソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓを用いて動作する。

また、電源制御回路２からＳＲＡＭマクロ３に供給される電圧のうち、電源電圧ＶＤＤＭ及び接地電圧ＶＳＳＭは、周辺回路２０に供給される。周辺回路２０は、これら電源電圧ＶＤＤＭ及び接地電圧ＶＳＳＭを用いて動作する。

このように構成された半導体集積回路１の動作について説明する。まず、モード切替信号Ｓ_ＭＳにより、半導体集積回路１の動作モード（通常動作モード及び低電圧モード）が設定される。このモード切替信号Ｓ_ＭＳは、電源制御回路２、ＳＲＡＭマクロ３、及びロジック回路４に入力される。そして、電源制御回路２は、動作モードに応じて、ＳＲＡＭマクロ３及びロジック回路４に所定の電圧を供給する。

動作モードに応じて電源制御回路２からロジック回路４に供給される電圧は、第１の実施形態で示した図４と同じである。また、動作モードに応じて電源制御回路２からメモリセルアレイ１１に供給されるソース電圧ＶＤＤＣ、ソース電圧ＶＳＳＣ、及び基板電圧ＶＳＳＣ_Ｓは、図５と同じである。

図１０は、動作モードに応じて電源制御回路２から周辺回路２０に供給される電圧を示す図である。通常動作モードでは、電源制御回路２は、周辺回路２０に対して、電源電圧ＶＤＤＭとしてＶｄｄ、接地電圧ＶＳＳＭとしてＶｓｓを供給する。また、低電圧モードでは、電源制御回路２は、周辺回路２０に対して、電源電圧ＶＤＤＭとしてＶｄｄ、接地電圧ＶＳＳＭとしてＶｓｓを供給する。従って、ビット線ＢＬに接続された周辺回路２０は、ビット線ＢＬの電圧を、データに応じて電源電圧Ｖｄｄ或いは接地電圧Ｖｓｓに設定する。同様に、ワード線ＷＬに接続された周辺回路２０は、ワード線ＷＬの電圧を、選択／非選択に応じて電源電圧Ｖｄｄ或いは接地電圧Ｖｓｓに設定する。

以下に、低電圧モードにおいて上記電源制御を行った場合のメモリセルＭＣのＳＮＭ及びＷＭについて説明する。図１１は、メモリセルＭＣのスタティックノイズマージン（ＳＮＭ）を示す図である。図１１の縦軸及び横軸は、メモリセルＭＣにかかる電圧を示している。図１１に示すように、低電圧モード時のＳＮＭは、比較例と比べて向上している。なお、比較例の条件は、第１の実施形態と同じである。

図１２は、メモリセルＭＣのライトマージン（ＷＭ）を示す図である。なお、図１２の縦軸及び横軸は、メモリセルＭＣにかかる電圧を示している。低電圧モード時、メモリセルＭＣのソース電圧ＶＳＳＣは、Ｖｄｄ−Ｖｄｄ_Ｌに設定されている。例えばビット線ＢＬが０Ｖに設定されている場合、メモリセルＭＣを基準にすると、ビット線ＢＬの電圧は、ソース電圧ＶＳＳＣよりＶｄｄ−Ｖｄｄ_Ｌ分だけ低い状態となる。これにより、図１２に示した低電圧モードの曲線の一方を負側（左側）にシフトすることが可能となる。この結果、低電圧モード時のＷＭを、比較例と比べて大きく向上させることができる。

また、ワード線ＷＬの非選択時、このワード線ＷＬの電圧は、０Ｖである。一方、メモリセルＭＣのソース電圧ＶＳＳＣは、Ｖｄｄ−Ｖｄｄ_Ｌである。従って、メモリセルＭＣを基準にすると、ワード線ＷＬの電圧は、ソース電圧ＶＳＳＣよりＶｄｄ−Ｖｄｄ_Ｌ分だけ低い状態となる。この結果、ワード線ＷＬに接続されたトランスファ（ＸＦ１、ＸＦ２）のオフリーク電流を低減することができる。すなわち、メモリセルＭＣのリーク電流を低減することができる。これにより、メモリセルＭＣのデータ保持特性を向上させることができる。

また、本実施形態においても、低電圧モード時にメモリセルＭＣにかかる電圧（ＶＤＤＣ−ＶＳＳＣ）は、Ｖｄｄ_Ｌとなる。これにより、通常動作モード時に比べて、メモリセルＭＣの消費電力を低減することができる。

なお、第２の実施形態においても、第１の実施形態と同様に、ＳＲＡＭマクロ３とロジック回路４とで半導体集積回路（チップ）５を構成し、このチップ５の外に電源制御回路２を配置するようにしてもよい。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体集積回路１の構成を示すブロック図。 図１に示したＳＲＡＭマクロ３の一例を示すブロック図。 図２に示したメモリセルＭＣの構成を示す回路図。 動作モードに応じて電源制御回路２からロジック回路４に供給される電圧を示す図。 動作モードに応じて電源制御回路２からＳＲＡＭマクロ３に供給される電圧を示す図。 第１の実施形態におけるメモリセルＭＣのスタティックノイズマージン（ＳＮＭ）を示す図。 第１の実施形態におけるメモリセルＭＣのライトマージン（ＷＭ）を示す図。 第１の実施形態の半導体集積回路の他の構成例を示すブロック図。 本発明の第２の実施形態に係る半導体集積回路１の構成を示すブロック図。 動作モードに応じて電源制御回路２から周辺回路２０に供給される電圧を示す図。 第２の実施形態におけるメモリセルＭＣのスタティックノイズマージン（ＳＮＭ）を示す図。 第２の実施形態におけるメモリセルＭＣのライトマージン（ＷＭ）を示す図。

符号の説明

ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＸＦ１，ＸＦ２…トランスファーゲート、Ｎ１，Ｎ２…記憶ノード、Ｔ１〜Ｔ１１，Ｔ１Ａ…端子、１…半導体集積回路、２…電源制御回路、３…ＳＲＡＭマクロ、４…ロジック回路、５…半導体集積回路、１１…メモリセルアレイ、１２…ワード線ドライバ回路、１３…ロウデコーダ、１４…カラム選択回路、１５…カラムデコーダ、１６…書き込み／読み出し回路、１７…プリチャージ回路、１８…主制御回路、２０…周辺回路。

Claims (5)

1. 第１の電源電圧を用いて動作する第１の動作モードと、前記第１の電源電圧より低い第２の電源電圧を用いて動作する第２の動作モードとを有する半導体集積回路であって、
   互いの入力が互いの出力に接続された第１及び第２のインバータ回路を含み、前記第１及び第２のインバータ回路のそれぞれが、直列に接続されたＰチャネル型の負荷トランジスタとＮチャネル型の駆動トランジスタとを有するメモリセルと、
   前記第２の動作モード時に、前記駆動トランジスタのソース端子に接地電圧より高いソース電圧を供給し、かつ前記駆動トランジスタの基板端子に接地電圧を供給する電源制御回路と
   を具備することを特徴とする半導体集積回路。
2. 前記ソース電圧は、前記第１の電源電圧から前記第２の電源電圧を引いた値に設定されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記電源制御回路は、前記第２の動作モード時に、前記負荷トランジスタのソース端子に前記第１の電源電圧を供給することを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記第１のインバータ回路の出力にＮチャネル型の転送トランジスタを介して接続されたビット線と、
   データに応じて前記ビット線の電圧を設定する周辺回路と
   をさらに具備し、
   前記電源制御回路は、前記第２の動作モード時に、前記周辺回路に前記第１の電源電圧及び前記接地電圧を供給することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記電源制御回路は、前記第２の動作モード時に、前記転送トランジスタの基板端子に前記ソース電圧を供給することを特徴とする請求項４に記載の半導体集積回路。

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