JP2005293629A

JP2005293629A - Ｓｒａｍ装置

Info

Publication number: JP2005293629A
Application number: JP2004102691A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井; Hiroshi Kawaguchi; 博川口; Koichi Kanda; 浩一神田; Sadaaki Hattori; 貞昭服部
Original assignee: University of Tokyo NUC
Current assignee: University of Tokyo NUC
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20

Abstract

【課題】電源電圧が下がったときにリーク電流の値を小さく保つと共に、動作速度を速くすることができるＳＲＡＭ装置を提供する。
【解決手段】セル電源線から流れるリーク電流を低減する手段か、ビット線からセル内部に流れるリーク電流を低減する手段を設ける。電源線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えるか、グランド線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えるか、ワード線に同期してセル電源線の電位を変化させるように構成するか、非アクセス時にワード線電位を負電位に落とすように構成するか、ＮＭＯＳ型のビット線負荷回路を具え、書き込み回路のプルアップトランジスタをＮＭＯＳトランジスタとするか、隣り合う行同士がセル電源線を共有しないように配置する。
【選択図】図１

Description

本発明は、ＳＲＡＭ装置に関する。

ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）装置のスタンバイ時の電力の大部分は、データ保持のために必要なメモリセルのリーク電流によって消費される。

従来のＳＲＡＭ装置におけるメモリセル回路及び周辺回路では、電源電圧が下がったときにリーク電流の値を小さく保つことと、動作速度を速くすることとを両立させることが困難であった。

本発明は、電源電圧が下がったときにリーク電流の値を小さく保つと共に、動作速度を速くすることができるＳＲＡＭ装置を提供することを目的とする。

請求項１に記載の発明は、電源線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えることを特徴とするＳＲＡＭ装置である。

請求項２に記載の発明は、グランド線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えることを特徴とするＳＲＡＭ装置である。

請求項３に記載の発明は、ワード線に同期してセル電源線の電位を変化させるように構成したことを特徴とするＳＲＡＭ装置である。

請求項４に記載の発明は、非アクセス時にワード線電位を負電位に落とすように構成したことを特徴とするＳＲＡＭ装置である。

請求項５に記載の発明は、ＮＭＯＳ型のビット線負荷回路を具え、書き込み回路のプルアップトランジスタがＮＭＯＳトランジスタであることを特徴とするＳＲＡＭ装置である。

請求項６に記載の発明は、隣り合う行同士がセル電源線を共有しないように配置したことを特徴とするＳＲＡＭ装置である。

請求項７に記載の発明は、ワード線電位を３値制御することを特徴とするＳＲＡＭ装置である。

本発明によれば、セル電源線から流れるリーク電流を低減するか、ビット線からセル内部に流れるリーク電流を低減することにより、ＳＲＡＭ装置のデータ保持電力を削減することができる。微細なデバイスを、高い信頼性を保ちながら低電圧動作させることが可能になる。待機時のワード線電位を負電位に落とすことで、ビット線からのリーク電流が低減されるので、しきい値電圧が非常に低くなった場合にも、読み出し遅延の増加や読み出し誤作動を防止することができる。セル電源線電位はワード線に同期して変化するので、特別なタイミング回路などを用意する必要がない。低電源電圧で動作する論理回路と同じ製造プロセス上でＳＲＡＭ装置を設計できるので、ＳＲＡＭ装置を内蔵するＬＳＩの製造コストを上昇させない。セルにトランジスタを付加した場合、このトランジスタを書き込みサイクルで切って小振幅書き込みを行うことで、書き込みに要する電力を大幅に削減できる。

本発明によるＳＲＡＭ装置は、セル電源線から流れるリーク電流を低減するか、ビット線からセル内部に流れるリーク電流を低減することによってその効果を得る。図１は、スタンバイ時において６トランジスタＣＭＯＳ型メモリセルに流れるリーク電流の経路を示す回路図である。この図の例において、ＳＲＡＭセル回路はＮＭＯＳトランジスタＭＴ１、ＭＴ２、ＭＮ１及びＭＮ２と、ＰＭＯＳトランジスタＭＰ１及びＭＰ２とを具え、ＢＬ及びＢＬはビット線であり、Ｖ_ＤＤはセル電源線である。以後、図２、３及び５においても同様のＳＲＡＭセル回路を例として説明する。図１において、セル電源線からのリーク電流をＬＰ２及びＬＰ３、ビット線からのリーク電流をＬＰ１及びＬＰ４として示す。

まず、セル電源線から流れるリーク電流、すなわち図１のＬＰ２及びＬＰ２を低減する発明について説明する。セル電流線から流れるリーク電流を低減するために、アクセスされていないメモリセルのデータ保持電圧を下げる。これを、メモリセルにリーク電流削減用のトランジスタを１個追加し、このトランジスタのゲート電位によってオン／オフを制御するか、従来の６トランジスタ型のセルを用い、セル電源線の電位を動的に制御することによって達成することができる。

図２は、前者のメモリセルにリーク電流削減用のトランジスタを具えるＳＲＡＭセル回路の回路図である。図２Ａは、ＮＭＯＳ（図中のＭＮ３）を追加する発明、図２ＢはＰＭＯＳ（図中のＭＰ３）を追加する発明である。これらの新たに追加されたトランジスタは、ワード線が活性化される場合にはオンになり、そうでない場合、すなわちデータ保持状態ではオフになる。オフの場合はメモリセルに実効的にかかる電圧が低下し、ＤＩＢＬ（ＤｒａｉｎＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）効果と基板バイアス効果の両方が働くので、セル電源線からのリーク電流が減る。

図３は、後者のセル電源線の電位を動的に制御するＳＲＡＭセル回路を示す回路図である。この発明では、６トランジスタ型セルのセル電源線電位を制御回路３１によって制御する。セルに追加されるトランジスタがないので、面積増加率を低く保つことができる。１つのチップ上で２種類の電源電圧を作り出すために、オンチップ又はオフチップの電圧変換回路（ＤＣ／ＤＣコンバータ）を用いる。図２Ａの場合と同様に、ワード線が活性化される場合にはセル電源線は高電位（Ｖ_ＤＤＨ）になり、そうでない場合は低電位（Ｖ_ＤＤＬ）になる。電源電圧が低い場合は、ＤＩＢＬ効果によってリーク電流が減り、また電源電圧も下げているので、電力に換算するとリーク電力は大幅に削減される。

図４は、セル電源線駆動回路の一例を示す回路図である。ワード線に同期して動作させるので、デコーダの出力をバッファリングしてセル電源線として供給する。バッファの最終段はツ上のＣＭＯＳインバータで、ＰＭＯＳのソース側がＶ_ＤＤＨに、ＮＭＯＳのソース側がＶ_ＤＤＬに接続されるので、セル電源線の電位はワード線の活性、不活性に応じてＶ_ＤＤＨ又はＶ_ＤＤＬになる。

ビット線からのリーク電流を削減する発明について説明する。従来のＳＲＡＭと異なり、非活性なワード線の電位を負に設定する。これにより、メモリセルのトランスファーゲート（図１中のＭＴ１及びＭＴ２）の実効的なしきい値電圧が増大し、ビット線からセル内部に流れ込むリーク電流が削減される。従来の回路にこのような仕組みを導入すると、トランスファーゲートのゲート酸化膜に耐圧、すなわち電源電圧異常の電圧がかかるので、信頼性の問題を引き起こすおそれがある。

図５は、このような問題を解決した、本発明によるビット線からのリーク電流を削減するＳＲＡＭ装置の一例を示す回路図である。５１はビット線プリチャージ回路、５２はセル電源線駆動回路、５３はワード線駆動回路、５４は書き込み用のバッファ回路である。ビット線プリチャージ回路５１には、ＰＭＯＳの代わりにＮＭＯＳを用いる。これにより、ビット線電位は電源電位からしきい値電圧分だけ落ちるので、トランスファーゲートに耐圧異常の電圧が掛からない。ワード線駆動回路５３のＮＭＯＳゲート入力に、常時オンのＮＭＯＳパスゲートを加える。このようにすることで、ＮＭＯＳのゲート電位が電源電圧まで上がることを避けられるので、ワード線ドライバに耐圧以上の電圧がかからない。通常のＳＲＡＭでは隣り合う行同士でセル電源線を共有しているが、このようにすると片方が活性化されたときに、セル電源電位はＶ_ＤＤＨに上昇するので、もう片方の列のトランスファーゲートに耐圧以上の電圧がかかる。

本発明では、この問題を解決する２通りの方法を提示する。１つは、多層メタル配線を用いて、隣り合う行のセル電源線が共有されないようにレイアウトすることである。

もう１つは、ワード線ドライバの出力が、Ｖ_ＤＤＨ、０．０Ｖ及び負電位の３通りの値を取れるようにドライバを設計し、活性化される行とセル電源線を共有する行のワード線電位が０．０Ｖになるようにすることである。

スタンバイ時において６トランジスタＣＭＯＳ型メモリセルに流れるリーク電流の経路を示す回路図である。本発明によるメモリセルにリーク電流削減用のトランジスタを具えるＳＲＡＭセル回路を示す回路図である。本発明によるセル電源線の電位を動的に制御するＳＲＡＭセル回路を示す回路図である。セル電源線駆動回路の一例を示す回路図である。本発明によるビット線からのリーク電流を削減するＳＲＡＭ装置の一例を示す回路図である。

符号の説明

３１制御回路
５１ビット線プリチャージ回路
５２セル電源線駆動回路
５３ワード線駆動回路
５４書き込み用のバッファ回路

Claims

電源線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えることを特徴とするＳＲＡＭ装置。
グランド線とＳＲＡＭセルとの間に、ワード線に同期してスイッチングするトランジスタを具えることを特徴とするＳＲＡＭ装置。
ワード線に同期してセル電源線の電位を変化させるように構成したことを特徴とするＳＲＡＭ装置。
非アクセス時にワード線電位を負電位に落とすように構成したことを特徴とするＳＲＡＭ装置。
ＮＭＯＳ型のビット線負荷回路を具え、書き込み回路のプルアップトランジスタがＮＭＯＳトランジスタであることを特徴とするＳＲＡＭ装置。
隣り合う行同士がセル電源線を共有しないように配置したことを特徴とするＳＲＡＭ装置。
ワード線電位を３値制御することを特徴とするＳＲＡＭ装置。