JP2010067900A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタのしきい電圧が高めに仕上がった場合に、リーク電流低減回路の制御に用いられるスイッチ回路を常にオン状態としても、当該スイッチ回路のゲート幅を大きくすることなく電源インピーダンスを低減することを可能とする半導体装置を提供する。
【解決手段】半導体装置１において、スイッチ回路ＳＰ、ＳＮは、論理回路５０に供給する電圧を、動作状態がアクティブ状態にてオン状態となり動作状態がアイドル状態でオフ状態となることで切り替える。スイッチ回路ＤＢ、ＤＮは、スイッチ回路ＳＰ、ＳＮと並列に接続され、スイッチ回路ＳＰ、ＳＮの端子間のインピーダンスを低減させる。フューズ回路３０は、フューズを有し、当該フューズを切断することによりスイッチ回路ＳＰ、ＳＮを常にオン状態とし、スイッチ回路ＤＢ、ＤＮをオフ状態からオン状態に切り替える。
【選択図】図１

Description

本発明は、例えば、トランジスタのリーク電流を軽減するＳＣＲＣ制御回路を備えた半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では低電源電圧化と動作スピードの向上、低消費電力化への要求が高まっている。低電源電圧化を図るために電源電圧を低下させた場合、トランジスタのオン電流を確保するためにはトランジスタのしきい電圧をスケーリング則に則して低下させる必要がある。しかし、しきい電圧の低下は、トランジスタのオフ電流、すなわちリーク電流の増加をもたらすことになる。

そこで、これまでに、特許文献１〜３に示されるようなリーク電流を低減する回路方式がいくつか提案されており、その１方式としてＳＣＲＣ（Subthreshold Current Reduction Circuit）方式が知られている。この方式は、メインの電源線とサブの電源線の２種類を設け、両者をスイッチＭＯＳ（Metal-Oxide-Semiconductor）のトランジスタで接続し、アイドル状態（待機状態）にはスイッチＭＯＳをオフ状態にすることでサブ電源線へ流出するリーク電流を低減することを実現している。

ところで、近年、プロセスの微細化により、デバイス仕上がりバラツキを抑えることが難しくなっており、上記トランジスタのオフ状態でのリーク電流もトランジスタのしきい電圧が高めに仕上がった場合には、ＳＣＲＣ方式のようなリーク電流低減方式を適用しなくてもトランジスタのリーク電流が仕様電流値（ＳＰＥＣ電流値）内に収まることもある。しかし、多くの場合、トランジスタのしきい電圧が低めに仕上がった場合を想定して、ＳＣＲＣを実行するＳＣＲＣ制御回路を組み込んで構成されている。
特開２０００−１９５２５４号公報 特開２０００−０３０４４３号公報 特開２０００−０４８５６８号公報

しかしながら、一度ＳＣＲＣ制御回路を組み込んで半導体装置を構成してしまうと、トランジスタのしきい電圧が高めに仕上がった場合には、前述したようにＳＣＲＣ制御回路を必要としないため、スイッチＭＯＳを常にオン状態にすることができる。このとき、常にオン状態とされるスイッチＭＯＳのオン抵抗により、そもそもＳＣＲＣ制御回路を組み込まない構成に比べて電源インピーダンスが高くなってしまうという問題がある。

この問題を解決する一般的な手法として、スイッチＭＯＳのゲート幅を大きくして、オン抵抗を低減するといった手法が考えられるが、スイッチＭＯＳのゲート幅を大きくしてしまうと、そのオン／オフを制御するドライバも大きな回路が必要となる。また、スイッチＭＯＳのオフ状態からオン状態への切り替えに要する時間も長くなり電力も増大してしまうなどの問題も発生する。

本発明は、上記問題を解決すべくなされたもので、その目的は、リーク電流低減方式の制御に用いられるスイッチＭＯＳなどのスイッチ回路のゲート幅を大きくすることなく、リーク電流低減方式を必要としない場合に、スイッチ回路をオン状態とすることで増加する電源インピーダンスを低減することを可能とする半導体装置を提供することにある。

上記問題を解決するために、本発明は、論理回路と、前記論理回路に供給する電圧を、動作状態がアクティブ状態にてオン状態となり前記動作状態がアイドル状態でオフ状態となることで切り替える第１のスイッチ回路と、前記第１のスイッチ回路と並列に接続され、前記第１のスイッチ回路の端子間の電源インピーダンスを低減させる第２のスイッチ回路と、フューズを有し、当該フューズを切断することにより前記第１のスイッチ回路を常にオン状態とし、前記第２のスイッチ回路をオフ状態からオン状態に切り替えるフューズ回路と、を備えたことを特徴とする半導体装置である。

また、本発明は、メイン電源線と、前記メイン電源線と異なる電圧を供給するサブ電源線と、前記サブ電源線に接続される論理回路と、フューズを有し、フューズが切断された場合に出力信号を出力するフューズ回路と、前記メイン電源線と前記サブ電源線とに接続され、動作状態がアクティブ状態の場合、オン状態となり前記メイン電源線と前記サブ電源線とを結合状態とし、動作状態がアイドル状態の場合、オフ状態となり前記メイン電源線と前記サブ電源線とを非結合状態とし、前記出力信号に基づいて、前記動作状態に依存せず常に前記メイン電源線と前記サブ電源線とを結合する第１のスイッチ回路と、前記メイン電源線と前記サブ電源線とに接続され、前記動作状態に依存せず前記出力信号に基づいて、オフ状態からオン状態に切り替わり、前記メイン電源線と前記サブ電源線とを結合する第２のスイッチ回路とを備えたことを特徴とする半導体装置である。

また、本発明は、上記に記載の発明において、前記論理回路はトランジスタを含んでおり、前記サブ電源線は、前記トランジスタのソース端子に接続されることを特徴とする。

また、本発明は、上記に記載の発明において、前記動作状態がアクティブ状態の間、前記第１のスイッチ回路をオン状態とする信号を出力し、前記動作状態がアイドル状態の間、前記第１のスイッチ回路をオフ状態とする信号を出力するＳＣＲＣ制御回路を備え、前記ＳＣＲＣ制御回路は、前記出力信号に基づいて、前記動作状態に依存せず前記第１のスイッチ回路を常にオン状態とする信号を出力することを特徴とする。

また、本発明は、上記に記載の発明において、前記第１のスイッチ回路が、常にオン状態とされた場合に、前記第１のスイッチ回路のオン抵抗と前記第２のスイッチ回路のオン抵抗を合成した電源インピーダンスが予め定められる電源インピーダンス値内となる個数分、前記第２のスイッチ回路が予め配置されることを特徴とする。

また、本発明は、上記に記載の発明において、前記動作状態をアイドル状態とし、前記第１のスイッチ回路をオン状態として測定される前記リーク電流が予め定められる仕様電流値内の場合に、前記フューズ回路のフューズが切断されることを特徴とする。

この発明によれば、リーク電流低減方式の制御に用いられる第１のスイッチ回路のゲート幅を大きくすることなく、第２のスイッチ回路を第１のスイッチ回路と並列に接続し、リーク電流低減方式を必要としない場合に第１のスイッチ回路を常にオン状態とするとともに第２のスイッチ回路をオン状態とすることで、第１のスイッチ回路の存在により増加する電源インピーダンスを低減することが可能となる。

以下、本発明の一実施形態を図面を参照して説明する。
図１は、本実施形態による半導体装置１を示す概略ブロック図である。図１の半導体装置１は、リーク電流低減方式としてＳＣＲＣ（Subthreshold Current Reduction Circuit）方式が適用されており、論理回路５０、メイン電源線ＶＤＤ、ＶＳＳと、サブ電源線ＶＤＴ、ＶＳＴと、メイン電源線とサブ電源線とに接続されるＰチャネル型ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＰＭＯＳという）のスイッチ回路ＳＰ、ＤＢと、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）のスイッチ回路ＳＮ、ＤＮと、インバータ４１、４２と、ＳＣＲＣ制御回路２０と、フューズ回路３０と、選択回路１０とを備える。半導体装置１は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等に適用され、論理回路５０は、例えば、図示しないメモリバンク内のメモリセルから読み出したデータを増幅するセンスアンプ等に適用される回路である。

この構成を備えることにより、ＳＣＲＣ制御回路２０からの出力に基づいて、例えば、メモリバンクがアクティブ状態の場合、スイッチ回路ＳＰとスイッチ回路ＳＮをオン状態にして、メイン電源線ＶＤＤ、ＶＳＳと、サブ電源線ＶＤＴ、ＶＳＴとを接続して、論理回路５０を動作状態することができる。そして、メモリバンクがアイドル状態の場合、スイッチ回路ＳＰとスイッチ回路ＳＮをオフ状態として、論理回路５０に含まれるＭＯＳトランジスタのリーク電流を低減することが可能となる。

図２は、図１の半導体装置１の具体的な回路構成を示した図面であり、図１と同じ構成について同じ符号を付して示している。なお、図２においても図示していないが、半導体装置１は、複数のメモリバンクを備えており、論理回路５０は、例えば、メモリバンク内のメモリセルから読み出したデータを増幅するセンスアンプ等に適用される回路であるものとする。

図２において、メイン電源線ＶＤＤは、電源電圧を供給し、サブ電源線ＶＤＴは、アクティブ状態ではＶＤＤと同電位、アイドル状態では当該電源電圧よりも低い電圧を供給する。また、メイン電源線ＶＳＳは、接地されており、サブ電源線ＶＳＴは、アクティブ状態ではＶＳＳと同電位、アイドル状態では０Ｖよりも高い電圧を供給する。

ＰＭＯＳであるスイッチ回路ＳＰと、スイッチ回路ＤＢは、ソース端子がメイン電源線ＶＤＤに接続され、ドレイン端子がサブ電源線ＶＤＴに接続される。また、ＮＭＯＳであるスイッチ回路ＳＮと、スイッチ回路ＤＮは、ソース端子がメイン電源線ＶＳＳに接続され、ドレイン端子がサブ電源線ＶＳＴに接続される。また、スイッチ回路ＳＰのゲート端子は、インバータ４１を介してＳＣＲＣ制御回路２０の出力に接続され、スイッチ回路ＳＮのゲート端子は、ＳＣＲＣ制御回路２０の出力に接続される。また、スイッチ回路ＤＢのゲート端子は、インバータ４２を介してフューズ回路３０に接続され、スイッチ回路ＤＮのゲート端子は、フューズ回路３０に接続される。

論理回路５０は、４つのインバータから構成されており、それぞれのインバータは、ＰＭＯＳ５１Ｐ及びＮＭＯＳ５１Ｎ、ＰＭＯＳ５２Ｐ及びＮＭＯＳ５２Ｎ、ＰＭＯＳ５３Ｐ及びＮＭＯＳ５３Ｎ、ＰＭＯＳ５４Ｐ及びＮＭＯＳ５４Ｎの組み合わせで構成されている。

ＰＭＯＳ５１Ｐ、５３Ｐのソース端子はサブ電源線ＶＤＴに接続され、ドレイン端子が、それぞれＮＭＯＳ５１Ｎ、５３Ｎのドレイン端子に接続される。ＮＭＯＳ５１Ｎ、５３Ｎのソース端子は、メイン電源線ＶＳＳに接続される。また、ＰＭＯＳ５２Ｐ、５４Ｐのソース端子はメイン電源線ＶＤＤに接続され、ドレイン端子が、それぞれＮＭＯ５２Ｎ、５４Ｎのドレイン端子に接続される。ＮＭＯＳ５２Ｎ、５４Ｎのソース端子は、サブ電源線ＶＳＴに接続される。そして、本実施形態では、アイドル状態では論理回路５０の入力端子６０にＨ（High）レベルの信号が入力されることで、端子６１にはＬ(Low)状態の信号が出力され、順に、端子６２にはＨ状態の信号が出力され、端子６３にはＬ状態の信号が出力され、出力端子６４にはＨ状態の信号が出力されることになる。

選択回路１０は、外部から入力されるコマンド信号をデコードするコマンドデコーダ及び半導体装置１の動作の制御を行う制御回路を備えており、外部端子であるクロック端子、コマンド端子、アドレス端子に接続され、それぞれの端子を介して半導体装置１の外部にある周辺回路からクロック信号、コマンド信号、アドレス信号が入力される。図２では、選択回路１０の内部構成のうち、コマンド信号である／ＣＳ(Chip Select)信号、／ＲＡＳ（Row Address Strobe）信号、／ＣＡＳ（Column Address Strobe）信号、／ＷＥ（Word Enable）信号と、選択回路１０の内部で生成されるＢＡＮＫ信号とに基づいて、選択したメモリバンクをアクティブ状態とするＢＡＮＫＳＥＬ信号を出力する構成の部分の概略構成を示したものである。すなわち、本実施形態のＳＣＲＣ方式では、本来メモリバンクの制御に用いられるＢＡＮＫＳＥＬ信号を、ＳＣＲＣ制御回路２０にも入力することで、メモリバンクの動作状態に応じて論理回路５０におけるリーク電流の低減を図る構成となっている。なお、コマンド端子は、／ＣＳ(Chip Select)信号、／ＲＡＳ（Row Address Strobe）信号、／ＣＡＳ（Column Address Strobe）信号、／ＷＥ（Word Enable）信号ごとにそれぞれ存在する。また、信号名に「／」が付けられたものは、Ｌレベルで活性状態となる信号である。

選択回路１０は、ＮＡＮＤ回路１１とＮＡＮＤ回路１２と、ラッチ１３とを備えている。ＮＡＮＤ回路１１は、／ＣＳ信号、／ＲＡＳ信号が反転論理で入力され、／ＣＡＳ信号、／ＷＥ信号、ＢＡＮＫ信号が入力される。そして、コマンド端子からＡＣＴコマンドとして／ＣＳ信号がＬ(Low)レベル、／ＲＡＳ信号がＬレベル、／ＣＡＳ信号がＨ(High) レベル、／ＷＥがＨレベル、ＢＡＮＫ信号がＨレベルで入力された場合、Ｌ状態の信号を出力し、それ以外の状態、例えば、ＰＲＥコマンドが入力された場合、Ｈ状態の信号を出力する。

一方、ＮＡＮＤ回路１２は、／ＣＳ信号、／ＲＡＳ信号、／ＷＥ信号が反転論理で入力され、／ＣＡＳ信号、ＢＡＮＫ信号が入力される。そして、コマンド端子からＰＲＥコマンドとして／ＣＳ信号がＬレベル、／ＲＡＳ信号がＬレベル、／ＣＡＳ信号がＨレベル、／ＷＥがＬレベル、ＢＡＮＫ信号がＨレベルで入力された場合、Ｌ状態の信号を出力し、それ以外の状態、例えば、ＡＣＴコマンドが入力された場合、Ｈ状態の信号を出力する。

ラッチ１３は、ＮＡＮＤ回路１３−１、１３−２を備えており、ＮＡＮＤ回路１１とＮＡＮＤ回路１２の出力を入力として、ＮＡＮＤ回路１３−１の出力において各動作状態に応じた出力状態を保持する。すなわち、ＡＣＴコマンドが入力されてから次にＰＲＥコマンドが入力されるまでのアクティブ状態でＢＡＮＫＳＥＬ信号をＨ状態で保持する。また、ＰＲＥコマンドが入力されてから次にＡＣＴコマンドが入力されるまでのアイドル状態でＢＡＮＫＳＥＬ信号をＬ状態で保持する。

フューズ回路３０は、内部にレーザフューズを有しており、レーザフューズが切断されていない場合、Ｌ状態の信号を出力し、レーザフューズが切断された場合、Ｈ状態の信号を出力する。ＳＣＲＣ（Subthreshold Current Reduction Circuit）制御回路は、ＮＯＲ回路２１と、インバータ２２とを備えており、フューズ回路３０のレーザフューズが切断されていない場合、フューズ回路３０からは、Ｌ状態の信号が出力されるため、選択回路１０から入力されるＢＡＮＫＳＥＬ信号が、Ｈレベルの場合、インバータ２２の出力は、Ｈ状態となり、ＢＡＮＫＳＥＬ信号が、Ｌレベルの場合、インバータ２２の出力は、Ｌ状態となる。また、フューズ回路３０のレーザフューズが切断された場合、フューズ回路３０からは、常にＨ状態の信号が出力されるため、インバータ２２は、ＢＡＮＫＳＥＬ信号の状態に依存せずに、常にＨ状態の信号を出力することになる。

次に、図２に示した半導体装置１におけるＳＣＲＣ方式のリーク電源低減方式を適用する場合の動作について説明する。ＳＣＲＣ方式が適用される場合、フューズ回路３０のレーザフューズは切断されていないため、フューズ回路３０からはＬ状態の信号が出力されている。まず、前述したＢＡＮＫＳＥＬ信号がＬレベル、すなわちＰＲＥコマンドが入力されてアイドル状態となっている間、スイッチ回路ＳＰ、ＳＮのゲート端子には、それぞれ、Ｈレベル、Ｌレベルの信号が入力されるため、スイッチ回路ＳＰ、ＳＮは、オフ状態となる。一方、スイッチ回路ＤＢ、ＤＮは、ＳＣＲＣ制御回路２０の出力に依存しないため、常にオフ状態である。

このとき、論理回路５０の入力端子６０には、前述の通り、Ｈレベルの信号が入力されており、ＰＭＯＳ５１ＰとＰＭＯＳ５３Ｐは、ゲート端子にＬレベルの信号が入力されるためオフ状態でありリーク電流が発生する状態となっている。しかし、ＰＭＯＳ５１ＰとＰＭＯＳ５３Ｐのソース端子が、サブ電源線ＶＤＴに接続されていることから、ソース端子とゲート端子の相対的な電圧差は低下しており、リーク電流が低減されることになる。一方、ＮＭＯＳ５２Ｎと、ＮＭＯＳ５４Ｎは、ゲート端子にＬレベルの信号が入力されているため、オフ状態でありリーク電流が発生する状態となっている。しかし、ＮＭＯＳ５２Ｎと、ＮＭＯＳ５４Ｎのソース端子がサブ電源線ＶＳＴに接続されていることから、ソース端子とゲート端子の相対的な電圧差は低下しており、リーク電流が低減されることになる。

この状態にて、次にＡＣＴコマンドが入力されてアクティブ状態、すなわちＢＡＮＫＳＥＬ信号がＨ状態になると、スイッチ回路ＳＰとスイッチ回路ＳＮがオン状態となり、メイン電源線ＶＤＤとサブ電源線ＶＤＴが接続され、メイン電源線ＶＳＳとサブ電源線ＶＳＴが接続され、論理回路５０の動作が開始されることになる。

前述したリーク電流が、予め定められる仕様電流値（ＳＰＥＣ）内の場合には、そもそもＳＣＲＣ方式を用いる必要がないため、フューズ回路３０のレーザフューズを切断することにより、スイッチ回路ＳＰ、ＳＮを常にオン状態にしつつ、スイッチ回路ＤＢ、ＤＮも常にオン状態にすることが行われる。

ＳＣＲＣ方式を用いるか否かは、プロセスによるデバイス仕上がりのバラツキに依存する。したがって、図３に示すプローブテスト結果により、フューズ回路３０のレーザフューズを切断するか否かを判定する。プローブテストは、図３に示すように、高温ストレス試験（ステップＳ１）、高温回路動作試験（ステップＳ２）、低温回路動作試験（ステップＳ３）、レーザフューズ切断（ステップＳ４）、切断後回路動作試験（ステップＳ５）の順に行われる。すなわち、ステップＳ１〜Ｓ３のデバイス仕上がりの判定結果に基づいてフューズ回路３０のレーザフューズが切断されることになる。

ステップＳ１〜Ｓ３の試験工程では、テストモードによりスイッチ回路ＳＰ、ＳＮを強制的にオン状態として、論理回路５０内のＭＯＳトランジスタのリーク電流を測定する。そして、測定したリーク電流が予め定められる仕様電流値内であるか否かを判定し、仕様電流値内である場合には、フューズ回路３０のレーザフューズを、ステップＳ４の工程において切断する。

ところで、フューズ回路３０のレーザフューズが切断されることにより、前述したようにＳＣＲＣ制御回路２０からは常にＨ状態の信号が出力されるため、スイッチ回路ＳＰ、ＳＮは常にオン状態となり、メイン電源線ＶＤＤ、ＶＳＴは、それぞれサブ電源線ＶＤＴ、ＶＳＴに接続されることになる。このとき、スイッチ回路ＳＰ、ＳＮのオン抵抗により、ＳＣＲＣ方式の回路をそもそも適用しない場合に比べて電源インピーダンスが増加してしまう。

しかし、本実施形態では、フューズ回路３０のレーザフューズが切断されることにより、スイッチ回路ＤＢ、ＤＮもオン状態となる。スイッチ回路ＤＢ、ＤＮは、スイッチ回路ＳＰ、ＳＮと並列に、メイン電源線ＶＤＤ、ＶＳＳと、サブ電源線ＶＤＴ、ＶＳＴの間に接続されているため、オン状態とされることにより、スイッチ回路ＳＰ、ＳＮの端子間のインピーダンス、すなわちメイン電源線ＶＤＤとサブ電源線ＶＤＴの間の電源インピーダンス、及びメイン電源線ＶＳＳとサブ電源線ＶＳＴの間の電源インピーダンスを低減させることが可能となる。

なお、図２では、メイン電源線ＶＤＤ、ＶＳＳと、サブ電源線ＶＤＴ、ＶＳＴの間のそれぞれに、１つずつスイッチ回路ＤＢ、ＤＮを設ける構成として示しているが、この個数は、１つには限られない。すなわち、予め定められる電源インピーダンス値内となるように必要な個数スイッチ回路ＤＢ、ＤＮをメイン電源線ＶＤＤ、ＶＳＳと、サブ電源線ＶＤＴ、ＶＳＴの間に接続することで、ＳＣＲＣ方式を適用しない場合においても、所望の電源インピーダンスを得ることが可能となる。なお、図２の構成では、フューズ回路３０に設けるレーザフューズは、スイッチ回路ＳＰ、ＳＮ、スイッチ回路ＤＢ、ＤＮで共有できるため、１つでもよく、当該１つのレーザフューズを切断することで、スイッチ回路ＳＰ、ＳＮ、スイッチ回路ＤＢ、ＤＮをオン状態にすることができる。しかし、複数のスイッチ回路ＤＢ、ＤＮを設ける場合には、オン状態にする個数を調整する必要があるため、その個数に相当する数のレーザフューズフューズ回路３０を設けておき、該当するレーザフューズを切断して、電源インピーダンスが所望の値となるように調整することになる。

また、スイッチ回路ＳＰ、ＳＮは、論理回路５０の動作が始まる前にオン状態になっている必要があるが、スイッチ回路ＤＢ、ＤＮは、スイッチ回路ＳＰ、ＳＮのように立ち上がり時間を気にする必要がないため、比較的自由にあらかじめ設けておくことが可能である。

また、一般的に、レイアウト上では、スイッチ回路ＳＰ、ＳＮは、ゲート幅の決まったＰＭＯＳとＮＭＯＳの組み合わせでユニットセルとして用意しておき、ユニットセルの倍数で必要数を設置されている。このとき、ＰＭＯＳとＮＭＯＳを常に同数使うことは少なく、多くの場合、ＰＭＯＳあるいはＮＭＯＳのいずれか一方は使用されない、すなわち図２のＳＯＮ配線や、ＳＯＮＢ配線には接続されないことになる。そこで、これらの使用されていないＰＭＯＳあるいはＮＭＯＳを、図２のＤＯＮ配線や、ＤＯＮＢ配線に接続することにより、スイッチ回路ＤＢ、ＤＮとすることができ、ダミーによるレイアウト面積の増加は、ダミーのゲート幅に単純に比例するわけではなくある程度抑えることが可能である。

上記の実施形態の構成により、プローブテスト時に個々のチップに対してデバイス仕上がりを判定してリーク電流が予め定められる仕様電流値内に収まる場合、すなわちＭＯＳトランジスタのしきい電圧が高めに仕上がった場合には、フューズ回路３０のレーザフューズを切断して、ＳＣＲＣ制御回路２０を不活性状態としつつ、ＳＣＲＣ制御回路３０からは独立して設けたスイッチ回路ＤＢ、ＤＮを常にオン状態することで電源インピーダンスを低減させることが可能となる。それにより、ＳＣＲＣ方式に用いられるスイッチ回路ＳＰ、ＳＮのゲート幅を大きくすることなく電源インピーダンスを低減することが可能となる。

また、上記の実施形態では、ＳＣＲＣ方式のリーク電流低減方式に適用した場合であるが、ＳＣＲＣ方式以外のリーク電流低減方式、例えばブロックごとに電源線を細分化して、アイドル状態のブロックの電源は落としてしまうような構成にも適用することができる。

本実施形態による半導体装置の概略ブロック図である。 同実施形態における半導体装置の具体的なブロック図である。 同実施形態におけるプローブテストの工程を示したフローチャートである。

符号の説明

１ 半導体装置
１０ 選択回路
２０ ＳＣＲＣ制御回路
３０ フューズ回路
４１、４２ インバータ
５０ 論理回路
ＶＤＤ、ＶＳＳ メイン電源線
ＶＤＴ、ＶＳＴ サブ電源線
ＳＰ、ＳＮ スイッチ回路（第１のスイッチ回路）
ＤＢ、ＤＮ スイッチ回路（第２のスイッチ回路）

Claims (6)

1. 論理回路と、
   前記論理回路に供給する電圧を、動作状態がアクティブ状態にてオン状態となり前記動作状態がアイドル状態でオフ状態となることで切り替える第１のスイッチ回路と、
   前記第１のスイッチ回路と並列に接続され、前記第１のスイッチ回路の端子間の電源インピーダンスを低減させる第２のスイッチ回路と、
   フューズを有し、当該フューズを切断することにより前記第１のスイッチ回路を常にオン状態とし、前記第２のスイッチ回路をオフ状態からオン状態に切り替えるフューズ回路と、
   を備えたことを特徴とする半導体装置。
2. メイン電源線と、
   前記メイン電源線と異なる電圧を供給するサブ電源線と、
   前記サブ電源線に接続される論理回路と、
   フューズを有し、フューズが切断された場合に出力信号を出力するフューズ回路と、
   前記メイン電源線と前記サブ電源線とに接続され、動作状態がアクティブ状態の場合、オン状態となり前記メイン電源線と前記サブ電源線とを結合状態とし、動作状態がアイドル状態の場合、オフ状態となり前記メイン電源線と前記サブ電源線とを非結合状態とし、前記出力信号に基づいて、前記動作状態に依存せず常に前記メイン電源線と前記サブ電源線とを結合する第１のスイッチ回路と、
   前記メイン電源線と前記サブ電源線とに接続され、前記動作状態に依存せず前記出力信号に基づいて、オフ状態からオン状態に切り替わり、前記メイン電源線と前記サブ電源線とを結合する第２のスイッチ回路と
   を備えたことを特徴とする半導体装置。
3. 前記論理回路はトランジスタを含んでおり、
   前記サブ電源線は、前記トランジスタのソース端子に接続される
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記動作状態がアクティブ状態の間、前記第１のスイッチ回路をオン状態とする信号を出力し、前記動作状態がアイドル状態の間、前記第１のスイッチ回路をオフ状態とする信号を出力するＳＣＲＣ制御回路を備え、
   前記ＳＣＲＣ制御回路は、
   前記出力信号に基づいて、前記動作状態に依存せず前記第１のスイッチ回路を常にオン状態とする信号を出力する
   ことを特徴とする請求項１または２に記載の半導体装置。
5. 前記第１のスイッチ回路が、常にオン状態とされた場合に、前記第１のスイッチ回路のオン抵抗と前記第２のスイッチ回路のオン抵抗を合成した電源インピーダンスが予め定められる電源インピーダンス値内となる個数分、前記第２のスイッチ回路が予め配置される
   ことを特徴とする請求項１または２に記載の半導体装置。
6. 前記動作状態をアイドル状態とし、前記第１のスイッチ回路をオン状態として測定される前記リーク電流が予め定められる仕様電流値内の場合に、前記フューズ回路のフューズが切断される
   ことを特徴とする請求項１または２に記載の半導体装置。

Images