JP2009246132A - 半導体装置および半導体装置の試験方法 - Google Patents

Abstract

【課題】半導体装置の面積の増大を抑制する。
【解決手段】第１の電源ライン１および第２の電源ライン２には、外部から正負の電圧が供給される。論理回路３は、所定の演算を行う回路であり、第１の電源ライン１および第２の電源ライン２から供給される電源によって動作する。スイッチ４は、第１の電源ライン１から論理回路３への電源の供給をオン・オフする。電源供給手段５は、スイッチ４と並列に接続され、第１の電源ライン１の電源を論理回路３に供給する。電源供給手段５は、切断可能であり、電源供給手段５を切断することにより、電源供給手段５による第１の電源ライン１から論理回路３への電源供給をオフする。
【選択図】図１

Description

本発明は半導体装置および半導体装置の試験方法に関する。

従来、携帯電話や携帯情報端末向けのシステムＬＳＩ（Large Scale Integration）では、バッテリによる長時間駆動を実現するため、クロックゲーティング技術により低消費電力化を図ってきた。クロックゲーティング技術は、装置の待ち受け時など、処理が不要な期間、システムクロック分配を止め、スタンバイリーク状態にして消費電力を低減する技術である。

しかし、近年では、テクノロジの進化に伴うトランジスタの微細化と搭載回路規模の増大によりリーク電流が無視できなくなり、パワーゲーティング技術による低消費電力化が主流となりつつある。パワーゲーティング技術は、電源供給ラインと装置の待ち受け時などにおいて電源供給の不要な回路ブロックとの間にスイッチを挿入し、そのスイッチを制御して、消費電力を低減する技術である。

半導体装置は、一般に、ウェハープローブテストによって、大規模ショート（ベタショート）による不良品のリジェクトを行う。このテストは、半導体装置に通常の動作電圧より低い電圧の電源を印加して行う。これは、通常の動作電圧の印加によって半導体装置に大電流が流れ、テスタプローブを破壊しないようにするためである。

大規模ショートのテストをパスした半導体装置は、通常の動作電圧の電源を印加して、リーク電流を測定する。半導体装置は、測定したリーク電流の大きさが製品仕様等から妥当であると判断された場合、機能試験が行われる。

一方、パワーゲーティング回路を内蔵する半導体装置では、動作電圧より低い電圧の電源を供給すると、電源供給ラインのスイッチを駆動できないため、大規模ショートによる不良品のリジェクトが不可能となる。また、ドメイン間のショート検出が困難となる。

そこで、パワーゲーティング回路を内蔵する半導体装置では、各ドメインに電源電圧を直接供給できるパッドを外部に引き出すようにしていた。これにより、動作電圧より低い電圧による大規模ショートのテストが可能となり、また、ドメイン間のショートテストも可能となる。

なお、マルチチップテスト時、不良チップによるテスト時間の増加および収率の減少を防止する半導体装置のテスト電源供給回路が提供されている（例えば、特許文献１参照）。
特開２００１−５６３６０号公報

しかし、外部にパッドを引き出す方法では、ドメイン数だけ引き出しパッドが必要となり、面積が増大するという問題点があった。
本件はこのような点に鑑みてなされたものであり、面積の増大を抑制した半導体装置および半導体装置の試験方法を提供することを目的とする。

上記課題を解決するために、内部回路の電源供給を制御する半導体装置が提供される。この半導体装置は、第１の電源ラインと、第２の電源ラインと、前記第１の電源ラインおよび前記第２の電源ラインから供給される電源を用いて動作する論理回路と、前記第１の電源ラインから前記論理回路への電源の供給をオン・オフするスイッチと、前記スイッチと並列に接続され、前記第１の電源ラインの電源を前記論理回路に供給する切断可能な電源供給手段と、を有する。

また、上記課題を解決するために、内部回路の電源供給を制御する半導体装置の試験方法が提供される。この半導体装置の試験方法は、論理回路に電源を供給する第１の電源ラインと第２の電源ラインとに前記半導体装置の動作電圧より低い電圧を供給する第１の試験ステップと、前記半導体装置に前記半導体装置の動作電圧を供給する第２の試験ステップと、前記第１の電源ラインから前記論理回路への電源供給をオン・オフするスイッチと並列に接続された、前記第１の電源ラインの電源を前記論理回路に供給する電源供給手段を切断する切断ステップと、を有する。

半導体装置の面積の増大を抑制することができる。

図１は、半導体装置の概要を示した図である。図１に示すように、半導体装置は、第１の電源ライン１、第２の電源ライン２、論理回路３、スイッチ４、および電源供給手段５を有している。

第１の電源ライン１および第２の電源ライン２には、外部から正負の電圧が供給される。
論理回路３は、所定の演算を行う回路であり、第１の電源ライン１および第２の電源ライン２から供給される電源によって動作する。

スイッチ４は、第１の電源ライン１から論理回路３への電源の供給をオン・オフする。例えば、スイッチ４は、半導体装置を搭載した電子機器の待ち受け時などにおいて、論理回路３を動作させる必要がないとき、第１の電源ライン１からの電源供給をオフする。

電源供給手段５は、スイッチ４と並列に接続され、第１の電源ライン１の電源を論理回路３に供給する。電源供給手段５は、切断可能であり、電源供給手段５を切断することにより、電源供給手段５による第１の電源ライン１から論理回路３への電源供給をオフすることができる。

図１の半導体装置の試験手順について説明する。まず、電源供給手段５は、切断されておらず、第１の電源ライン１と論理回路３とを接続しているとする。
第１の電源ライン１および第２の電源ライン２に、半導体装置の動作電圧より低い電圧の電源を供給する。スイッチ４は、動作電圧より低い電圧の電源供給によって動作しないが、第１の電源ライン１に供給された電源は、電源供給手段５を介して論理回路３に供給される。これにより、テスタプローブを破壊することなく、論理回路３の大規模ショートを試験することができる。

大規模ショートの試験をパスした半導体装置は、第１の電源ライン１および第２の電源ライン２に半導体装置の動作電圧の電源を供給する。これにより、中規模ショート（リーク電流）の試験をすることができる。そして、電源供給手段５を切断すれば、以下で説明するドメイン間ショートの試験も可能になり、また、スイッチ４によるパワーゲーティングの半導体装置とすることができる。

このように、切断可能な電源供給手段５をスイッチ４に並列に接続することにより、外部にドメイン数分のパッドを設けることなく論理回路３のショート試験ができ、半導体装置の面積の増大を抑制することができる。

次に、第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態に係る半導体装置のブロック構成図である。図２に示すように、半導体装置は、論理回路１０，２０，３０、Ｉ／Ｏ（Input/Output）領域１１、スイッチアレイ２１，３１、アイソレーション回路２２，３２、およびスイッチ制御回路４０を有している。図２の半導体装置は、パワーゲーティングの半導体装置であり、例えば、携帯電話などの携帯端末に実装される。

論理回路１０は、所定の演算処理を行う回路である。論理回路１０は、電源が常時供給される回路である。
Ｉ／Ｏ領域１１は、外部とデータのやり取りを行う領域である。Ｉ／Ｏ領域１１は、論理回路１０の周囲に設けられている。

論理回路２０，３０は、所定の演算処理を行う回路である。論理回路２０，３０は、例えば、携帯電話の待ち受け時などにおいて電源供給がオフされる回路である。
スイッチアレイ２１は、論理回路２０への電源供給をオン・オフするスイッチアレイである。スイッチアレイ２１は、スイッチ制御回路４０と接続されており、スイッチ制御回路４０の制御によって、論理回路２０への電源供給をオン・オフする。

スイッチアレイ３１は、論理回路３０への電源供給をオン・オフするスイッチアレイである。スイッチアレイ３１は、スイッチ制御回路４０と接続されており、スイッチ制御回路４０の制御によって、論理回路３０への電源供給をオン・オフする。

アイソレーション回路２２は、論理回路１０と論理回路２０とを分離する回路である。アイソレーション回路２２は、論理回路２０の電源供給がオフされたとき、論理回路２０の出力の不定状態を防止する。

アイソレーション回路３２は、論理回路１０と論理回路３０とを分離する回路である。アイソレーション回路３２は、論理回路３０の電源供給がオフされたとき、論理回路３０の出力の不定状態を防止する。

スイッチ制御回路４０は、Ｉ／Ｏ領域１１を介して、外部から試験信号が入力される。スイッチ制御回路４０は、半導体装置の試験の際に入力される試験信号に応じて、スイッチアレイ２１，３１のオン・オフを制御する。また、スイッチ制御回路４０は、外部または論理回路１０から入力される制御信号に応じて、スイッチアレイ２１，３１のオン・オフを制御する。制御信号は、例えば、携帯電話の待ち受け時等に、論理回路２０，３０への電源供給をオフするために、外部または論理回路１０から入力される。

図３は、図２を詳細に示した回路図である。図３には、図２で示した論理回路１０〜３０およびスイッチアレイ２１，３１が示してある。また、図３には、半導体装置の電源ラインＶＤＤ，ＶＳＳ、ヒューズＦ１，Ｆ２、トランジスタＴｒ３，Ｔｒ１３、およびＡＮＤ回路Ｚ１が示してある。

電源ラインＶＤＤ，ＶＳＳは、外部から電源が供給されるパッドと接続される。電源ラインＶＤＤには、例えば、正の電圧が供給され、電源ラインＶＳＳには、例えば、ＧＮＤ（０Ｖ）の電圧が供給される。

論理回路１０は、電源ラインＶＤＤ，ＶＳＳと接続される。論理回路１０は、電源ラインＶＤＤ，ＶＳＳに供給される電圧によって動作する。
論理回路２０は、電源ラインＶＤＤ１，ＶＳＳ１を有している。電源ラインＶＤＤ１は、スイッチアレイ２１を介して、電源ラインＶＤＤと接続されるようになっている。電源ラインＶＳＳ１は、電源ラインＶＳＳと接続されている。

論理回路２０は、所定の処理を行う回路を有している。図３では、トランジスタＴｒ２１，Ｔｒ２２を具備したインバータ回路の例が示してある。インバータ回路は、電源ラインＶＤＤ１，ＶＳＳ１に接続され、電源ラインＶＤＤ１，ＶＳＳ１に供給される電圧によって、入力信号を反転する機能を有する。

スイッチアレイ２１は、ＰＭＯＳのトランジスタＴｒ１，Ｔｒ２を有している。トランジスタＴｒ１，Ｔｒ２は、例えば、論理回路１０〜３０のコアトランジスタ（例えば、動作電圧１．２Ｖ）に対し、ゲート長が長く閾値の高いトランジスタ、もしくは、高耐圧のトランジスタ（例えば、動作電圧３．３Ｖ）である。トランジスタＴｒ１，Ｔｒ２のソースは、電源ラインＶＤＤに接続されている。トランジスタＴｒ１，Ｔｒ２のドレインは、論理回路２０の電源ラインＶＤＤ１に接続されている。トランジスタＴｒ１，Ｔｒ２のゲートは、スイッチ制御回路４０と接続されている。トランジスタＴｒ１，Ｔｒ２は、スイッチ制御回路４０からのゲートに入力される電圧に応じて、電源ラインＶＤＤと論理回路２０の電源ラインＶＤＤ１との接続をオン・オフする。

ヒューズＦ１は、スイッチアレイ２１の１つのトランジスタＴｒ２に並列に接続されている。従って、ヒューズＦ１が切断される前は、スイッチアレイ２１のトランジスタＴｒ１，Ｔｒ２のオン・オフに関わらず、電源ラインＶＤＤの電圧は、論理回路２０の電源ラインＶＤＤ１に供給される。

トランジスタＴｒ３のドレインは、論理回路２０の電源ラインＶＤＤ１と接続されている。トランジスタＴｒ３のソースは、電源ラインＶＳＳと接続されている。トランジスタＴｒ３のゲートは、スイッチ制御回路４０と接続されている。トランジスタＴｒ３は、スイッチ制御回路４０からのゲートに入力される電圧に応じて、論理回路２０の電源ラインＶＤＤ１と電源ラインＶＳＳとの接続をオン・オフする。トランジスタＴｒ３は、例えば、論理回路１０〜３０のコアトランジスタに対し、高耐圧のトランジスタである。

論理回路３０は、論理回路２０と同様の構成を有しており、その詳細な説明を省略する。なお、論理回路３０の電源ラインＶＤＤ２，ＶＳＳ２は、論理回路２０の電源ラインＶＤＤ１，ＶＳＳ１に対応し、論理回路３０のトランジスタＴｒ３１，Ｔｒ３２は、論理回路２０のトランジスタＴｒ２１，Ｔｒ２２に対応する。

スイッチアレイ３１は、スイッチアレイ２１と同様の構成を有しており、その詳細な説明を省略する。なお、スイッチアレイ３１のトランジスタＴｒ１１，Ｔｒ１２は、スイッチアレイ２１のトランジスタＴｒ１，Ｔｒ２に対応する。

ヒューズＦ２は、スイッチアレイ３１の１つのトランジスタＴｒ１２に並列に接続されている。従って、ヒューズＦ２が切断される前は、スイッチアレイ３１のトランジスタＴｒ１１，Ｔｒ１２のオン・オフに関わらず、電源ラインＶＤＤの電圧は、論理回路３０の電源ラインＶＤＤ２に供給される。

トランジスタＴｒ１３は、トランジスタＴｒ３と同様であり、その詳細な説明を省略する。
スイッチ制御回路４０は、外部から入力される試験信号に応じて、トランジスタＴｒ１〜Ｔｒ３，Ｔｒ１１〜Ｔｒ１３のオン・オフを制御する。これにより、電源ラインＶＤＤと論理回路２０，３０の電源ラインＶＤＤ１，ＶＤＤ２との接続がオン・オフ制御される。

ＡＮＤ回路Ｚ１の入力は、論理回路２０の電源ラインＶＤＤ１と、論理回路３０の電源ラインＶＤＤ２と接続されている。ＡＮＤ回路Ｚ１の出力は、Ｉ／Ｏ領域１１を介し、パッドと接続されている。

図３の回路動作について説明する。半導体装置は、大規模ショートによる不良品判断の試験が行われ、次に、中規模ショートによる不良品判断の試験が行われ、次に、ドメイン間ショートの不良品判断の試験が行われる。まず、大規模ショートによる不良品判断の試験について説明する。

図４は、大規模ショートによる不良品判断試験時の回路動作を説明する図である。図４において、図３と同じものは同じ符号を付し、その説明を省略する。
なお、図４のヒューズＦ１，Ｆ２は、接続された状態（未切断状態）にある。また、論理回路３０は、電源ラインＶＤＤ２と電源ラインＶＳＳ２との間に、配線ショートやトランジスタＴｒ３１，Ｔｒ３２の未形成などによる大規模ショートを生じているとする。

電源ラインＶＤＤ，ＶＳＳには、半導体装置の動作電圧より低く、論理回路１０〜３０の大規模ショートによって流れる電流により、テスタプローブが破壊されない電圧が印加されるようにする。例えば、半導体装置の動作電圧は、１．２Ｖとする。この場合、電源ラインＶＤＤ，ＶＳＳの電圧をそれぞれ０．１Ｖ，０Ｖとなるように外部から電源電圧を供給する。

外部からの電源電圧の供給により、電源ラインＶＤＤ，ＶＳＳに電圧を印加すると、論理回路３０に発生しているショートによって、図４の点線の矢印Ａ１に示すようにリーク電流が流れる。この電源ラインＶＤＤ，ＶＳＳ間に流れるリーク電流をテスタプローブで検出することにより、大規模ショートの発生を判断することができる。

図４の抵抗Ｒ１は、論理回路３０の電源ラインＶＤＤ２と電源ラインＶＳＳ２との間に発生している大規模ショートの抵抗を示している。大規模ショートによる抵抗Ｒ１の抵抗値は、非常に小さい値である。従って、電源ラインＶＤＤ，ＶＳＳに、上述した小さな電圧を印加してもリーク電流が流れるので、大規模ショートを検出することができる。

例えば、大規模ショートの場合、抵抗Ｒ１の抵抗値は、１００Ω以下である。０．１Ｖの電源電圧を供給すると、抵抗Ｒ１には、１ｍＡ以上の電流が流れる。従って、電源間に１ｍＡ以上流れる半導体装置を不良品として判断することができる。

なお、論理回路１０または論理回路２０に大規模ショートが発生している場合でも、同様にリーク電流が流れ、大規模ショートによる不良品の判断を行うことができる。
次に、中規模ショートによる不良品判断の試験について説明する。中規模ショートによる不良品判断の試験は、上記の大規模ショートによる不良品判断の試験の後に行われる。

図５は、中規模ショートによる不良品判断試験時の回路動作を説明する図である。上述したように、大規模ショートによる不良品判断の試験は、半導体装置の動作電圧より小さい電源電圧を印加して行う。そのため、リーク電流を発生させる中規模ショートを検出できない場合がある。そこで、中規模ショートによる不良品判断の試験では、半導体装置に動作電圧を印加して試験を行う。なお、図５のヒューズＦ１，Ｆ２は、接続された状態にある。また、論理回路３０は、電源ラインＶＤＤ２と電源ラインＶＳＳ２との間に、中規模ショートを生じているとする。

半導体装置には、外部から動作電圧を供給する。例えば、１．２Ｖ−０Ｖの電源電圧を供給する。これにより、電源ラインＶＤＤには、１．２Ｖの電圧が印加され、電源ラインＶＳＳには、０Ｖの電圧が印加される。

半導体装置には、動作電圧が供給されるので、半導体装置の各回路は、動作することになる。スイッチ制御回路４０は、トランジスタＴｒ３，Ｔｒ１３を介して、電源ラインＶＤＤと電源ラインＶＳＳとが接続されないように、トランジスタＴｒ３，Ｔｒ１３をオフする。

電源ラインＶＤＤ，ＶＳＳに半導体装置の動作電圧を印加すると、論理回路３０に発生しているショートによって、図５の点線の矢印Ａ２に示すようにリーク電流が流れる。この電源ラインＶＤＤ，ＶＳＳ間に流れるリーク電流をテスタプローブで検出することにより、中規模ショートの発生している半導体装置を不良品と判断することができる。

図５の抵抗Ｒ２は、論理回路３０の電源ラインＶＤＤ２と電源ラインＶＳＳ２との間に発生している中規模ショートの抵抗を示している。例えば、正常な半導体装置では、電源間に流れる電流は、２０ｍＡ以下とする。従って、２０ｍＡ以上の電流が流れる半導体装置を不良品として判断すると、６００Ω以下のショートを有する半導体装置を不良品と判断することができる。

なお、論理回路１０または論理回路２０に中規模ショートが発生している場合でも、同様にリーク電流が流れ、中規模ショートによる不良品の判断を行うことができる。
次に、ドメイン間ショートの不良品判断の試験について説明する。ドメイン間ショートによる不良品判断の試験は、上記の中規模ショートによる不良品判断の試験の後に行われる。

図６は、ドメイン間ショートによる不良品判断試験時の回路動作を説明する図である。図６では、論理回路２０と論理回路３０との間にショート（ドメイン間ショート）が生じているとする。図６の抵抗Ｒ３は、論理回路２０と論理回路３０との間のドメイン間ショートを示している。

ドメイン間ショートの試験では、まず、ヒューズＦ１，Ｆ２を切断する。そして、論理回路２０，３０の一方にのみ、電源電圧が供給されるように、スイッチアレイ２１，３１を制御する。また、電源電圧が供給されない方の論理回路２０，３０の電源ラインＶＤＤ１，ＶＤＤ２を電源ラインＶＳＳに接続するように、トランジスタＴｒ３，Ｔｒ１３をオンする。

ＡＮＤ回路Ｚ１の入力は、論理回路２０の電源ラインＶＤＤ１と、論理回路３０の電源ラインＶＤＤ２とに接続されている。これにより、論理回路２０，３０の間にドメイン間ショートがなければ、論理回路２０，３０の一方にのみ、電源電圧が供給されているので、ＡＮＤ回路Ｚ１の出力は、‘Ｌ’状態が期待される。従って、ＡＮＤ回路Ｚ１の出力が‘Ｈ’状態の場合、論理回路２０，３０の間にドメイン間ショートが発生していると判断できる。

図６の例では、スイッチ制御回路４０は、トランジスタＴｒ１１，Ｔｒ１２をオンし、トランジスタＴｒ１３をオフする。これにより、論理回路３０の電源ラインＶＤＤ２は、電源ラインＶＤＤと接続され、電源電圧が供給される。

また、スイッチ制御回路４０は、トランジスタＴｒ１，Ｔｒ２をオフし、トランジスタＴｒ３をオンする。これにより、論理回路２０の電源ラインＶＤＤ１は、電源ラインＶＳＳに接続される。

これにより、論理回路２０と論理回路３０との間にドメイン間ショートがなければ、トランジスタＴｒ３のドレインと接続されたＡＮＤ回路Ｚ１の入力は、‘Ｌ’状態が期待される。そして、ＡＮＤ回路Ｚ１の出力は、‘Ｌ’状態が出力される。

しかし、図６の例では、論理回路２０と論理回路３０との間にドメイン間ショートが存在するので、論理回路３０に供給される電源電圧は、ドメイン間ショートの抵抗Ｒ３を介して電源ラインＶＤＤ１に供給される。ＡＮＤ回路Ｚ１の論理回路２０の電源ラインＶＤＤ１と接続された入力は、‘Ｈ’状態となり、ＡＮＤ回路Ｚ１の出力は、‘Ｈ’状態となる。これにより、ＡＮＤ回路Ｚ１の出力を検出することにより、ドメイン間ショートを検出することができる。

もちろん、スイッチアレイ２１，３１とトランジスタＴｒ３，Ｔｒ１３のオン・オフを入れ替えても同様に論理回路２０，３０のドメイン間ショートを検出できる。
図７は、プローブ試験１の試験工程のフローチャートである。以下で説明する半導体装置の試験は、ヒューズの切断前後でプローブ試験１，２と２回行われる。半導体装置の試験は、その製品種別ごとに応じて、各ステップの処理の前後に様々な試験項目が追加されることもある。

ステップＳ１において、半導体試験装置は、半導体装置のプローブ試験１を開始する。
ステップＳ２において、半導体試験装置は、半導体装置の電源ショートチェック（大規模ショートの試験）を行う。半導体試験装置は、半導体装置の動作電圧より低い電圧を半導体装置に供給して、大規模ショートの試験を行う。

ステップＳ３において、半導体試験装置は、半導体装置が大規模ショート試験をパスしたか否か判断する。例えば、半導体試験装置は、半導体装置の電源間を流れる電流により、大規模ショートを判断する。半導体装置は、大規模ショート試験をパスした場合、ステップＳ４へ進む。半導体装置は、大規模ショート試験をパスしない場合、ステップＳ８へ進む。

ステップＳ４において、半導体試験装置は、半導体装置の電源ショートチェック（中規模ショートの試験）を行う。例えば、図５で説明したように、半導体装置に動作電圧を供給し、トランジスタＴｒ３，Ｔｒ１３をオフするよう、スイッチ制御回路４０を外部から制御する。半導体装置に供給された動作電圧は、ヒューズＦ１，Ｆ２を介して、論理回路２０，３０に供給される。

ステップＳ５において、半導体試験装置は、半導体装置が中規模ショート試験をパスしたか否か判断する。例えば、半導体試験装置は、半導体装置の電源間を流れるリーク電流により、中規模ショートを判断する。半導体装置は、中規模ショート試験をパスした場合、ステップＳ６へ進む。半導体装置は、中規模ショート試験をパスしない場合、ステップＳ８へ進む。

ステップＳ６において、半導体試験装置は、半導体装置の機能試験を行う。例えば、半導体装置の論理回路１０〜３０の論理試験やＲＡＭ（Random Access Memory）の記憶試験などを行う。

ステップＳ７において、半導体試験装置は、半導体装置が機能試験をパスしたか否か判断する。半導体装置は、機能試験をパスした場合、プローブ試験１を終了する。半導体装置は、機能試験をパスしない場合、ステップＳ８へ進む。

ステップＳ８において、半導体試験装置は、試験をパスしなかった半導体装置を冗長回路等で救済できるか判断する。半導体試験装置は、半導体装置を救済できないと判断した場合、ステップＳ９へ進む。半導体試験装置は、半導体装置を救済できると判断したプローブ試験１を終了する。

ステップＳ９において、半導体試験装置は、試験をパスしなかった半導体装置を不良品と判断する。
図８は、プローブ試験２の試験工程のフローチャートである。

ステップＳ２１において、プローブ試験１をパスした半導体装置のヒューズＦ１，Ｆ２を切断する。また、図７のステップＳ３，Ｓ５，Ｓ７でパスを判断されなかったが、ステップＳ８において、救済可能と判断された半導体装置の救済を行う。例えば、冗長メモリセルを活性化するようにヒューズを切断する。

ステップＳ２２において、半導体試験装置は、半導体装置のプローブ試験２を開始する。
ステップＳ２３において、半導体試験装置は、半導体装置の大規模ショートのチェックを行う。半導体試験装置は、半導体装置の動作電圧より低い電圧を半導体装置に供給して、電源ショートチェックを行う。なお、プローブ試験２では、スイッチアレイ２１，３１のトランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２をオフし、電源が常時供給される論理回路１０のみ大規模ショートのチェックを行うようにする。

ステップＳ２４において、半導体試験装置は、半導体装置が大規模ショート試験をパスしたか否か判断する。例えば、半導体試験装置は、半導体装置の電源間を流れるリーク電流により、大規模ショートを判断する。半導体装置は、大規模ショート試験をパスした場合、ステップＳ２５へ進む。半導体装置は、大規模ショート試験をパスしない場合、ステップＳ２９へ進む。

ステップＳ２５において、半導体試験装置は、半導体装置の中規模ショートのチェックを行う。例えば、半導体試験装置は、図５で説明したように、トランジスタＴｒ３，Ｔｒ１３をオフするよう、スイッチ制御回路４０を外部から制御する。そして、半導体装置に半導体装置の動作電圧を供給し、中規模ショートの試験を行う。半導体装置に供給された動作電圧は、論理回路１０〜３０に供給される。

ステップＳ２６において、半導体試験装置は、半導体装置が中規模ショート試験をパスしたか否か判断する。例えば、半導体試験装置は、半導体装置の電源間を流れるリーク電流により、中規模ショートを判断する。半導体装置は、中規模ショート試験をパスした場合、ステップＳ２７へ進む。半導体装置は、中規模ショート試験をパスしない場合、ステップＳ２９へ進む。

ステップＳ２７において、半導体試験装置は、半導体装置の機能試験を行う。例えば、半導体装置の論理試験やＲＡＭの記憶試験などを行う。また、半導体試験装置は、ドメイン間ショートの試験を行う。例えば、半導体試験装置は、図６で説明したように、トランジスタＴｒ１，Ｔｒ２，Ｔｒ１３をオフ、トランジスタＴｒ３，Ｔｒ１１，Ｔｒ１２をオンするよう、スイッチ制御回路４０を外部から制御する。そして、半導体装置に半導体装置の動作電圧を供給し、ドメイン間ショートの試験を行う。

ステップＳ２８において、半導体試験装置は、半導体装置が機能試験およびドメイン間ショート試験をパスしたか否か判断する。例えば、半導体試験装置は、ＡＮＤ回路Ｚ１の出力と接続されたパッドの‘Ｈ’状態および‘Ｌ’状態を検出することによって、ドメイン間ショートの試験をパスしたか否か判断できる。半導体装置は、機能試験をパスした場合、プローブ試験２を終了する。半導体装置は、機能試験をパスしない場合、ステップＳ２９へ進む。

ステップＳ２９において、半導体試験装置は、試験をパスしなかった半導体装置を不良品と判断する。
このように、切断可能なヒューズＦ１，Ｆ２をスイッチアレイ２１，３１の１つのトランジスタＴｒ２，Ｔｒ１２に並列に接続することにより、外部に論理回路２０，３０ごとのパッドを設けることなくショート試験ができ、半導体装置の面積の増大を抑制することができる。

また、ヒューズＦ１，Ｆ２は、論理回路２０，３０に設けられるスイッチアレイ２１，３１の１つのトランジスタＴｒ２，Ｔｒ１２に並列に接続すればよいので、半導体装置の面積の増大を抑制することができる。

また、論理回路２０，３０の一方の電源ラインＶＤＤ１，ＶＤＤ２にのみ電源を供給し、他方の電源ラインＶＤＤ１，ＶＤＤ２を電源ラインＶＳＳに接続するようにする。これにより、論理回路２０，３０にドメイン間ショートが生じていれば、電源ラインＶＤＤ１，ＶＤＤ２に電流が流れるので、電源ラインＶＤＤ１，ＶＤＤ２の電圧状態に基づき、ドメイン間ショートを検出することができる。

また、外部パッドが不要となるため、ＥＳＤ（Electro Static Discharge）による破壊の危険性がなく、さらに細かいドメインに区切った、最大限の省電力化を図ることができる。

なお、ドメイン間ショートの試験を行わない場合には、トランジスタＴｒ３，Ｔｒ１３は不要である。
次に、第２の実施の形態について説明する。

図９は、第２の実施の形態に係る半導体装置の回路図である。図９において、図３と同じものには同じ符号を付し、その説明を省略する。
図９では、プルダウンスイッチがＰＭＯＳのトランジスタとなっている。すなわち、論理回路２０の電源ラインＶＤＤ１を電源ラインＶＳＳに接続するトランジスタＴｒ４１がＰＭＯＳとなっている。また、論理回路３０の電源ラインＶＤＤ２を電源ラインＶＳＳに接続するトランジスタＴｒ４２がＰＭＯＳとなっている。

図９の回路動作は、図３と同様である。ただし、トランジスタＴｒ４１，Ｔｒ４２をオン・オフする信号の状態が図３のトランジスタＴｒ３，Ｔｒ１３と反転する。
このように、プルダウンスイッチをＰＭＯＳのトランジスタで構成しても、半導体装置の面積の増大を抑制することができる。また、ドメイン間ショートを検出することができる。

次に、第３の実施の形態について説明する。
図１０は、第３の実施の形態に係る半導体装置の回路図である。図１０において、図３と同じものには同じ符号を付し、その説明を省略する。

図１０では、スイッチアレイ２１のトランジスタＴｒ５１，Ｔｒ５２およびスイッチアレイ３１のトランジスタＴｒ５３，Ｔｒ５４がＮＭＯＳのトランジスタとなっている。
図１０の回路動作は、図３と同様である。ただし、トランジスタＴｒ５１〜Ｔｒ５４をオン・オフする信号の状態が図３のトランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２と反転する。

このように、スイッチアレイ２１，３１のトランジスタＴｒ５１〜Ｔｒ５４をＮＭＯＳのトランジスタで構成しても、半導体装置の面積の増大を抑制することができる。また、ドメイン間ショートを検出することができる。

なお、図１０のトランジスタＴｒ３，Ｔｒ１３をＰＭＯＳで構成することもできる。
次に、第４の実施の形態について説明する。
図１１は、第４の実施の形態に係る半導体装置の回路図である。図１１において、図３と同じものには同じ符号を付し、その説明を省略する。

図１１では、論理回路２０，３０が電源ラインＶＤＤ側に接続され、スイッチアレイ２１，３１が電源ラインＶＳＳ側に接続されている。動作については、図３の回路と同様である。

このように、スイッチアレイ２１，３１と論理回路２０，３０を、電源ラインＶＤＤ，ＶＳＳ間で接続を入れ替えても、半導体装置の面積の増大を抑制することができる。
なお、図１１のトランジスタＴｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２はＰＭＯＳであるが、ＮＭＯＳのトランジスタで構成することもできる。また、トランジスタＴｒ３，Ｔｒ１３はＮＭＯＳであるが、ＰＭＯＳのトランジスタで構成することもできる。

半導体装置の概要を示した図である。 第１の実施の形態に係る半導体装置のブロック構成図である。 図２を詳細に示した回路図である。 大規模ショートによる不良品判断試験時の回路動作を説明する図である。 中規模ショートによる不良品判断試験時の回路動作を説明する図である。 ドメイン間ショートによる不良品判断試験時の回路動作を説明する図である。 プローブ試験１の試験工程のフローチャートである。 プローブ試験２の試験工程のフローチャートである。 第２の実施の形態に係る半導体装置の回路図である。 第３の実施の形態に係る半導体装置の回路図である。 第４の実施の形態に係る半導体装置の回路図である。

符号の説明

１ 第１の電源ライン
２ 第２の電源ライン
３ 論理回路
４ スイッチ
５ 電源供給手段

Claims (10)

1. 内部回路の電源供給を制御する半導体装置において、
   第１の電源ラインと、
   第２の電源ラインと、
   前記第１の電源ラインおよび前記第２の電源ラインから供給される電源を用いて動作する論理回路と、
   前記第１の電源ラインから前記論理回路への電源の供給をオン・オフするスイッチと、
   前記スイッチと並列に接続され、前記第１の電源ラインの電源を前記論理回路に供給する切断可能な電源供給手段と、
   を有することを特徴とする半導体装置。
2. 前記論理回路の前記第１の電源ラインの電源が供給される電源ラインを前記第２の電源ラインに接続する接続スイッチを有することを特徴とする請求項１記載の半導体装置。
3. 前記電源供給手段が切断された後、一方の前記論理回路の前記スイッチをオフ、前記接続スイッチをオンし、他方の前記論理回路の前記スイッチをオン、前記接続スイッチをオフするスイッチ制御手段を有することを特徴とする請求項２記載の半導体装置。
4. 前記第１の電源ラインの電源が供給される２つの前記論理回路の前記電源ラインの電圧状態に応じて前記論理回路間のショートが判断されることを特徴とする請求項３記載の半導体装置。
5. 前記第１の電源ラインの電源が供給される２つの前記論理回路の前記電源ラインを論理積演算する論理積回路を有することを特徴とする請求項３記載の半導体装置。
6. 前記第１の電源ラインおよび前記第２の電源ラインには、当該半導体装置の動作電圧より低い電圧の電源が供給されることを特徴とする請求項１記載の半導体装置。
7. 前記第１の電源ラインおよび前記第２の電源ラインには、当該半導体装置の動作電圧の電源が供給されることを特徴とする請求項６記載の半導体装置。
8. 前記電源供給手段を切断し、前記論理回路間のショート試験が行われることを特徴とする請求項７記載の半導体装置。
9. 内部回路の電源供給を制御する半導体装置の試験方法において、
   論理回路に電源を供給する第１の電源ラインと第２の電源ラインとに前記半導体装置の動作電圧より低い電圧を供給する第１の試験ステップと、
   前記半導体装置に前記半導体装置の動作電圧を供給する第２の試験ステップと、
   前記第１の電源ラインから前記論理回路への電源供給をオン・オフするスイッチと並列に接続された、前記第１の電源ラインの電源を前記論理回路に供給する電源供給手段を切断する切断ステップと、
   を有することを特徴とする半導体装置の試験方法。
10. 前記論理回路間のショートを検出する検出ステップをさらに有することを特徴とする請求項９記載の半導体装置の試験方法。

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