TWI797947B - 電源管理電路、系統上晶片裝置及電源管理方法 - Google Patents

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Abstract

一種電源管理電路包括電源偵測器及邏輯電路。電源偵測器用以根據來自第一電源的第一電源訊號及狀態訊號輸出第一電源管理訊號。該電路用以回應於狀態訊號以不同模式操作。邏輯電路用以根據第一電源管理訊號及狀態訊號輸出第二電源管理訊號。此外，一種系統上晶片裝置及電源管理方法亦在此揭露。

Description

電源管理電路、系統上晶片裝置及電源管理方法
本揭示內容是關於一種電源管理電路、系統上晶片裝置及電源管理方法。
雙軌裝置，諸如雙軌靜態隨機存取記憶體(static random access memory，SRAM)，具有在不同電源電壓下操作的不同邏輯電路。例如，SRAM的一部分，稱為記憶體周邊邏輯電路，可以在比記憶體陣列(SRAM的另一部分)的位元更低的電源電壓下工作，位元在更高的電源電壓下工作，以降低動態功耗。該技術允許減少所需的有效電源，同時保持足夠的性能。然而，當打開或關閉兩個電源時，雙軌設計會遭受嚴重的跨域洩漏電流。
本揭示內容包含一種電源管理電路。電源管理電路包括電源偵測器及邏輯電路。電源偵測器用以根據來自第一電源的第一電源訊號及狀態訊號輸出第一電源管理訊號。該電源管理電路用以回應於狀態訊號以不同模式操作。邏 輯電路用以根據第一電源管理訊號及狀態訊號輸出第二電源管理訊號。
本揭示內容包含一種系統上晶片裝置，包括第一電源及第二電源、電路及電源管理電路。回應於狀態訊號，在休眠模式下禁能第一電源及第二電源中的至少一者。電路用以與第一電源及第二電源一起操作。電源管理電路用以發送第一電源管理訊號以控制電路。電源管理電路包括電源偵測器，用以根據狀態訊號及與第一電源相關聯的第一電源訊號輸出第一電源管理訊號。
本揭示內容包含一種電源管理的方法。方法包括以下步驟：偵測用於指示電路的休眠模式的狀態訊號，電路包括對應於第一電源的第一域及對應於第二電源的第二域，第一電源或第二電源中的一者在休眠模式下禁能；回應於與第一電源相關聯的第一電源訊號及狀態訊號，產生第一電源管理訊號；及根據第一電源管理訊號及狀態訊號輸出隔離訊號，隔離訊號用於控制電路的第一域與第二域之間的隔離。
100:SOC系統
110:電路巨集
112:PM電路
120:SOC電源管理電路
130、140:電源
200:電源管理電路
210:電源偵測器
220:邏輯電路
522:非閘邏輯電路
524:與非閘邏輯電路
610:比較器電路
620:反相器電路
630:NMOS電晶體
710:比較器電路
711、713:節點
712、714、716、718、719:電晶體
720:PMOS電晶體
730:緩衝邏輯電路
810:反相器電路
812:電晶體
814:電晶體
816:節點
1010:比較器電路
1020:PMOS電晶體
1110:比較器電路
1111、1113:節點
1112、1114、1116、1118、1119:電晶體
1120:NMOS電晶體
1130:緩衝邏輯電路
1210:比較器電路
1220:PMOS電晶體
1230:反相器電路
1240:NMOS電晶體
1400:方法
1410、1420、1430:操作
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1圖圖示根據本揭示內容的一些實施例的系統上晶片(system-on-chip，SOC)系統的方塊圖。
第2圖圖示根據本揭示內容的一些實施例的隔離訊號的產生的圖。
第3圖圖示根據本揭示內容的一些實施例的電源偵測器的圖。
第4圖圖示根據本揭示內容的一些實施例的電源管理電路的第一設計的圖。
第5圖圖示根據本揭示內容的一些實施例的電源管理電路的第二設計的圖。
第6圖圖示根據本揭示內容的一些實施例的電源偵測器的第一詳細設計的圖。
第7圖圖示根據本揭示內容的一些實施例的電源偵測器的第二詳細設計的圖。
第8圖圖示根據本揭示內容的一些實施例的電源偵測器的第三詳細設計的圖。
第9圖為示出根據本揭示內容的一些實施例的電源電壓、SOC系統的電源管理訊號及電路巨集的洩漏電流的波形的時序圖。
第10圖圖示根據本揭示內容的一些實施例的電源偵測器的第四詳細設計的圖。
第11圖圖示根據本揭示內容的一些實施例的電源偵測器的第五詳細設計的圖。
第12圖圖示根據本揭示內容的一些實施例的電源偵測器的第六詳細設計的圖。
第13圖圖示根據本揭示內容的一些實施例的電源偵測器 的第七詳細設計的圖。
第14圖為根據本揭示內容的一些實施例的用於雙軌裝置的例示性電源管理方法的流程圖。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述元件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
在本說明書中使用的術語通常具有本領域及在使用每一術語的特定上下文中的普通意義。在本說明書中使用實例，包括本文討論的任何術語的實例，僅為說明性的，絕不限制本揭示內容或任何例示性術語的範圍及意義。同樣，本揭示內容不限於本說明書中給定的各種實施例。
儘管本文中可使用術語「第一」、「第二」等來描述各種元件，但這些元件不應受這些術語的限制。這些術語用於區分一個元件與另一元件。例如，在不脫離實施例範疇的情況下，第一元件可稱為第二元件，並且類似地，第二元件可稱為第一元件。如本文中所使用，術語「及/或」 包括一或多個相關聯的所列項目的任何及所有組合。
此外，為了便於描述，本文中可以使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
在本文件中，術語「耦接」亦可稱為「電耦接」，且術語「連接」可稱為「電連接」。「耦接」及「連接」亦可用於表示兩個或更多個元件相互協作或交互。
本揭示內容的實施例在本文中在例示性雙軌裝置的上下文中被描述。應理解，本揭示內容不限於在本文例示性地示出及描述的特定電路及系統。以此方式，本揭示內容的實施例提供了可以有益地用於各種記憶體佈置及類型中的電源管理電路，例如隨機存取記憶體(random access memory，RAM)、靜態隨機存取記憶體(static random-access memory，SRAM)、唯讀記憶體(read-only memory，ROM)、內容可定址記憶體(content addressable memory，CAM)、快閃記憶體、暫存器檔案等。此外，鑒於本文的教導，顯而易見地，熟習此項技術者可以對所示出的實施例進行修改，這些修改在本揭示內容的範圍內。
在一些實施例中，雙軌裝置可為在高速通信、影像 處理及系統上晶片(system on chip，SOC)應用中流行的嵌入式SRAM裝置。第1圖圖示根據本揭示內容的一些實施例的系統上晶片(system on chip，SOC)系統100的方塊圖。在一些實施例中，SOC系統100可位於電腦或其他電子系統中。如第1圖所示，SOC系統100包括具有電路巨集電源管理(power management，「PM」)電路112的電路巨集110，及耦接至電路巨集110的SOC電源管理電路120。在一些實施例中，電路巨集110可為記憶體位單元的具有多個記憶體陣列的SRAM，通常為二維的，用以存儲相應的邏輯狀態，亦即，邏輯高(邏輯「1」)或邏輯低(邏輯「0」)。記憶體位單元通常排列在一或多個平行行中。
SOC電源管理電路120用以經由一或多個電源管理控制訊號來控制電路巨集110的電源行為，例如電源啟動、電源關斷、電源狀態選擇等。例如，SOC電源管理電路120可以將一或多個電源管理訊號傳送至電路巨集110中的電路巨集電源管理電路112，使得電路巨集電源管理電路112可據此控制電路巨集110中的電路以實現適當的電源管理。
晶片上的電路巨集110可使用兩個獨立控制的電源130及140操作。例如，電路巨集110可包括在第一電源域(例如，VDDM電源域)中操作的第一電路及在第二電源域(例如，VDD電源域)中操作的第二電路。在一些實施例中，第一電路稱為VDDM域電路，且第二電路稱為 VDD域電路。
在一些實施例中，VDDM域電路可為在電源電壓VDDM下操作的SRAM單元陣列，並且VDD域電路可為例如在電源電壓VDD下操作的記憶體周邊邏輯電路，該電源電壓VDD低於電源電壓VDDM。VDD域電路及VDDM域電路相互連接。在一些實施例中，VDDM域電路經由控制訊號控制的相應開關連接至VDDM電源。VDD域電路經由另一控制訊號控制的另一相應開關連接至VDD電源。例如，標頭開關可為P通道金氧半導體(P-channel metal-oxide-semiconductor，PMOS)電晶體開關。當標頭控制訊號為邏輯低時，VDDM域電路及VDD域電路分別耦接至電源VDDM及VDD。在一些其他實施例中，可使用不同類型的開關，諸如N通道金氧半導體(N-channel metal-oxide-semiconductor，NMOS)電晶體開關。因此，當標頭控制訊號為邏輯高時，VDDM域電路及VDD域電路分別耦接至電源VDDM及VDD。
在一些實施例中，電路巨集110經構造為使得記憶體陣列及字元線驅動電路基本上在電壓VDDM下操作，而資料路徑及控制電路用以在電壓VDDM及電壓VDD下操作。具體地，一部分資料路徑及一部分控制電路用以在電壓VDDM下操作，而資料路徑的剩餘部分及控制電路的剩餘部分用以在較低電壓VDD下操作。因此，資料路徑與控制電路為跨域電路，且在電源啟動期間或休眠模式期間， 由於直流洩漏路徑，在電路巨集110中會出現不期望的介面洩漏電流。在電源啟動期間，兩個電源(例如電壓VDDM及電壓VDD)以不同的速度斜升。在休眠模式操作中，電源中的一者(例如，電壓VDDM)為浮動的，且導致介面洩漏電流。為了降低電路巨集110中跨域電路的介面洩漏電流，SOC電源管理電路120需要輸出一或多個電源管理訊號，例如隔離訊號ISO，以隔離VDDM電源域與VDD電源域之間的介面電路。
第2圖圖示根據本揭示內容的一些實施例的隔離訊號ISO的產生的圖。在第2圖中，電源管理電路200為第1圖的SOC電源管理電路120的一部分，且用以產生SOC系統100的電源管理所需的隔離訊號ISO。如第2圖所示，電源管理電路200用以根據第一電源的第一電源訊號(例如，電源電壓VDDM)及狀態訊號(例如，狀態訊號SD)產生且輸出隔離訊號ISO。在一些實施例中，當電源管理電路200輸出具有邏輯高值的隔離訊號ISO時，可以致能介面電路的隔離，以減少由於第1圖所示的電路巨集110中跨域電路的直流洩漏路徑引起的洩漏電流。在一些實施例中，電源管理電路200包括電源偵測器210及電連接至電源偵測器210的邏輯電路220，將在下文更詳細地討論。
第3圖為根據本揭示內容的一些實施例的圖示藉由第2圖的電源偵測器210產生電源管理訊號PWR_RDYB的圖。如第3圖所示，電源偵測器210用以 根據第一電源的第一電源訊號(例如，電源電壓VDDM)及狀態訊號(例如，狀態訊號SD)產生且輸出電源管理訊號PWR_RDYB。電源管理訊號PWR_RDYB可用於確認電源電壓與狀態訊號SD是否處於各自的適當位準。在一些實施例中，電源管理訊號PWR_RDYB為電源備妥反向訊號，該電源備妥反向訊號為電源備妥訊號的反相訊號，指示電源電壓VDD、VDDM及狀態訊號SD已備妥執行電路巨集110中的電路操作，諸如記憶體存取操作。或者，當電源管理訊號PWR_RDYB為邏輯高時，電源電壓與狀態訊號SD尚未備妥執行電路巨集110中的電路操作，諸如記憶體存取操作。當電源管理訊號PWR_RDYB為邏輯低時，電源電壓及狀態訊號SD備妥執行電路巨集110中的電路操作。
第4圖為根據本揭示內容的一些實施例的圖示第2圖的電源管理電路200的第一設計的圖。如第4圖所示，電源管理電路200包括第3圖所示的電源偵測器210及邏輯電路220。邏輯電路220耦接至電源偵測器210的輸出且用以根據接收到的電源管理訊號PWR_RDYB及狀態訊號SD輸出隔離訊號ISO，該隔離訊號ISO為第二電源管理訊號。如上所述，當具有邏輯高值的隔離訊號ISO自電源管理電路200輸出至電路巨集110時，可以致能介面電路的隔離以減少由於電路巨集110中的跨域電路的直流洩漏路徑引起的洩漏電流。
在第4圖的實施例中，邏輯電路220包括或閘邏 輯電路。邏輯電路220的第一輸入端耦接至電源偵測器210，且用以接收電源管理訊號PWR_RDYB。邏輯電路220的第二輸入端耦接至對應的引腳，且用以接收狀態訊號SD。邏輯電路220的輸出端用以輸出隔離訊號ISO。
因此，電源管理電路200用以回應於狀態訊號SD為邏輯高或電源管理訊號PWR_RDYB為邏輯高值而輸出具有邏輯高值的隔離訊號ISO以啟動介面電路的隔離。
第5圖為根據本揭示內容的一些實施例的圖示第2圖的電源管理電路200的第二設計的示意圖。與第4圖的實施例相比，第5圖中的邏輯電路220耦接至電源偵測器210的輸出端，且用以根據電源管理訊號PWR_RDY及狀態訊號SD輸出隔離訊號ISO。類似於第4圖的實施例，當電源管理電路200向電路巨集110輸出具有邏輯高值的隔離訊號ISO時，可以致能電路巨集110中的VDDM電源域與VDD電源域之間的介面電路隔離，以減少由於電路巨集110中跨域電路的DC洩漏路徑引起的洩漏電流。
類似於第3圖及第4圖的電源偵測器210，第5圖中的電源偵測器210亦用於根據第一電源的電源訊號(例如電源電壓VDDM)及狀態訊號(例如狀態訊號SD)產生且輸出電源管理訊號PWR_RDY。電源管理訊號PWR_RDY亦用於確認電源電壓與狀態訊號SD是否處於各自的適當位準。與第3圖及第4圖的電源偵測器210所輸出的電源管理訊號PWR_RDYB相比，由第5圖中的電源偵測器210輸出的電源管理訊號PWR_RDY為電源備 妥訊號。當電源管理訊號PWR_RDY為邏輯高時，電源電壓及狀態訊號SD備妥進行電路操作。當電源管理訊號PWR_RDY為邏輯低時，電源電壓與狀態訊號SD尚未備妥進行電路操作。或者，電源管理訊號PWR_RDY與電源管理訊號PWR_RDYB的邏輯值相反。在一些實施例中，可以使用非閘邏輯電路來接收電源管理訊號PWR_RDYB且輸出具有相反邏輯值的相應電源管理訊號PWR_RDY，但本揭示內容不限於此。可以應用各種電路來基於第一電源的電源訊號(例如，電源電壓VDDM)及狀態訊號(例如，狀態訊號SD)來執行電源管理訊號PWR_RDY。
在第5圖的實施例中，邏輯電路220包括非閘邏輯電路522及耦接至非閘邏輯電路522的與非閘邏輯電路524。非閘邏輯電路522用以接收狀態訊號(例如，狀態訊號SD)且輸出與狀態訊號相反的控制訊號SD_B。
與非閘邏輯電路524的第一輸入端耦接至電源偵測器210且用以接收電源管理訊號PWR_RDY。與非閘邏輯電路524的第二輸入端耦接至非閘邏輯電路522的輸出端，且用以接收控制訊號SD_B。與非閘邏輯電路524的輸出端用於輸出隔離訊號ISO。
因此，當狀態訊號SD為邏輯高時，非閘邏輯電路522的輸出訊號(例如，控制訊號SD_B)為邏輯低，使得與非閘邏輯電路524輸出具有邏輯高值的隔離訊號ISO，無論電源管理訊號PWR_RDY的值或電源訊號(例如，電源電壓VDDM、VDD)的值如何。
當狀態訊號SD為邏輯低時，非閘邏輯電路522的輸出訊號(例如，控制訊號SD_B)為邏輯高。與非閘邏輯電路524回應於電源管理訊號PWR_RDY的邏輯值而輸出隔離訊號ISO。
若電源管理訊號PWR_RDY為邏輯低，則與非閘邏輯電路524輸出邏輯高的隔離訊號ISO，實現介面電路的隔離且減少跨域洩漏電流。若電源管理訊號PWR_RDY亦為邏輯高，表示正常工作，則與非閘邏輯電路524輸出邏輯低的隔離訊號ISO，且不致能隔離。
第6圖為根據本揭示內容的一些實施例的圖示第3圖的電源偵測器210的詳細設計的圖。在一些實施例中，電源偵測器210可以基於本文描述的設計來實現。如第6圖所示，在一些實施例中，電源偵測器210包括比較器電路610、反相器電路620及NMOS電晶體630。
比較器電路610用以偵測第一電源訊號(例如，VDDM)及第二電源訊號(例如，VDD)以輸出電源管理訊號PWR_RDYB。反相器電路620用以自輸入端接收狀態訊號SD且自輸出端輸出狀態訊號SD的相反邏輯值。NMOS電晶體630耦接在比較器電路610與電源接地參考之間，且NMOS電晶體630的控制端(例如閘極端)耦接至反相器電路620的輸出端。因此，NMOS電晶體630用以根據狀態訊號SD選擇性地將比較器電路610與電源接地連接或斷開。
換言之，電源偵測器210由狀態訊號SD選通 (gated)。因此，可以減少由於休眠階段的浮動電源訊號(例如，VDDM)引起的洩漏電流以及在電源啟動或電源關斷階段出現的暫態電流。
第7圖為根據本揭示內容的一些實施例的圖示第3圖的電源偵測器210的第二詳細設計的圖。在一些實施例中，電源偵測器210可以基於本文描述的設計來實現。如第7圖所示，在一些實施例中，比較器電路710可為或包括由電晶體712、714、716、718及719形成的斯密特(Schmitt)觸發器電路。斯密特觸發器電路為將類比輸入訊號轉換為數位輸出訊號的主動電路(本文為監測的電源電壓VDDM)。電路保持其值直至輸入變化足以觸發變化。在一些實施例中，可使用反相斯密特觸發器，使得當輸入高於所選臨限時，輸出為。當輸入低於所選臨限時，輸出為高，且當輸入介於兩個位準之間時，輸出保持其值。
在第7圖中，VDDM比較器電路710實現為反相斯密特觸發器。比較器電路710包括耦接在VDD與NMOS電晶體630之間的電晶體堆疊。電晶體堆疊包括NMOS電晶體712，以及PMOS電晶體714及716。在一些實施例中，電晶體712、714及716的閘極端耦接至監測的電源電壓，該電源電壓為電源電壓VDDM。PMOS電晶體718耦接至PMOS電晶體714與PMOS電晶體716之間的節點711。PMOS電晶體718的另一源極/汲極端耦接至NMOS電晶體719的源極/汲極端，該NMOS電晶體719具有連接至電源電壓VDD的高位準的閘極端。 應理解，連接至NMOS電晶體719的閘極端的電源電壓「VDD」及連接至PMOS電晶體716的源極/汲極端的「VDD」具有由VDD域規定的相同邏輯高值，但不一定來自同一VDD分支，因此可以一起或相互獨立地斜升/斜降。在節點713處提供控制訊號VDDM_on_b，該節點713位於NMOS電晶體712與PMOS電晶體714之間且連接至PMOS電晶體718的閘極端。
當狀態訊號SD為邏輯低時，根據反相器電路620及NMOS電晶體630的操作，NMOS電晶體712的另一源極/汲極端經由NMOS電晶體630耦接至電源接地。因此，藉由電路操作，當電源電壓VDD處於其適當的位準而電源電壓VDDM未接通時，控制訊號VDDM_on_b為邏輯高。當電源電壓VDDM達到上升臨限位準時，控制訊號VDDM_on_b相應地變為邏輯低。另外，斯密特觸發器電路可提供不同於下降觸發點的上升觸發點，具體地，上升觸發點高於下降觸發點。亦即，上升觸發點可由包括NMOS電晶體712、PMOS電晶體714及PMOS電晶體716的反相器堆疊專門設置。該觸發點由堆疊中的NMOS及PMOS電晶體的數目及其驅動強度確定且可定製。其他電晶體，特別是PMOS電晶體718及NMOS電晶體719，用於減弱PMOS電晶體714、716的驅動，降低下降觸發點，使得難以將控制訊號VDDM_on_b自低切換至高。具體地，當電源電壓VDDM下降至臨限電壓時，PMOS電晶體716先導通，但PMOS電晶體714保持關斷，因 為PMOS電晶體718及NMOS電晶體719導通，且節點711的電壓處於接地電壓。此時，PMOS電晶體716及PMOS電晶體718形成潛在分壓器電路。因此，節點711(例如，PMOS電晶體714的源極端)的電壓隨著電源電壓VDDM(例如，PMOS電晶體714的閘極端)的降低而上升，直至PMOS電晶體714在到達下降觸發點時導通。當PMOS電晶體714及716導通時，控制訊號VDDM_on_b自低切換至高，且PMOS電晶體718關斷。在一些實施例中，PMOS電晶體718稱為反饋電晶體。由於PMOS電晶體716及PMOS電晶體718的阻抗取決於其尺寸，因此藉由選擇斯密特觸發器電路中的PMOS電晶體718的尺寸，可以適當地控制下降觸發點且將其降低至期望的電壓位準。
比較器電路710在降低VDDM斜升及斜降時的洩漏電流方面為有效的。特別地，由於比較器電路710為斯密特觸發器電路，故控制訊號VDDM_on_b(例如，斯密特觸發器電路的輸出)保持在當前狀態，直至輸入上升超過上升觸發點或下降至下降觸發點以下。因此，當電源電壓VDDM在正常操作的斜升或斜降期間含有擾動(例如，電源跳動)時，回應於控制訊號VDDM_on_b的意外切換，比較器電路710避免可能因電源VDD與VDD域的斷開而引起的洩漏電流。
PMOS電晶體720具有連接至電源電壓VDD的高位準的源極/汲極端及耦接至節點713的另一源極/汲極 端，以及耦接至NMOS電晶體630的閘極端的閘極端。
當狀態訊號SD為邏輯高時，根據反相器電路620及NMOS電晶體630的操作，NMOS電晶體630關斷，且NMOS電晶體712的另一源極/汲極端與電源接地斷開。此外，PMOS電晶體720導通且將控制訊號VDDM_on_b上拉至邏輯高。因此，當狀態訊號SD為邏輯高時，電源管理訊號PWR_RDYB亦為邏輯高。在一些實施例中，緩衝邏輯電路730耦接至比較器電路710的輸出端(例如，節點713)且用以輸出電源管理訊號PWR_RDYB。
藉由以上的電路操作，第7圖的電源偵測器210可用以在狀態訊號SD為邏輯高時，或者當監測的電源電壓VDDM未導通時，輸出具有邏輯高值的電源管理訊號PWR_RDYB。
第8圖為根據本揭示內容的一些實施例的圖示第3圖的電源偵測器210的第三詳細設計的圖。在一些實施例中，電源偵測器210可以基於本文描述的設計來實現。如第8圖所示，在一些實施例中，電源偵測器210可藉由反相器電路810來實現比較器電路，該反相器電路810亦將類比輸入訊號(例如，監測的電源電壓VDDM)轉換為數位輸出訊號。當輸入高於臨限值時，輸出為低。當輸入低於臨限值時，輸出為高。
反相器電路810包括耦接在VDD與NMOS電晶體630之間的電晶體堆疊。電晶體堆疊包括第一NMOS 電晶體812及第一PMOS電晶體814。在本實施例中，電晶體812及814的閘極端耦接至監測的電源電壓，該電源電壓為電源電壓VDDM。在節點816處提供控制訊號VDDM_on_b，該節點816位於NMOS電晶體812與PMOS電晶體814之間。
當狀態訊號SD為邏輯低時，根據反相器電路620及NMOS電晶體630的操作，NMOS電晶體812的另一源極/汲極端經由NMOS電晶體630耦接至電源接地。因此，藉由電路操作，當電源電壓VDD處於其適當的位準而電源電壓VDDM未導通時，控制訊號VDDM_on_b為邏輯高。當電源電壓VDDM到達上升臨限位準時，控制訊號VDDM_on_b相應地變為邏輯低。
當狀態訊號SD為邏輯高時，根據反相器電路620及NMOS電晶體630的操作，NMOS電晶體630關斷，且NMOS電晶體812的另一源極/汲極端與電源接地斷開。類似於第7圖的實施例，PMOS電晶體720導通且將控制訊號VDDM_on_b上拉至邏輯高。因此，當狀態訊號SD為邏輯高時，電源管理訊號PWR_RDYB亦為邏輯高。第8圖中的元件與第7圖中所示的那些元件相同或相似且賦予相同附圖標記，且省略其詳細描述。
在其他一些實施例中，電源偵測器210亦可以由其他比較器電路實現，諸如各種反相器電路、比較器電路或斯密特觸發比較器電路等。第7圖及第8圖所示的電路僅為實例，且不意在限制本揭示內容。
第9圖為時序圖900，示出了根據本揭示內容的一些實施例的第1圖的電源電壓VDDM、VDD、SOC系統100的狀態訊號SD及電路巨集110的洩漏電流的波形。特別地，第9圖圖示具有第4圖或第5圖的電源管理電路200的SOC系統100的時序域，該電源管理電路200包括第6圖至第8圖所示的電源偵測器210。
現討論電源電壓VDDM、VDD的斜升及斜降的時序。如第9圖所示，應理解，電源電壓VDDM、VDD可在不同的時間電源啟動或電源關斷且彼此獨立。電路巨集110用以回應於狀態訊號SD以不同模式(例如，正常模式、電源關斷模式或休眠模式)操作，該狀態訊號SD為用於指示電路的休眠模式(或省電模式)的「電源關斷」狀態訊號。例如，當電路巨集110處於正常模式時，電路巨集110可回應於狀態訊號SD的邏輯高值而切換至休眠模式，且相應地關斷一或多個電源電壓VDDM、VDD，以降低功耗。或者，用於提供電源電壓VDDM及VDD的第1圖的電源130及140中的一或多者可以在休眠模式下回應於狀態訊號SD禁能。在一些實施例中，在休眠模式或省電模式下，電源中的一者可以浮動以減少SOC系統的洩漏。
如第9圖所示，在SOC系統100的電源啟動階段P1期間，由於電路設計限制或設計偏好，電源電壓VDDM、VDD及SOC狀態訊號SD可能不會導通且訊號同時斜升至各自的目標或穩態值。
在電源啟動階段P1內，在時段P11期間，當電 源電壓VDD已處於適當的位準時，SOC狀態訊號SD不導通。然而，由於VDDM域電路與VDD域電路之間根據電源電壓VDDM的邏輯低值進行隔離，因此不同步的訊號不會在VDDM域電路與VDD域電路之間造成較大的不期望的的介面洩漏電流(此舉導致電源管理信號PWR_RDYB的邏輯高值及隔離信號ISO的邏輯高值)。在時段P11之後的時段P12期間，由於根據SOC狀態訊號SD的邏輯高值(亦導致隔離訊號ISO的邏輯高值)執行的隔離，亦避免洩漏電流。因此，如第9圖所示，使用修改的電源管理設計且使用由狀態訊號SD選通的電源偵測器210，可以減少或避免在電源啟動或電源關斷階段(例如，階段P1)期間發生的不期望的暫態電流。
在第一正常階段P2內，電源電壓VDD及VDDM均處於各自的適當位準。SOC狀態訊號SD關斷。因此，不執行隔離。在正常操作下，備用洩漏電流存在但不顯著。
在第一正常階段P2之後，當SOC狀態訊號SD導通至邏輯高值時，SOC系統100進入休眠階段P3。在休眠階段P3期間，一或多個電源電壓VDD及VDDM亦可關斷以減少洩漏電流。例如，電源電壓VDDM可以禁能及浮動。若不進行隔離，則電路巨集110中的跨域電路會產生直流洩漏路徑，導致不期望的介面洩漏電流。如第9圖所示，在休眠階段P3，根據SOC狀態訊號SD的邏輯高值執行隔離。藉由使用由狀態訊號SD選通的電源偵測器210的修改的電源管理設計，在休眠階段P3期間由於 浮動電源電壓VDDM導致的VDDM域電路與VDD域電路之間的介面洩漏電流可以進一步減小。
在一些其他實施例中，可以藉由採用不同類型的開關，諸如PMOS電晶體開關，來修改電源偵測器210，以替換NMOS電晶體630而選擇性地將比較器電路與相應電源參考節點連接或斷開。
第10圖圖示根據本揭示內容的一些實施例的電源偵測器210的第四詳細設計的圖。在一些實施例中，電源偵測器210可以基於本文描述的設計來實現。如第10圖所示，在一些實施例中，電源偵測器210包括比較器電路1010及PMOS電晶體1020。
與第6圖中的電源偵測器210相比，在第10圖的電源偵測器210中，PMOS電晶體1020耦接在比較器電路1010與第二電源(例如VDD)之間，且PMOS電晶體1020的控制端(例如閘極端)耦接至相應引腳以接收狀態訊號SD。因此，PMOS電晶體1020可用以根據狀態訊號SD選擇性地將比較器電路1010與第二電源(例如，VDD)連接或斷開。類似於第6圖的電源偵測器210，電源偵測器210亦由狀態訊號SD選通。因此，可以減少由於休眠階段期間的浮動電源訊號(例如，VDDM)以及在電源啟動或電源關斷階段發生的暫態電流引起的洩漏電流。
第11圖圖示根據本揭示內容的一些實施例的電源偵測器210的第五詳細設計的圖。在一些實施例中，電源偵測器210可以基於本文描述的設計來實現。如第11圖 所示，在一些實施例中，VDDM比較器電路1110可為或包括由電晶體1112、1114、1116、1118及1119形成的斯密特觸發器電路。比較器電路1110包括耦接在電源接地與PMOS電晶體1020之間的電晶體堆疊。電晶體堆疊包括第一NMOS電晶體1112、第一PMOS電晶體1114及第二PMOS電晶體1116。電晶體1112、1114及1116的閘極端耦接至監測的電源電壓VDDM。PMOS電晶體1118耦接至PMOS電晶體1114、1116之間的節點1111。PMOS電晶體1118的另一源極/汲極端耦接至PMOS電晶體1119的源極/汲極端，該PMOS電晶體1119的閘極端連接至電源電壓VDD的高位準。在節點1113處提供控制訊號VDDM_on_b，該節點1113位於NMOS電晶體1112與PMOS電晶體1114之間且連接至PMOS電晶體1118的閘極端。
當狀態訊號SD為邏輯低時，根據PMOS電晶體1020的操作，PMOS電晶體1116的另一源極/汲極端經由PMOS電晶體1020耦接至電源電壓VDD。因此，藉由電路操作，當電源電壓VDD處於適當的位準而電源電壓VDDM未導通時，控制訊號VDDM_on_b為邏輯高。當電源電壓VDDM達到上升臨限位準時，控制訊號VDDM_on_b相應地變為邏輯低。
NMOS電晶體1120具有耦接至節點1113的源極/汲極端、耦接至電源接地的另一源極/汲極端以及耦接至PMOS電晶體1020的閘極端的閘極端。因此，NMOS 電晶體1120可用以根據狀態訊號SD選擇性地將比較器電路1110的輸出與電源接地連接或斷開。
當狀態訊號SD為邏輯高時，PMOS電晶體1020關斷且PMOS電晶體1116的另一源極/汲極端與電源電壓VDD斷開。此外，NMOS電晶體1120導通且將控制訊號VDDM_on_b下拉至邏輯低。在一些實施例中，緩衝邏輯電路1130耦接至比較器電路1110的輸出端(例如，節點1113)且用以輸出電源管理訊號PWR_RDYB。藉由上述電路操作，電源偵測器210可用以當監測的電源電壓VDDM未導通時輸出具有邏輯高值的電源管理訊號PWR_RDYB。
在一些其他實施例中，電源偵測器210亦可由其他比較器電路實現。例如，電源偵測器210可為或包括各種反相器電路、比較器電路或斯密特觸發比較器電路等。第11圖所示的電路僅為實例，且不意在限制本揭示內容。
第12圖圖示根據本揭示內容的一些實施例的電源偵測器210的第六詳細設計的圖。如第12圖所示，在一些實施例中，電源偵測器210包括一個比較器電路1210、耦接在比較器電路1210與第二電源(例如，VDD)之間的PMOS電晶體1220、反相器電路1230及耦接在比較器電路1210與電源接地參考之間的NMOS電晶體1240。與上述實施例類似，比較器電路1210用以偵測第一電源訊號(例如，VDDM)及第二電源訊號(例如，VDD)以輸出電源管理訊號PWR_RDYB。反相器電路1230用以自輸 入端接收狀態訊號SD且自輸出端輸出狀態訊號SD的相反邏輯值。
PMOS電晶體1220的控制端(例如，閘極端)耦接至相應引腳，以接收狀態訊號SD。NMOS電晶體1240的控制端(例如，閘極端)耦接至反相器電路1230的輸出端。
因此，PMOS電晶體1220及NMOS電晶體1240用以根據狀態訊號SD選擇性地將比較器電路1010與第二電源(例如，VDD)或電源接地連接或斷開。藉由自兩端(例如，電源側及接地側)選通比較器電路1010，可以進一步降低電源偵測器210的洩漏電流。與上述實施例類似，比較器電路1210可以由不同類型的比較器電路實現，諸如各種反相器電路、比較器電路或斯密特觸發比較器電路等。
第13圖圖示根據本揭示內容的一些實施例的電源偵測器210的第七詳細設計的圖。如第13圖所示，在一些實施例中，電源偵測器210可藉由第8圖中的反相器電路810來實現比較器電路。與第8圖的電源偵測器210相比，在第13圖的電源偵測器210中，當狀態訊號SD為邏輯低時，PMOS電晶體1220及NMOS電晶體1240導通。因此，PMOS電晶體814的另一源極/汲極端經由PMOS電晶體1220連接至電源電壓VDD，且NMOS電晶體812的另一源極/汲極端經由NMOS電晶體1240連接至電源接地。
當狀態訊號SD為邏輯高時，PMOS電晶體1220及NMOS電晶體1240關斷，反相器電路810與電源電壓VDD及電源接地斷開，且進一步減少洩漏電流。
第14圖為根據本揭示內容的一些實施例的用於雙軌裝置的例示性電源管理方法1400的流程圖。在一些實施例中，方法1400包括操作1410、1420及1430。
在操作1410，偵測用於指示雙軌裝置中的電路的休眠模式的狀態訊號。在一些實施例中，雙軌裝置中的第一電源或第二電源之一在休眠模式下禁能。
在操作1420，回應於與第一電源相關聯的第一電源訊號及狀態訊號，產生第一電源管理訊號。
在操作1430，根據第一電源管理訊號及狀態訊號，提供用於控制電路的不同域之間的隔離的隔離訊號作為輸出。在一些實施例中，回應於指示休眠模式的狀態訊號，隔離由輸出的具有邏輯高的隔離訊號致能。在一些實施例中，回應於指示電源啟動狀態的第一電源管理訊號，隔離由輸出的具有邏輯高的隔離訊號致能。
在可以由硬體及/或軟體執行的方法步驟或製程的一般上下文中描述本文的各種例示性實施例。例如，方法1400可以由第3圖至第8圖及第10圖至第13圖中所示的一或多個電路來執行，但本揭示內容不限於此。在一些實施例中，本文揭示的方法在一個態樣中可由電腦程式產品實現，該電腦程式產品以暫時或非暫時電腦可讀媒體體現，包括由聯網環境中的電腦執行的電腦可執行指令，例 如程式碼。電腦可讀媒體可包括可移動及不可移動儲存裝置，包括但不限於唯讀記憶體(Read Only Memory，ROM)、隨機存取記憶體(Random Access Memory，RAM)、光碟(compact disc，CD)、數位多功能光碟(digital versatile disc，DVD)等。
以上說明包括例示性操作，但這些操作不一定按所示順序執行。在不脫離本揭示內容的精神及範疇的情況下，可以適當地添加、替換、改變順序及/或消除操作。
藉由設置電源偵測器，且利用電源管理電路中的一或多個SOC電源管理訊號適當地輸出隔離訊號，可減少電源啟動或電源關斷階段的暫態洩漏電流及休眠模式期間的電源偵測器的待機洩漏電流。此外，電源管理電路的簡單設計對晶片面積影響較小且適用於SOC應用。
在一些實施例中，揭示一種電源管理電路，包括電源偵測器及邏輯電路。電源偵測器用以根據來自第一電源的第一電源訊號及狀態訊號輸出第一電源管理訊號。該電源管理電路用以回應於狀態訊號以不同模式操作。邏輯電路用以根據第一電源管理訊號及狀態訊號輸出第二電源管理訊號。在一些實施例中，電源偵測器包含：比較器電路，用以偵測第一電源訊號以輸出第一電源管理訊號，比較器電路連接至一第二電源或一電源接地。在一些實施例中，電源偵測器進一步包含：電晶體，耦接至比較器電路且用以根據狀態訊號選擇性地將比較器電路與電源接地連接或斷開。在一些實施例中，電源偵測器進一步包含：電晶體， 耦接至比較器電路且用以根據狀態訊號選擇性地將比較器電路與電源接地連接或斷開。在一些實施例中，電源偵測器進一步包含：電晶體，用以根據狀態訊號選擇性地將第二電源連接至比較器電路的一輸出端。在一些實施例中，電源偵測器進一步包含：緩衝邏輯電路，耦接至比較器電路的一輸出端且用以輸出第一電源管理訊號。在一些實施例中，邏輯電路包含：或閘，包含用以接收第一電源管理訊號的一第一輸入及用以接收狀態訊號的一第二輸入。在一些實施例中，邏輯電路包含：非閘，用以接收狀態訊號且輸出與狀態訊號相反的一控制訊號；及反及閘，包含用以接收第一電源管理訊號的一第一輸入及用以接收控制訊號的一第二輸入。
在一些實施例中，亦揭示一種系統上晶片裝置，包括第一電源及第二電源、電路及電源管理電路。回應於狀態訊號，在休眠模式下禁能第一電源及第二電源中的至少一者。電路用以與第一電源及第二電源一起操作。電源管理電路用以發送第一電源管理訊號以控制電路。電源管理電路包括電源偵測器，用以根據狀態訊號及與第一電源相關聯的第一電源訊號輸出第一電源管理訊號。在一些實施例中，電源管理電路進一步包含：邏輯電路，用以根據第一電源管理訊號及狀態訊號輸出一第二電源管理訊號。在一些實施例中，邏輯電路包含一或閘，或閘包含：第一輸入端，用以接收第一電源管理訊號；第二輸入端，用以接收狀態訊號；及輸出端，用以輸出第二電源管理訊號。在 一些實施例中，邏輯電路包含：非閘，包含：輸入端，用以接收狀態訊號；及輸出端，用以輸出與狀態訊號相反的一控制訊號；及與非閘，包含：第一輸入端，用以接收第一電源管理訊號；第二輸入端，連接至非閘的輸出端；及輸出端，用以輸出第二電源管理訊號。在一些實施例中，電源偵測器包含耦接至第一電源及第二電源的一比較器電路。在一些實施例中，電源管理電路進一步包含一電晶體，電晶體用以根據狀態訊號將比較器電路與第二電源連接或斷開。在一些實施例中，電源管理電路進一步包含一電晶體，電晶體用以根據狀態訊號將比較器電路與一電源接地連接或斷開。在一些實施例中，電源管理電路進一步包含一電晶體，電晶體用以根據狀態訊號將第二電源與比較器電路的一輸出端連接或斷開。在一些實施例中，電源偵測器進一步包含一緩衝邏輯電路，緩衝邏輯電路耦接至比較器電路的一輸出端且用以輸出第一電源管理訊號。
在一些實施例中，亦揭示一種電源管理的方法。方法包括以下步驟：偵測用於指示電路的休眠模式的狀態訊號，電路包括對應於第一電源的第一域及對應於第二電源的第二域，第一電源或第二電源中的一者在休眠模式下禁能；回應於與第一電源相關聯的第一電源訊號及狀態訊號，產生第一電源管理訊號；及根據第一電源管理訊號及狀態訊號輸出隔離訊號，隔離訊號用於控制電路的第一域與第二域之間的隔離。在一些實施例中，方法進一步包含：回應於狀態訊號指示休眠模式，藉由隔離訊號致能隔離。在 一些實施例中，方法進一步包含：回應於第一電源管理訊號指示一電源啟動狀態，藉由隔離訊號致能隔離。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
1400:方法
1410、1420、1430:操作

Claims (10)

  1. 一種電源管理電路，包含：一電源偵測器，用以根據來自一第一電源的一第一電源訊號及一狀態訊號輸出一第一電源管理訊號，其中該電源管理電路用以回應於該狀態訊號以不同模式操作；及一邏輯電路，用以根據該第一電源管理訊號及該狀態訊號輸出一第二電源管理訊號，其中該電源偵測器包含：一比較器電路，用以偵測該第一電源訊號以輸出該第一電源管理訊號；以及一開關，用以依據該狀態訊號將該比較器電路連接至一參考電源。
  2. 如請求項1所述之電源管理電路，其中該比較器電路連接至一第二電源或一電源接地。
  3. 如請求項1所述之電源管理電路，其中該邏輯電路包含：一或閘，包含用以接收該第一電源管理訊號的一第一輸入及用以接收該狀態訊號的一第二輸入。
  4. 如請求項1所述之電源管理電路，其中該邏輯電路包含：一非閘，用以接收該狀態訊號且輸出與該狀態訊號相反 的一控制訊號；及一反及閘，包含用以接收該第一電源管理訊號的一第一輸入及用以接收該控制訊號的一第二輸入。
  5. 一種系統上晶片裝置，包含：一第一電源及一第二電源，該第一電源及該第二電源中的至少一者回應於一狀態訊號在一休眠模式下禁能；一電路，用以與該第一電源及該第二電源一起操作；及一電源管理電路，用以發送一第一電源管理訊號以控制該電路，該電源管理電路包含：一電源偵測器，用以根據該狀態訊號及與該第一電源相關聯的一第一電源訊號輸出該第一電源管理訊號，其中該電源偵測器包含一第一開關及一第二開關，該第一開關的一控制端用以接收該第一電源訊號，該第一開關的一第一端耦接該第二開關的一第一端，且該第一開關的一第二端耦接該第二開關的一控制端。
  6. 如請求項5所述之系統上晶片裝置，其中該電源管理電路進一步包含：一邏輯電路，用以根據該第一電源管理訊號及該狀態訊號輸出一第二電源管理訊號。
  7. 如請求項5所述之系統上晶片裝置，其中該電源偵測器包含耦接至該第一電源及該第二電源的一比較 器電路。
  8. 一種電源管理的方法，包含：偵測用於指示一電路的一休眠模式的一狀態訊號，該電路包含對應於一第一電源的一第一域及對應於一第二電源的一第二域，該第一電源或該第二電源中的一者在該休眠模式下禁能；回應於與該第一電源相關聯的一第一電源訊號及該狀態訊號，產生一第一電源管理訊號；根據該第一電源管理訊號及該狀態訊號輸出一隔離訊號，該隔離訊號用於控制該電路的該第一域與該第二域之間的一隔離；藉由一或閘的一第一輸入端接收該第一電源管理訊號；及藉由該或閘的一第二輸入端接收該狀態訊號，其中輸出該隔離訊號包含藉由該或閘的一輸出端輸出該隔離訊號。
  9. 如請求項8所述之方法，進一步包含：回應於該狀態訊號指示該休眠模式，藉由該隔離訊號致能該隔離。
  10. 如請求項8所述之方法，進一步包含：回應於該第一電源管理訊號指示一電源啟動狀態，藉由 該隔離訊號致能該隔離。
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