CN114708890A - 电源管理电路、片上系统设备、以及电源管理方法 - Google Patents

电源管理电路、片上系统设备、以及电源管理方法 Download PDF

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Abstract

本申请提供了电源管理电路、片上系统设备、以及电源管理方法。一种电路包括功率检测器和逻辑电路。功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号。电路被配置为响应于状态信号而在不同模式下工作。逻辑电路被配置为根据第一功率管理信号和状态信号来输出第二功率管理信号。

Description

电源管理电路、片上系统设备、以及电源管理方法
技术领域
本申请涉及电路领域，更具体地涉及电源管理电路、片上系统设备、以及电源管理方法。
背景技术
双轨设备(例如双轨静态随机存取存储器(SRAM))具有在不同电源电压下工作的不同逻辑电路。例如，SRAM的一部分(称为存储器外围逻辑电路)可以比一些存储器阵列、SRAM的另一部分(它们在更高的电源电压下工作)在更低的电源电压下工作，以降低动态功耗。该技术允许在保持足够性能的同时降低所需的有功功率。然而，当两个电源接通或关断时，双轨设计会遭受严重的跨域泄漏。
发明内容
根据本申请的实施例的第一方面，提供一种电路，包括：功率检测器，该功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号，其中，所述电路被配置为响应于状态信号而在不同模式下工作；和逻辑电路，该逻辑电路被配置为根据第一功率管理信号和状态信号来输出第二功率管理信号。
根据本申请的实施例的另一方面，提供一种片上系统设备，包括：第一电源和第二电源，在休眠模式下，响应于状态信号，第一电源和第二电源中的至少一个被禁用；电路，该电路被配置为与第一电源和第二电源一起工作；以及电源管理电路，该电源管理电路被配置为发送第一功率管理信号以控制所述电路，该电源管理电路包括：功率检测器，该功率检测器被配置为根据状态信号和与第一电源相关联的第一电源信号来生成第一功率管理信号。
根据本申请的实施例的又一方面，提供一种用于功率管理的方法，包括：检测用于指示电路的休眠模式的状态信号，所述电路包括对应于第一电源的第一域和对应于第二电源的第二域，在休眠模式下，第一电源或第二电源中的一个被禁用；响应于与第一电源相关联的第一电源信号和状态信号，生成第一功率管理信号；以及根据第一功率管理信号和状态信号，输出隔离信号，该隔离信号用于控制所述电路的第一域和第二域之间的隔离。
附图说明
当结合附图进行阅读时，通过以下详细描述可最佳地理解本公开的各个方面。要注意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，可以任意地增大或缩小各种特征的尺寸。
图1是示出根据本公开的一些实施例的片上系统(SOC)系统的框图。
图2是示出根据本公开的一些实施例的生成隔离信号的图示。
图3是示出根据本公开的一些实施例的功率检测器的图示。
图4是示出根据本公开的一些实施例的电源管理电路的第一设计的图示。
图5是示出根据本公开的一些实施例的电源管理电路的第二设计的图示。
图6是示出根据本公开的一些实施例的功率检测器的第一详细设计的图示。
图7是示出根据本公开的一些实施例的功率检测器的第二详细设计的图示。
图8是示出根据本公开的一些实施例的功率检测器的第三详细设计的图示。
图9是示出根据本公开的一些实施例的电源电压、SOC系统的功率管理信号和电路宏(circuit macro)的泄漏电流的波形的时序图。
图10是示出根据本公开的一些实施例的功率检测器的第四详细设计的图示。
图11是示出根据本公开的一些实施例的功率检测器的第五详细设计的图示。
图12是示出根据本公开的一些实施例的功率检测器的第六详细设计的图示。
图13是示出根据本公开的一些实施例的功率检测器的第七详细设计的图示。
图14是根据本公开的一些实施例的双轨设备的功率管理的示例性方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语在本领域和使用每个术语的特定上下文中通常具有其普通含义。本说明书中示例的使用(包括本文所讨论的任何术语的示例)仅为说明性的，并不以任何方式限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管术语“第一”、“第二”等可以在本文中用于描述各种元素，但这些元素不应受到这些术语的限制。这些术语用于将元素彼此区分开。例如，在不脱离实施例的范围的情况下，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。如本文所使用的，术语“和/或”包括一个或多个相关联的列出项目的任何和所有组合。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个元素或特征相对于另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖设备在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
在本文件中，术语“耦合”也可称为“电耦合”，术语“连接”可称为“电连接”。“耦合”和“连接”也可用于表示两个或更多个元件相互协作或交互。
本文中在示例性双轨设备的上下文中描述了本公开的实施例。应意识到，本公开不限于本文中说明性地示出和描述的特定电路和系统。以这种方式，本公开的实施例提供了一种电源管理电路，该电源管理电路可有益地用于各种存储器布置和类型，例如，随机存取存储器(RAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、内容可寻址存储器(CAM)、闪存、寄存器文件等。此外，鉴于本文的教导，本领域技术人员将显而易见的是，可以对本公开范围内所示的实施例进行修改。
在一些实施例中，双轨设备可以是嵌入式SRAM设备，该嵌入式SRAM设备在高速通信、图像处理和片上系统(SOC)应用中受欢迎。图1是示出根据本公开的一些实施例的片上系统(SOC)系统100的框图。在一些实施例中，SOC系统100可以位于计算机或其他电子系统中。如图1所示，SOC系统100包括电路宏110和耦合到电路宏110的SOC电源管理电路(SOCPM)120，电路宏110具有电路宏功率管理(“宏PM”)电路112。在一些实施例中，电路宏110可以是SRAM，该SRAM具有多个存储器阵列(通常为二维的存储器位单元)，这些存储器位单元被配置为存储相应的逻辑状态，即逻辑高(逻辑“1”)或逻辑低(逻辑“0”)。存储器位单元常常排列在一个或多个平行列中。
SOC电源管理电路120被配置为经由一个或多个功率管理控制信号来控制电路宏110的功率表现，例如，通电、断电、功率状态选择等。例如，SOC电源管理电路120可以向电路宏110中的电路宏电源管理电路112发送一个或多个功率管理信号，使得电路宏电源管理电路112可以相应地控制电路宏110中的电路以实现适当的功率管理。
芯片上的电路宏110可以使用两个独立控制的电源130和140操作。例如，电路宏110可以包括在第一功率域(例如，VDDM功率域)中工作的第一电路和在第二功率域(例如，VDD功率域)中工作的第二电路。在一些实施例中，第一电路被称为VDDM域电路，第二电路被称为VDD域电路。
在一些实施例中，VDDM域电路可以是在电源电压VDDM下工作的SRAM单元的阵列，并且VDD域电路可以是例如在低于电源电压VDDM的电源电压VDD下工作的存储器外围逻辑电路。VDD域电路和VDDM域电路相互接口连接。在一些实施例中，VDDM域电路通过由控制信号控制的相应开关而被连接到VDDM电源。VDD域电路通过由另一控制信号控制的另一相应开关而被连接到VDD电源。例如，接头(header)开关可以是P沟道金属氧化物半导体(PMOS)晶体管开关。当接头控制信号为逻辑低时，VDDM域电路和VDD域电路分别耦合到电源VDDM和VDD。在一些其他实施例中，可以使用不同类型的开关，例如N沟道金属氧化物半导体(NMOS)晶体管开关。因此，当接头控制信号为逻辑高时，VDDM域电路和VDD域电路分别耦合到电源VDDM和VDD。
在一些实施例中，电路宏110被结构化为使得存储器阵列和字线驱动器电路基本上在电压VDDM下工作，而数据路径和控制电路被配置为在电压VDDM和电压VDD下工作。具体地，数据路径的一部分和控制电路的一部分被配置为在电压VDDM下工作，而数据路径的其余部分和控制电路的其余部分被配置为在较低电压VDD下工作。因此，数据路径和控制电路是跨域电路，并且由于通电期间或休眠模式期间的DC泄漏路径，在电路宏110中发生不期望的接口泄漏电流。在通电期间，两个电源(例如电压VDDM和电压VDD)以不同的速度爬升。在休眠模式操作中，电源中的一个(例如电压VDDM)浮动并导致接口泄漏电流。为了减少电路宏110中的跨域电路中的接口泄漏电流，SOC电源管理电路120需要输出一个或多个功率管理信号，例如隔离信号ISO，以隔离VDDM电源域和VDD电源域之间的接口电路。
图2是示出根据本公开的一些实施例的生成隔离信号ISO的图示。在图2中，电源管理电路200是图1的SOC电源管理电路120的一部分，并且被配置为生成SOC系统100的功率管理中所需的隔离信号ISO。如图2所示，电源管理电路200被配置为根据状态信号(例如，状态信号SD)和第一电源的第一电源信号(例如，电源电压VDDM)生成并输出隔离信号ISO。在一些实施例中，当电源管理电路200输出具有逻辑高值的隔离信号ISO时，可以启用接口电路的隔离，以减少由于图1所示的电路宏110中的跨域电路的DC泄漏路径而产生的泄漏电流。在一些实施例中，电源管理电路200包括功率检测器210和电连接到功率检测器210的逻辑电路220，这将下面更详细地讨论。
图3是示出根据本公开的一些实施例的由图2的功率检测器210生成功率管理信号PWR_RDYB的图示。如图3所示，功率检测器210被配置为根据状态信号(例如，状态信号SD)和第一电源的第一电源信号(例如，电源电压VDDM)生成并输出功率管理信号PWR_RDYB。功率管理信号PWR_RDYB可用于确认电源电压和状态信号SD是否处于相应的适当水平。在一些实施例中，功率管理信号PWR_RDYB是功率就绪取反(bar)信号，该信号是功率就绪信号的反信号，功率就绪信号指示电源电压VDD、VDDM和状态信号SD准备好执行电路宏110中的电路操作，例如存储器访问操作。替代地来说，当功率管理信号PWR_RDYB为逻辑高时，电源电压和状态信号SD未准备好执行电路宏110中的电路操作，例如存储器访问操作。当功率管理信号PWR_RDYB为逻辑低时，电源电压和状态信号SD准备好执行电路宏110中的电路操作。
图4是示出根据本公开的一些实施例的图2的电源管理电路200的第一设计的图示。如图4所示，电源管理电路200包括图3所示的功率检测器210和逻辑电路220。逻辑电路220耦合到功率检测器210的输出端，并且被配置为接收功率管理信号PWR_RDYB，并且根据所接收到的功率管理信号PWR_RDYB和状态信号SD来输出作为第二功率管理信号的隔离信号ISO。如上所述，当从电源管理电路200向电路宏110输出具有逻辑高值的隔离信号ISO时，可以启用对接口电路的隔离，以减小由于电路宏110中的跨域电路的DC泄漏路径而产生的泄漏电流。
在图4的实施例中，逻辑电路220包括或(OR)门逻辑电路。逻辑电路220的第一输入端子耦合到功率检测器210并且被配置为接收功率管理信号PWR_RDYB。逻辑电路220的第二输入端子耦合到对应的引脚并且被配置为接收状态信号SD。逻辑电路220的输出端子被配置为输出隔离信号ISO。
因此，电源管理电路200被配置为：响应于状态信号SD为逻辑高或功率管理信号PWR_RDYB为逻辑高，来输出具有逻辑高值的隔离信号ISO，以激活对接口电路的隔离。
图5是示出根据本公开的一些实施例的图2的电源管理电路200的第二设计的图示。与图4的实施例相比，图5中的逻辑电路220耦合到功率检测器210的输出端，并且被配置为根据功率管理信号PWR_RDY和状态信号SD来输出隔离信号ISO。类似于图4的实施例，当电源管理电路200向电路宏110输出具有逻辑高值的隔离信号ISO时，可以启用对电路宏110中的VDDM功率域和VDD功率域之间的接口电路的隔离，以减少由于电路宏110中的跨域电路的DC泄漏路径而产生的泄漏电流。
类似于图3和图4的功率检测器210，图5中的功率检测器210也被配置为根据状态信号(例如，状态信号SD)和第一电源的电源信号(例如，电源电压VDDM)来生成并输出功率管理信号PWR_RDY。功率管理信号PWR_RDY也用于确认电源电压和状态信号SD是否处于相应的适当水平。与由图3和图4的功率检测器210输出的功率管理信号PWR_RDYB相比，由图5中的功率检测器210输出的功率管理信号PWR_RDY是功率就绪信号。当功率管理信号PWR_RDY为逻辑高时，电源电压和状态信号SD准备好执行电路操作。当功率管理信号PWR_RDY为逻辑低时，电源电压和状态信号SD未准备好执行电路操作。替代地来说，功率管理信号PWR_RDY和功率管理信号PWR_RDYB的逻辑值是相反的。在一些实施例中，非(NOT)门逻辑电路可用于接收功率管理信号PWR_RDYB并且输出具有相反逻辑值的对应功率管理信号PWR_RDY，但本公开不限于此。各种电路可被应用来基于状态信号(例如，状态信号SD)和第一电源的电源信号(例如，电源电压VDDM)而实现功率管理信号PWR_RDY。
在图5的实施例中，逻辑电路220包括NOT门逻辑电路522和耦合到NOT门逻辑电路522的与非(NAND)门逻辑电路524。NOT门逻辑电路522被配置为接收状态信号(例如，状态信号SD)并且输出与状态信号相反的控制信号SD_B。
NAND门逻辑电路524的第一输入端子耦合到功率检测器210并且被配置为接收功率管理信号PWR_RDY。NAND门逻辑电路524的第二输入端子耦合到NOT门逻辑电路522的输出端子并且被配置为接收控制信号SD_B。NAND门逻辑电路524的输出端子被配置为输出隔离信号ISO。
因此，当状态信号SD是逻辑高时，NOT门逻辑电路522的输出信号(例如，控制信号SD_B)是逻辑低，这使得NAND门逻辑电路524以逻辑高值输出隔离信号ISO，而不管功率管理信号PWR_RDY的值或电源信号(例如，电源电压VDDM、VDD)的值如何。
当状态信号SD为逻辑低时，NOT门逻辑电路522的输出信号(例如，控制信号SD_B)为逻辑高。NAND门逻辑电路524响应于功率管理信号PWR_RDY的逻辑值而输出隔离信号ISO。
如果功率管理信号PWR_RDY是逻辑低，则NAND门逻辑电路524以逻辑高来输出隔离信号ISO，从而启用对接口电路的隔离并且降低跨域泄漏电流。如果功率管理信号PWR_RDY也是逻辑高，指示正常操作，则NAND门逻辑电路524以逻辑低来输出隔离信号ISO，于是并不启用隔离。
图6是示出根据本公开的一些实施例的图3的功率检测器210的详细设计的图示。在一些实施例中，可以基于本文描述的设计来实现功率检测器210。如图6所示，在一些实施例中，功率检测器210包括比较器电路610、反相器电路620和NMOS晶体管630。
比较器电路610被配置为检测第一电源信号(例如，VDDM)和第二电源信号(例如，VDD)以输出功率管理信号PWR_RDYB。反相器电路620被配置为从输入端子接收状态信号SD，并且从输出端子输出状态信号SD的相反逻辑值。NMOS晶体管630耦合在比较器电路610和电源接地基准之间，并且NMOS晶体管630的控制端子(例如，栅极端子)耦合到反相器电路620的输出端子。因此，NMOS晶体管630被配置为根据状态信号SD选择性地将比较器电路610与电源接地端连接或断开。
换句话说，功率检测器210由状态信号SD门控。因此，由于休眠阶段期间的浮动电源信号(例如VDDM)而产生的泄漏电流和在通电或断电阶段期间出现的瞬态电流都可以减小。
图7是示出根据本公开的一些实施例的图3的功率检测器210的第二详细设计的图示。在一些实施例中，可以基于本文描述的设计来实现功率检测器210。如图7所示，在一些实施例中，比较器电路710可以是或包括由晶体管712、714、716、718和719形成的施密特触发电路。施密特触发电路是一种有源电路，它将模拟输入信号(此处为监测的电源电压VDDM)转换为数字输出信号。电路保持其值，直到输入变化足以触发改变。在一些实施例中，可以使用反相施密特触发器，使得当输入高于所选择的阈值时，输出为低。当输入低于所选择的阈值时，输出为高，并且当输入介于这两个水平之间时，输出保持其值。
在图7中，VDDM比较器电路710被实现为反相施密特触发器。比较器电路710包括耦合在VDD和NMOS晶体管630之间的晶体管堆叠。晶体管堆叠包括NMOS晶体管712和PMOS晶体管714和716。晶体管712、714和716的栅极端子耦合到监测的电源电压，在一些实施例中，监测的电源电压是电源电压VDDM。PMOS晶体管718耦合到PMOS晶体管714、716之间的节点711。PMOS晶体管718的另一源极/漏极端子耦合到NMOS晶体管719的源极/漏极端子，NMOS晶体管719的栅极端子紧密关联到电源电压VDD。应当理解，连接到NMOS晶体管719的栅极端子的电源电压“VDD”以及关联到PMOS晶体管716的源极/漏极端子的“VDD”具有由VDD域指定的相同逻辑高值，但不一定来自相同的VDD分支，因此可以一起或彼此独立地爬升/下降。在节点713处提供控制信号VDDM_on_b，该节点713位于NMOS晶体管712和PMOS晶体管714之间，并且关联到PMOS晶体管718的栅极端子。
当状态信号SD为逻辑低时，根据反相器电路620和NMOS晶体管630的操作，NMOS晶体管712的另一源极/漏极端子经由NMOS晶体管630耦合到电源接地端。因此，通过电路操作，当电源电压VDD处于其适当电平而电源电压VDDM未接通时，控制信号VDDM_on_b为逻辑高。当电源电压VDDM达到上升阈值电平时，控制信号VDDM_on_b相应地转为逻辑低。此外，施密特触发电路可以提供不同于下降触发点的上升触发点，并且具体地，上升触发点高于下降触发点。也就是说，上升触发点可以由包括NMOS晶体管712、PMOS晶体管714和PMOS晶体管716的反相器堆叠专门设置。该触发点由堆叠中的NMOS和PMOS晶体管的数量及其驱动强度确定，并可以由它们定制。其他晶体管，特别是PMOS晶体管718和NMOS晶体管719，用于削弱对PMOS晶体管714、716的驱动，这降低了下降触发点，使得控制信号VDDM_on_b从低切换到高更加困难。具体地，当电源电压VDDM下降到阈值电压时，PMOS晶体管716首先接通，但是PMOS晶体管714保持关断，因为PMOS晶体管718和NMOS晶体管719接通并且节点711的电压处于接地电压。此时，PMOS晶体管716和PMOS晶体管718形成电位分压器电路。因此，节点711(例如，PMOS晶体管714的源极端子)的电压随着电源电压VDDM(例如，PMOS晶体管714的栅极端子)的降低而升高，直到PMOS晶体管714接通为止，此时到达下降触发点。当PMOS晶体管714和716都接通时，控制信号VDDM_on_b从低切换到高，并且PMOS晶体管718变为关断。在一些实施例中，PMOS晶体管718被称为反馈晶体管。由于PMOS晶体管716和PMOS晶体管718的阻抗取决于它们的尺寸，因此通过在施密特触发电路中选择PMOS晶体管718的尺寸，可以适当地控制下降触发点并将其降低到期望的电压电平。
比较器电路710有效地降低VDDM爬升和下降时的泄漏电流。特别地，因为比较器电路710是施密特触发电路，所以控制信号VDDM_on_b(例如，施密特触发电路的输出)保持在当前状态，直到输入上升超过上升触发点或下降到下降触发点以下。因此，当在正常操作期间电源电压VDDM爬升或下降期间包含波纹(例如，功率反弹)时，比较器电路710避免可能由于响应于控制信号VDDM_on_b的意外切换而从VDD域断开电源VDD而引起的泄漏电流。
PMOS晶体管720的一源极/漏极端子紧密关联到电源电压VDD，另一源极/漏极端子耦合到节点713并且栅极端子耦合到NMOS晶体管630的栅极端子。
当状态信号SD为逻辑高时，根据反相器电路620和NMOS晶体管630的操作，NMOS晶体管630关断，并且NMOS晶体管712的另一源极/漏极端子从电源接地端断开。此外，PMOS晶体管720接通并且将控制信号VDDM_on_b上拉至逻辑高。因此，当状态信号SD是逻辑高时，功率管理信号PWR_RDYB也是逻辑高。在一些实施例中，缓冲逻辑电路730耦合到比较器电路710的输出端子(例如，节点713)，并且被配置为输出功率管理信号PWR_RDYB。
通过上述电路操作，图7的功率检测器210可以被配置为当状态信号SD为逻辑高时或当监测的电源电压VDDM未接通时输出具有逻辑高值的功率管理信号PWR_RDYB。
图8是示出根据本公开的一些实施例的图3的功率检测器210的第三详细设计的图示。在一些实施例中，可以基于本文描述的设计来实现功率检测器210。如图8所示，在一些实施例中，功率检测器210可以通过反相器电路810实现比较器电路，反相器电路810还将模拟输入信号(例如，监测的电源电压VDDM)转换为数字输出信号。当输入高于阈值时，输出为低。当输入低于阈值时，输出为高。
反相器电路810包括耦合在VDD和NMOS晶体管630之间的晶体管堆叠。晶体管堆叠包括第一NMOS晶体管812和第一PMOS晶体管814。晶体管812和814的栅极端子耦合到监测的电源电压，该电源电压在本实施例中是电源电压VDDM。在节点816处提供控制信号VDDM_on_，节点816位于NMOS晶体管812和PMOS晶体管814之间。
当状态信号SD为逻辑低时，根据反相器电路620和NMOS晶体管630的操作，NMOS晶体管812的另一源极/漏极端子经由NMOS晶体管630耦合到电源接地端。因此，通过电路操作，当电源电压VDD处于其适当电平而电源电压VDDM未接通时，控制信号VDDM_on_b为逻辑高。当电源电压VDDM达到上升阈值电平时，控制信号VDDM_on_b相应地转为逻辑低。
当状态信号SD为逻辑高电平时，根据反相器电路620和NMOS晶体管630的操作，NMOS晶体管630关断，并且NMOS晶体管812的另一源极/漏极端子从电源接地端断开。类似于图7的实施例，PMOS晶体管720接通并且将控制信号VDDM_on_b上拉至逻辑高。因此，当状态信号SD为逻辑高时，功率管理信号PWR_RDYB也为逻辑高。图8中与图7中描绘的组件相同或类似的组件被赋予相同的附图标记，并且省略其详细描述。
在一些其他实施例中，功率检测器210还可以由其他比较器电路实现，例如各种反相器电路、比较器电路或施密特触发比较器电路等。图7和图8中所示的电路只是示例，并不旨在限制本公开。
图9是示出根据本公开的一些实施例的电源电压VDDM、VDD、图1的SOC系统100中的状态信号SD和电路宏110的泄漏电流的波形的时序图900。特别地，图9示出了具有图4或图5的电源管理电路200的SOC系统100的时域，该电源管理电路200包括图6-8中所示的功率检测器210。
现在讨论电源电压VDDM、VDD的爬升和下降的时序。如图9所示，应当理解，电源电压VDDM、VDD可以在不同的时间通电或断电，并且彼此独立。电路宏110被配置为响应于状态信号SD在不同模式(例如，正常模式、关机模式或休眠模式)下操作，状态信号SD是用于指示电路的休眠模式(或省电模式)的“关机”状态信号。例如，当电路宏110处于正常模式下时，响应于状态信号SD的逻辑高值，可以将电路宏110切换到休眠模式，并且相应地关断一个或多个电源电压VDDM、VDD以降低功耗。替代地来说，在休眠模式下，可以响应于状态信号SD而禁用图1的用于提供电源电压VDDM和VDD的电源130和140中的一个或多个。在一些实施例中，在休眠模式或省电模式中，电源中的一个可以浮动，以减少SOC系统的泄漏。
如图9所示，在SOC系统100的通电阶段P1期间，由于电路设计限制或设计偏好，电源电压VDDM、VDD和SOC状态信号SD可以不接通，并且这些信号同时向其相应的目标或稳态值爬升。
在通电阶段P1内，在时段P11期间，当电源电压VDD已处于其适当电平时，SOC状态信号SD未接通。然而，由于根据电源电压VDDM的逻辑低值(这导致功率管理信号PWR_RDYB的逻辑高值和隔离信号ISO的逻辑高值)执行VDDM域电路和VDD域电路之间的隔离，因此，非同步信号不会在VDDM域电路和VDD域电路之间引起大的不期望的接口泄漏电流。在时段P11之后的时段P12期间，由于根据SOC状态信号SD的逻辑高值(这也导致隔离信号ISO的逻辑高值)执行隔离，也避免了泄漏电流。因此，如图9所示，使用经修改的功率管理设计，其利用了由状态信号SD门控的功率检测器210，可以减少或避免在通电或断电阶段(例如，阶段P1)期间出现的不期望瞬态电流。
在第一正常阶段P2内，电源电压VDD和VDDM都处于相应的适当电平。SOC状态信号SD关断。因此，不执行隔离。在正常操作下，存在待候(stand-by)的泄漏电流，但并不明显。
在第一正常阶段P2之后，当SOC状态信号SD接通至逻辑高值时，SOC系统100进入休眠阶段P3。在休眠阶段P3期间，一个或多个电源电压VDD和VDDM也可以断电以减少泄漏电流。例如，电源电压VDDM可以被禁用和浮动。如果不执行隔离，则电路宏110中的跨域电路将具有DC泄漏路径，从而导致不期望的接口泄漏电流。如图9所示，根据休眠阶段P3中的SOC状态信号SD的逻辑高值执行隔离。通过使用由状态信号SD门控的功率检测器210的经修改的功率管理设计，由于休眠阶段P3期间的浮动电源电压VDDM而产生的VDDM域电路和VDD域电路之间的接口泄漏电流可以进一步减小。
在一些其他实施例中，可以通过采用不同类型的开关(例如PMOS晶体管开关)来修改功率检测器210，以替换NMOS晶体管630，以选择性地将比较器电路与对应的功率基准节点连接或断开。
图10是示出根据本公开的一些实施例的功率检测器210的第四详细设计的图示。在一些实施例中，功率检测器210可以基于本文描述的设计210来实现。如图10所示，在一些实施例中，功率检测器210包括比较器电路1010和PMOS晶体管1020。
与图6中的功率检测器210相比，在图10中的功率检测器210中，PMOS晶体管1020耦合在比较器电路1010和第二电源(例如VDD)之间，并且PMOS晶体管1020的控制端子(例如栅极端子)耦合至对应的引脚以接收状态信号SD。因此，PMOS晶体管1020可以被配置为根据状态信号SD选择性地将比较器电路1010与第二电源(例如，VDD)连接或断开。类似于图6的功率检测器210，功率检测器210也由状态信号SD门控。因此，在休眠阶段期间由于浮动电源信号(例如，VDDM)而产生的泄漏电流以及在通电或断电阶段出现的瞬态电流可以减小。
图11是示出根据本公开的一些实施例的功率检测器210的第五详细设计的图示。在一些实施例中，功率检测器210可以基于本文描述的设计来实现。如图11所示，在一些实施例中，VDDM比较器电路1110可以是或包括由晶体管1112、1114、1116、1118和1119形成的施密特触发电路。比较器电路1110包括耦合在电源接地端和PMOS晶体管1020之间的晶体管堆叠。晶体管堆叠包括第一NMOS晶体管1112以及第一PMOS晶体管1114和第二PMOS晶体管1116。晶体管1112、1114和1116的栅极端子耦合到监测的电源电压VDDM。PMOS晶体管1118耦合到PMOS晶体管1114、1116之间的节点1111。PMOS晶体管1118的另一源极/漏极端子耦合到PMOS晶体管1119的源极/漏极端子，该PMOS晶体管1119的栅极端子紧密关联到电源电压VDD。控制信号VDDM_on_b被提供在节点1113处，节点1113位于NMOS晶体管1112和PMOS晶体管1114之间，并且关联到PMOS晶体管1118的栅极端子。
当状态信号SD为逻辑低时，根据PMOS晶体管1020的操作，PMOS晶体管1116的另一源极/漏极端子经由PMOS晶体管1020耦合到电源电压VDD。因此，通过电路操作，当电源电压VDD处于其适当的电平而电源电压VDDM未接通时，控制信号VDDM_on_b为逻辑高。当电源电压VDDM达到上升阈值电平时，控制信号VDDM_on_b相应地转为逻辑低。
NMOS晶体管1120的一源极/漏极端子耦合到节点1113、另一源极/漏极端子耦合到电源接地端，并且栅极端子耦合到PMOS晶体管1020的栅极端子。因此，NMOS晶体管1120可以被配置为根据状态信号SD选择性地将比较器电路1110的输出端与电源接地端连接或断开。
当状态信号SD为逻辑高时，PMOS晶体管1020关断，并且PMOS晶体管1116的另一源极/漏极端子从电源电压VDD断开。此外，NMOS晶体管1120接通并且将控制信号VDDM_on_b下拉至逻辑低。在一些实施例中，缓冲逻辑电路1130耦合到比较器电路1110的输出端子(例如，节点1113)，并且被配置为输出功率管理信号PWR_RDYB。通过上述电路操作，功率检测器210可以被配置为在监测的电源电压VDDM未接通时输出具有逻辑高值的功率管理信号PWR_RDYB。
在一些其他实施例中，功率检测器210还可以由其他比较器电路实现。例如，功率检测器210可以是或包括各种反相器电路、比较器电路或施密特触发比较器电路等。图11中所示的电路仅仅是一个示例，并不意在限制本公开。
图12是示出根据本公开的一些实施例的功率检测器210的第六详细设计的图示。如图12所示，在一些实施例中，功率检测器210包括一个比较器电路1210、耦合在比较器电路1210和第二电源(例如，VDD)之间的PMOS晶体管1220、耦合在比较器电路1210和电源接地基准之间的反相器电路1230和NMOS晶体管1240。类似于上述实施例，比较器电路1210被配置为检测第一电源信号(例如VDDM)和第二电源信号(例如VDD)以输出功率管理信号PWR_RDYB。反相器电路1230被配置为从输入端子接收状态信号SD，并且从输出端子输出与状态信号SD的相反逻辑值。
PMOS晶体管1220的控制端子(例如，栅极端子)耦合到对应的引脚以接收状态信号SD。NMOS晶体管1240的控制端子(例如，栅极端子)耦合到反相器电路1230的输出端子。
因此，PMOS晶体管1220和NMOS晶体管1240都被配置为根据状态信号SD选择性地将比较器电路1010与第二电源(例如，VDD)或电源接地端连接或断开。通过从两端(例如，电源侧和接地侧)门控比较器电路1010，可以进一步减小功率检测器210的泄漏电流。类似于上述实施例，比较器电路1210可以通过不同类型的比较器电路来实现，例如各种反相器电路、比较器电路或施密特触发比较器电路等。
图13是示出根据本公开的一些实施例的功率检测器210的第七详细设计的图示。如图13所示，在一些实施例中，功率检测器210可以通过图8中的反相器电路810实现比较器电路。与图8的功率检测器210相比，在图13的功率检测器210中，当状态信号SD为逻辑低时，PMOS晶体管1220和NMOS晶体管1240都接通。因此，PMOS晶体管814的另一源极/漏极端子经由PMOS晶体管1220耦合到电源电压VDD，并且NMOS晶体管812的另一源极/漏极端子经由NMOS晶体管1240耦合到电源接地端。
当状态信号SD为逻辑高时，PMOS晶体管1220和NMOS晶体管1240都关断，并且反相器电路810从电源电压VDD和电源接地端两者断开，并且泄漏电流进一步减小。
图14是根据本公开的一些实施例的用于双轨设备的功率管理的示例性方法1400的流程图。在一些实施例中，方法1400包括操作1410、1420和1430。
在操作1410，检测用于指示双轨设备中的电路的休眠模式的状态信号。在一些实施例中，在休眠模式下，双轨设备中的第一电源或第二电源中的一个被禁用。
在操作1420，响应于状态信号和与第一电源相关联的第一电源信号，生成第一功率管理信号。
在操作1430，根据第一功率管理信号和状态信号，提供用于控制电路不同域之间的隔离的隔离信号作为输出。在一些实施例中，响应于指示休眠模式的状态信号，通过具有逻辑高的输出隔离信号来启用隔离。在一些实施例中，响应于指示通电状态的第一功率管理信号，通过具有逻辑高的输出隔离信号来启用隔离。
本文中的各种示例实施例在可以由硬件和/或软件执行的方法步骤或过程的一般上下文中描述。例如，方法1400可以由图3-8和图10-13中所示的一个或多个电路执行，但本公开不限于此。在一些实施例中，本文公开的方法可以在一个方面通过计算机程序产品来实现，该计算机程序产品体现在暂时性或非暂时性计算机可读介质中，包括由网络环境中的计算机执行的计算机可执行指令，例如程序代码。计算机可读介质可以包括可移除和不可移除的存储设备，包括但不限于只读存储器(ROM)、随机存取存储器(RAM)、光盘(CD)、数字多功能光盘(DVD)等。
上述例示包括示例性操作，但操作不一定按照所示顺序执行。在不脱离本公开的精神和范围的情况下，可以适当地添加、替换、更改顺序和/或取消操作。
通过布置功率检测器并利用电源管理电路中的一个或多个SOC功率管理信号来适当地输出隔离信号，可以减小通电或断电阶段期间的瞬态泄漏电流以及休眠模式期间功率检测器的待候泄漏电流。此外，电源管理电路的简单设计对芯片产生的面积影响较小，并且适用于SOC应用
在一些实施例中，公开了一种电路，包括功率检测器和逻辑电路。功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号。电路被配置为响应于状态信号而在不同模式下工作。逻辑电路被配置为根据第一功率管理信号和状态信号来输出第二功率管理信号。
在一些实施例中，还公开了一种片上系统设备，该片上系统设备包括第一电源和第二电源、电路和电源管理电路。在休眠模式下，响应于状态信号，第一电源和第二电源中的至少一个被禁用。电路被配置为与第一电源和第二电源一起工作。电源管理电路被配置为发送第一功率管理信号以控制电路。电源管理电路包括功率检测器，该功率检测器被配置为根据状态信号和与第一电源相关联的第一电源信号来输出第一功率管理信号。
在一些实施例中，还公开了一种方法。该方法包括：检测用于指示电路的休眠模式的状态信号，该电路包括对应于第一电源的第一域和对应于第二电源的第二域，在休眠模式下，第一电源或第二电源中的一个被禁用；响应于状态信号和与第一电源相关联的第一电源信号，生成第一功率管理信号；以及根据第一功率管理信号和状态信号来输出隔离信号，以用于控制电路的第一域和第二域之间的隔离。
以下给出了一些示例。
示例1.一种电路，包括：
功率检测器，所述功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号，其中，所述电路被配置为响应于所述状态信号而在不同模式下工作；和
逻辑电路，所述逻辑电路被配置为根据所述第一功率管理信号和所述状态信号来输出第二功率管理信号。
示例2.根据示例1所述的电路，其中，所述功率检测器包括：
比较器电路，所述比较器电路被配置为检测所述第一电源信号以输出控制信号，所述比较器电路被连接到第二电源或电源接地端。
示例3.根据示例2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管耦合到所述比较器电路，并且被配置为根据所述状态信号来选择性地将所述比较器电路与所述第二电源连接或断开。
示例4.根据示例2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管耦合到所述比较器电路，并且被配置为根据所述状态信号来选择性地将所述比较器电路与所述电源接地端连接或断开。
示例5.根据示例2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管被配置为根据所述状态信号来选择性地将所述第二电源与所述比较器电路的输出端子连接。
示例6.根据示例2所述的电路，其中，所述功率检测器还包括：
缓冲逻辑电路，所述缓冲逻辑电路耦合到所述比较器电路的输出端子，并且被配置为输出所述第一功率管理信号。
示例7.根据示例1所述的电路，其中，所述逻辑电路包括：
或门，所述或门包括第一输入端和第二输入端，所述第一输入端被配置为接收所述第一功率管理信号，所述第二输入端被配置为接收所述状态信号。
示例8.根据示例1所述的电路，其中，所述逻辑电路包括：
非门，所述非门被配置为接收所述状态信号并且输出与所述状态信号相反的控制信号；以及
与非门，所述与非门包括第一输入端和第二输入端，所述第一输入端被配置为接收所述第一功率管理信号，所述第二输入端被配置为接收所述控制信号。
示例9.一种片上系统设备，包括：
第一电源和第二电源，在休眠模式下，响应于状态信号，所述第一电源和第二电源中的至少一个被禁用；
电路，所述电路被配置为与所述第一电源和第二电源一起工作；以及
电源管理电路，所述电源管理电路被配置为发送第一功率管理信号以控制所述电路，所述电源管理电路包括：
功率检测器，所述功率检测器被配置为根据所述状态信号和与所述第一电源相关联的第一电源信号来生成所述第一功率管理信号。
示例10.根据示例9所述的片上系统设备，其中，所述电源管理电路还包括：
逻辑电路，所述逻辑电路被配置为根据所述第一功率管理信号和所述状态信号来输出第二功率管理信号。
示例11.根据示例10所述的片上系统设备，其中，所述逻辑电路包括或门，所述或门包括：
第一输入端子，被配置为接收所述第一功率管理信号；
第二输入端子，被配置为接收所述状态信号；以及
输出端子，被配置为输出所述第二功率管理信号。
示例12.根据示例10所述的片上系统设备，其中，所述逻辑电路包括：
非门，所述非门包括：
输入端子，被配置为接收所述状态信号；和
输出端子，被配置为输出与所述状态信号相反的控制信号；以及
与非门，所述与非门包括：
第一输入端子，被配置为接收所述第一功率管理信号；
第二输入端子，连接到所述非门的输出端子；和
输出端子，被配置为输出所述第二功率管理信号。
示例13.根据示例9所述的片上系统设备，其中，所述功率检测器包括比较器电路，所述比较器电路耦合到所述第一电源和所述第二电源。
示例14.根据示例13所述的片上系统设备，其中，所述电源管理电路还包括晶体管，所述晶体管被配置为根据所述状态信号将所述比较器电路与所述第二电源连接或断开。
示例15.根据示例13所述的片上系统设备，其中，所述电源管理电路还包括晶体管，所述晶体管被配置为根据所述状态信号将所述比较器电路与电源接地端连接或断开。
示例16.根据示例13所述的片上系统设备，其中，所述电源管理电路还包括晶体管，所述晶体管被配置为根据所述状态信号将所述第二电源与所述比较器电路的输出端子连接或断开。
示例17.根据示例13所述的片上系统设备，其中所述功率检测器还包括缓冲逻辑电路，所述缓冲逻辑电路耦合到所述比较器电路的输出端子，并且被配置为输出所述第一功率管理信号。
示例18.一种用于功率管理的方法，包括：
检测用于指示电路的休眠模式的状态信号，所述电路包括对应于第一电源的第一域和对应于第二电源的第二域，在所述休眠模式下，所述第一电源或所述第二电源中的一个被禁用；
响应于与所述第一电源相关联的第一电源信号和所述状态信号，生成第一功率管理信号；以及
根据所述第一功率管理信号和所述状态信号，输出隔离信号，所述隔离信号用于控制所述电路的所述第一域和所述第二域之间的隔离。
示例19.根据示例18所述的方法，还包括：
响应于指示所述休眠模式的所述状态信号，通过所述隔离信号启用所述隔离。
示例20.根据示例18所述的方法，还包括：
响应于指示通电状态的所述第一功率管理信号，通过所述隔离信号启用所述隔离。
前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应意识到，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文中引入的实施例相同的目的和/或达到与本文中引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。

Claims (10)

1.一种电路，包括：
功率检测器，所述功率检测器被配置为根据状态信号和来自第一电源的第一电源信号来输出第一功率管理信号，其中，所述电路被配置为响应于所述状态信号而在不同模式下工作；和
逻辑电路，所述逻辑电路被配置为根据所述第一功率管理信号和所述状态信号来输出第二功率管理信号。
2.根据权利要求1所述的电路，其中，所述功率检测器包括：
比较器电路，所述比较器电路被配置为检测所述第一电源信号以输出控制信号，所述比较器电路被连接到第二电源或电源接地端。
3.根据权利要求2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管耦合到所述比较器电路，并且被配置为根据所述状态信号来选择性地将所述比较器电路与所述第二电源连接或断开。
4.根据权利要求2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管耦合到所述比较器电路，并且被配置为根据所述状态信号来选择性地将所述比较器电路与所述电源接地端连接或断开。
5.根据权利要求2所述的电路，其中，所述功率检测器还包括：
晶体管，所述晶体管被配置为根据所述状态信号来选择性地将所述第二电源与所述比较器电路的输出端子连接。
6.根据权利要求2所述的电路，其中，所述功率检测器还包括：
缓冲逻辑电路，所述缓冲逻辑电路耦合到所述比较器电路的输出端子，并且被配置为输出所述第一功率管理信号。
7.根据权利要求1所述的电路，其中，所述逻辑电路包括：
或门，所述或门包括第一输入端和第二输入端，所述第一输入端被配置为接收所述第一功率管理信号，所述第二输入端被配置为接收所述状态信号。
8.根据权利要求1所述的电路，其中，所述逻辑电路包括：
非门，所述非门被配置为接收所述状态信号并且输出与所述状态信号相反的控制信号；以及
与非门，所述与非门包括第一输入端和第二输入端，所述第一输入端被配置为接收所述第一功率管理信号，所述第二输入端被配置为接收所述控制信号。
9.一种片上系统设备，包括：
第一电源和第二电源，在休眠模式下，响应于状态信号，所述第一电源和第二电源中的至少一个被禁用；
电路，所述电路被配置为与所述第一电源和第二电源一起工作；以及
电源管理电路，所述电源管理电路被配置为发送第一功率管理信号以控制所述电路，所述电源管理电路包括：
功率检测器，所述功率检测器被配置为根据所述状态信号和与所述第一电源相关联的第一电源信号来生成所述第一功率管理信号。
10.一种用于功率管理的方法，包括：
检测用于指示电路的休眠模式的状态信号，所述电路包括对应于第一电源的第一域和对应于第二电源的第二域，在所述休眠模式下，所述第一电源或所述第二电源中的一个被禁用；
响应于与所述第一电源相关联的第一电源信号和所述状态信号，生成第一功率管理信号；以及
根据所述第一功率管理信号和所述状态信号，输出隔离信号，所述隔离信号用于控制所述电路的所述第一域和所述第二域之间的隔离。
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US9378779B2 (en) 2014-07-11 2016-06-28 Stmicroelectronics International N.V. System and method for automatic detection of power up for a dual-rail circuit
KR102320399B1 (ko) 2014-08-26 2021-11-03 삼성전자주식회사 전원 관리 칩, 그것을 포함하는 모바일 장치 및 그것의 클록 조절 방법
US10141045B2 (en) 2016-12-15 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual rail device with power detector for controlling power to first and second power domains
US10084450B1 (en) 2017-08-08 2018-09-25 Apple Inc. Method for multiplexing between power supply signals for voltage limited circuits
CN109976496A (zh) 2019-05-05 2019-07-05 苏州神指微电子有限公司 一种soc电源管理电路及控制方法
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