DE102022100033A1 - Power-management-schaltung, system-on-chip-vorrichtung und power-management-verfahren - Google Patents

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Yangsyu Lin
Yu-Hao Hsu
Cheng Hung Lee
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Abstract

Eine Schaltung weist einen Stromdetektor und eine Logikschaltung auf. Der Stromdetektor ist so konfiguriert, dass er entsprechend einem ersten Stromversorgungssignal von einer ersten Stromquelle und einem Statussignal ein erstes Power-Management-Signal ausgibt. Die Schaltung ist so konfiguriert, dass sie in Reaktion auf das Statussignal in unterschiedlichen Modi arbeitet. Die Logikschaltung ist so konfiguriert, dass sie entsprechend dem ersten Power-Management-Signal und dem Statussignal ein zweites Power-Management-Signal ausgibt.

Description

  • Verweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 26. Februar 2021 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/154.524, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Dual-Rail-Vorrichtungen, wie etwa statische Dual-Rail-Direktzugriffsspeicher (Dual-Rail-SRAMs), haben unterschiedliche Logikschaltungen, die mit unterschiedlichen Versorgungsspannungen arbeiten. Zum Beispiel kann ein Teil eines SRAM, der als eine Speicherperipherie-Logikschaltung bezeichnet wird, mit einer niedrigeren Versorgungsspannung als Bits einer Speichermatrix arbeiten, eines anderen Teils des SRAM, die mit einer höheren Versorgungsspannung arbeiten, um einen dynamischen Energieverbrauch zu reduzieren. Dieses Verfahren ermöglicht eine Reduzierung der erforderlichen Wirkenergie unter Beibehaltung einer ausreichenden Leistung. Dual-Rail-Entwürfe zeigen jedoch einen signifikanten Cross-Domain-Leckverlust, wenn zwei Stromquellen ein- oder ausgeschaltet werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Blockdiagramm, das ein System-on-Chip-System (SoC-System) gemäß einigen Ausführungsformen der vorliegenden Erfindung zeigt.
    • 2 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das die Erzeugung eines Trennungssignals zeigt.
    • 3 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen Stromdetektor zeigt.
    • 4 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen ersten Entwurf einer Power-Management-Schaltung zeigt.
    • 5 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen zweiten Entwurf der Power-Management-Schaltung zeigt.
    • 6 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen ersten detaillierten Entwurf eines Stromdetektors zeigt.
    • 7 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen zweiten detaillierten Entwurf des Stromdetektors zeigt.
    • 8 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen dritten detaillierten Entwurf des Stromdetektors zeigt.
    • 9 ist ein Zeitdiagramm gemäß einigen Ausführungsformen der vorliegenden Erfindung, das Wellenformen von Versorgungsspannungen, eines Power-Management-Signals des SoC-Systems und eines Leckstroms eines Schaltungsmakros zeigt.
    • 10 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen vierten detaillierten Entwurf des Stromdetektors zeigt.
    • 11 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen fünften detaillierten Entwurf des Stromdetektors zeigt.
    • 12 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen sechsten detaillierten Entwurf des Stromdetektors zeigt.
    • 13 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen siebenten detaillierten Entwurf des Stromdetektors zeigt.
    • 14 ist ein Ablaufdiagramm eines beispielhaften Power-Management-Verfahrens für eine Dual-Rail-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Die Begriffe, die in dieser Patentbeschreibung verwendet werden, haben in der Regel ihre üblichen Bedeutungen auf dem Fachgebiet und in dem speziellen Kontext, in dem jeder Begriff verwendet wird. Die Verwendung von Beispielen in dieser Patentbeschreibung, unter anderem von Beispielen für hier erörterte Begriffe, ist nur erläuternd und beschränkt in keiner Weise den Schutzumfang und den Sinn der Beschreibung oder eines beispielhaft genannten Begriffs. Ebenso ist die vorliegende Erfindung nicht auf verschiedene Ausführungsformen beschränkt, die in dieser Patentbeschreibung dargelegt sind.
  • Die Begriffe „erste(r)/erstes“, „zweite(r)/ zweites“ usw. können hier zwar zum Beschreiben verschiedener Elemente verwendet werden, aber diese Elemente sollten nicht durch diese Begriffe beschränkt werden. Diese Begriffe dienen lediglich zum Unterscheiden eines Elements von einem anderen Element. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und in ähnlicher Weise könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Schutzumfang der Ausführungsformen abzuweichen. Der hier verwendete Begriff „und/oder“ umfasst sämtliche Kombinationen aus einem oder mehreren der aufgeführten assoziierten Elemente.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • In diesem Dokument kann der Begriff „gekoppelt“ auch für „elektrisch gekoppelt“ stehen, und der Begriff „verbunden“ kann auch für „elektrisch verbunden“ stehen. Die Begriffe „gekoppelt“ und „verbunden“ können auch verwendet werden, um anzugeben, dass zwei oder mehr Elemente miteinander zusammenarbeiten oder wechselwirken.
  • Ausführungsformen der vorliegenden Erfindung werden hier in Zusammenhang mit beispielhaften Dual-Rail-Vorrichtungen beschrieben. Es versteht sich, dass die vorliegende Erfindung nicht auf spezielle Schaltungen und Systeme beschränkt ist, die hier erläuternd dargestellt und beschrieben sind. Auf diese Weise stellen Ausführungsformen der vorliegenden Erfindung eine Power-Management-Schaltung bereit, die vorteilhaft in vielen verschiedenen Speicheranordnungen und -typen verwendet werden kann, wie zum Beispiel einem Direktzugriffsspeicher (RAM), einem statischen Direktzugriffsspeicher (SRAM), einem Festspeicher (ROM), einem Content Addressable Memory (CAM), einem Flash-Speicher, Registerspeichern und dergleichen. Außerdem dürfte Fachleuten in Anbetracht der Grundsätze der vorliegenden Erfindung klar sein, dass an den offenbarten Ausführungsformen Modifikationen vorgenommen werden können, die innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Bei einigen Ausführungsformen können Dual-Rail-Vorrichtungen eingebettete SRAM-Vorrichtungen sein, die in der Hochgeschwindigkeitskommunikation, Bildverarbeitung und bei SoC-Anwendungen bekannt sind. 1 ist ein Blockdiagramm, das ein SoC-System 100 gemäß einigen Ausführungsformen der vorliegenden Erfindung zeigt. Bei einigen Ausführungsformen kann das SoC-System 100 in einem Computer oder anderen elektronischen Systemen angeordnet sein. Wie in 1 gezeigt ist, weist das SoC-System 100 ein Schaltungsmakro 110 mit einer Schaltungsmakro-Power-Management-Schaltung 112 (Schaltungsmakro-PM-Schaltung 112) sowie eine SoC-Power-Management-Schaltung 120 auf, die mit dem Schaltungsmakro 110 verbunden ist. Bei einigen Ausführungsformen kann das Schaltungsmakro 110 ein SRAM sein, der eine Mehrzahl von normalerweise zweidimensionalen Speichermatrizen von Speicherbitzellen aufweist, die so konfiguriert sind, dass sie jeweilige logische Zustände speichern, d. h., entweder logisch High (eine logische „1“) oder logisch Low (eine logische „o“). Die Speicherbitzellen sind häufig in einer Spalte oder in mehreren parallelen Spalten angeordnet.
  • Die SoC-PM-Schaltung 120 ist so konfiguriert, dass sie das Stromverhalten, z. B. Ein- und Ausschalten des Stroms, Wahl des Stromzustands usw., des Schaltungsmakros 110 mittels eines oder mehrerer Power-Management-Steuersignale steuert. Zum Beispiel kann die SoC-PM-Schaltung 120 ein oder mehrere Power-Management-Signale an die Schaltungsmakro-PM-Schaltung 112 in dem Schaltungsmakro 110 senden, sodass die Schaltungsmakro-PM-Schaltung 112 Schaltungen in dem Schaltungsmakro 110 entsprechend steuern kann, um ein entsprechendes Power-Management zu realisieren.
  • Das Schaltungsmakro 110 auf dem Chip kann mit zwei unabhängig gesteuerten Stromquellen 130 und 140 arbeiten. Zum Beispiel kann das Schaltungsmakro 110 eine erste Schaltung, die in einer ersten Stromdomäne (z. B. einer VDDM-Stromdomäne) arbeitet, und eine zweite Schaltung aufweisen, die in einer zweiten Stromdomäne (z. B. einer VDD-Stromdomäne) arbeitet. Bei einigen Ausführungsformen wird die erste Schaltung als eine VDDM-Domäne-Schaltung bezeichnet, und die zweite Schaltung wird als eine VDD-Domäne-Schaltung bezeichnet.
  • Bei einigen Ausführungsformen kann die VDDM-Domäne-Schaltung eine Matrix von SRAM-Zellen sein, die mit einer Versorgungsspannung VDDM arbeiten, und die VDD-Domäne-Schaltung kann zum Beispiel eine Speicherperipherie-Logikschaltung sein, die mit einer Versorgungsspannung VDD arbeitet, die niedriger als die Versorgungsspannung VDDM ist. Die VDD-Domäne-Schaltung und die VDDM-Domäne-Schaltung sind miteinander verbunden. Bei einigen Ausführungsformen wird die VDDM-Domäne-Schaltung über einen jeweiligen Schalter, der mit einem Steuersignal gesteuert wird, mit der Stromquelle VDDM verbunden. Die VDD-Domäne-Schaltung wird über einen jeweiligen anderen Schalter, der mit einem anderen Steuersignal gesteuert wird, mit der Stromquelle VDD verbunden. Zum Beispiel können Header-Schalter p-Kanal-Metalloxidhalbleiter-Transistorschalter (PMOS-Transistorschalter) sein. Wenn die Header-Steuersignale logisch Low sind, werden die VDDM-Domäne-Schaltung und die VDD-Domäne-Schaltung mit der Stromquelle VDDM bzw. der Stromquelle VDD verbunden. Bei einigen anderen Ausführungsformen können andere Arten von Schaltern, wie etwa n-Kanal-Metalloxidhalbleiter-Transistorschalter (NMOS-Transistorschalter), verwendet werden. Wenn die Header-Steuersignale logisch High sind, werden die VDDM-Domäne-Schaltung und die VDD-Domäne-Schaltung mit der Stromquelle VDDM bzw. VDD verbunden.
  • Bei einigen Ausführungsformen ist das Schaltungsmakro 110 so konfiguriert, dass die Speichermatrizen und Wortleitungstreiberschaltungen im Wesentlichen mit der Spannung VDDM arbeiten, während Datenpfade und die Steuerschaltung so konfiguriert sind, dass sie sowohl mit der Spannung VDDM als auch mit der Spannung VDD arbeiten. Insbesondere sind ein Teil der Datenpfade und ein Teil der Steuerschaltung so konfiguriert, dass sie mit der Spannung VDDM arbeiten, während ein restlicher Teil der Datenpfade und ein restlicher Teil der Steuerschaltung so konfiguriert sind, dass sie mit der niedrigeren Spannung VDD arbeiten. Daher sind die Datenpfade und die Steuerschaltung Cross-Domain-Schaltungen, und aufgrund eines Gleichstrom-Kriechwegs während einer Einschaltzeit oder eines Ruhemodus entsteht ein unerwünschter Schnittstellen-Leckstrom in dem Schaltungsmakro 110. In der Einschaltzeit rampen zwei Stromquellen (z. B. mit der Spannung VDDM und der Spannung VDD) mit unterschiedlichen Geschwindigkeiten aufwärts. In dem Ruhemodus ist eine der Stromquellen (z. B. mit der Spannung VDDM) floatend und verursacht den Schnittstellen-Leckstrom. Um den Schnittstellen-Leckstrom in der Cross-Domain-Schaltung in dem Schaltungsmakro 110 zu reduzieren, muss die SoC-PM-Schaltung 120 ein oder mehrere PM-Signale ausgeben, wie etwa ein Trennungssignal ISO zum Trennen der Schnittstellenschaltung zwischen der VDDM-Stromdomäne und der VDD-Stromdomäne.
  • 2 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das die Erzeugung des Trennungssignals ISO zeigt. In 2 ist eine Power-Management-Schaltung 200 (PM-Schaltung 200) Teil der SoC-PM-Schaltung 120 von 1, und die PM-Schaltung 200 ist so konfiguriert, dass sie das Trennungssignal ISO erzeugt, das in dem Power-Management für das SoC-System 100 benötigt wird. Wie in 2 gezeigt ist, ist die PM-Schaltung 200 so konfiguriert, dass sie das Trennungssignal ISO entsprechend einem ersten Stromversorgungssignal (z. B. der Versorgungsspannung VDDM) einer ersten Stromquelle und einem Statussignal (zum Beispiel einem Statussignal SD) erzeugt und ausgibt. Wenn bei einigen Ausführungsformen die PM-Schaltung 200 das Trennungssignal ISO mit einem logisch hohen Wert ausgibt, kann eine Trennung der Schnittstellenschaltung aktiviert werden, um den Leckstrom zu reduzieren, der durch den Gleichstrom-Kriechweg der Cross-Domain-Schaltung in dem in 1 gezeigten Schaltungsmakro 110 entstanden ist. Bei einigen Ausführungsformen weist die PM-Schaltung 200 einen Stromdetektor 210 und eine mit dem Stromdetektor 210 elektrisch verbundene Logikschaltung 220 auf, die nachstehend näher erörtert werden.
  • 3 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das ein Erzeugen eines PM-Signals PWR_RDYB mit dem Stromdetektor 210 von 2 zeigt. Wie in 3 gezeigt ist, ist der Stromdetektor 210 so konfiguriert, dass er das PM-Signal PWR_RDYB entsprechend dem ersten Stromversorgungssignal (z. B. der Versorgungsspannung VDDM) der ersten Stromquelle und dem Statussignal (zum Beispiel dem Statussignal SD) erzeugt und ausgibt. Das PM-Signal PWR_RDYB kann verwendet werden, um zu ermitteln, ob die Versorgungsspannungen und das Statussignal SD auf ihren jeweiligen korrekten Pegeln sind. Bei einigen Ausführungsformen ist das PM-Signal PWR_RDYB ein Power-Ready-Bar-Signal, das ein invertiertes Signal eines Power-Ready-Signals ist, das anzeigt, dass die Versorgungsspannungen VDD und VDDM und das Statussignal SD zum Ausführen von Schaltungsoperationen in dem Schaltungsmakro 110, wie etwa von Speicherzugriffs-Operationen, bereit sind. Anders ausgedrückt, wenn das PM-Signal PWR_RDYB logisch High ist, sind die Versorgungsspannungen VDD und VDDM und das Statussignal SD nicht zum Ausführen von Schaltungsoperationen in dem Schaltungsmakro 110, wie etwa von Speicherzugriffs-Operationen, bereit. Wenn das PM-Signal PWR_RDYB logisch Low ist, sind die Versorgungsspannungen VDD und VDDM und das Statussignal SD zum Ausführen von Schaltungsoperationen in dem Schaltungsmakro 110 bereit.
  • 4 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen ersten Entwurf der PM-Schaltung 200 zeigt. Wie in 4 gezeigt ist, weist die PM-Schaltung 200 den in 3 gezeigten Stromdetektor 210 und eine Logikschaltung 220 auf. Die Logikschaltung 220 ist mit einem Ausgang des Stromdetektors 210 verbunden und ist so konfiguriert, dass sie das PM-Signal PWR_RDYB empfängt und das Trennungssignal ISO, das das zweite PM-Signal ist, entsprechend dem empfangenen PM-Signal PWR_RDYB und dem Statussignal SD ausgibt. Wie vorstehend dargelegt worden ist, kann, wenn das Trennungssignal ISO mit einem logisch hohen Wert von der PM-Schaltung 200 an das Schaltungsmakro 110 ausgegeben wird, die Trennung der Schnittstellenschaltung aktiviert werden, um den durch den Gleichstrom-Kriechweg der Cross-Domain-Schaltung in dem Schaltungsmakro 110 entstandenen Leckstrom zu reduzieren.
  • Bei Ausführungsformen von 4 ist die Logikschaltung 220 eine ODER-Gate-Logikschaltung. Ein erster Eingangsanschluss der Logikschaltung 220 ist mit dem Stromdetektor 210 verbunden und ist so konfiguriert, dass er das PM-Signal PWR_RDYB empfängt. Ein zweiter Eingangsanschluss der Logikschaltung 220 ist mit einem entsprechenden Stift verbunden und ist so konfiguriert, dass er das Statussignal SD empfängt. Ein Ausgangsanschluss der Logikschaltung 220 ist so konfiguriert, dass er das Trennungssignal ISO ausgibt.
  • Dementsprechend ist die PM-Schaltung 200 so konfiguriert, dass sie das Trennungssignal ISO mit dem logisch hohen Wert ausgibt, um die Trennung der Schnittstellenschaltung in Reaktion darauf zu aktivieren, dass entweder das Statussignal SD oder das PM-Signal PWR_RDYB logisch High ist.
  • 5 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen zweiten Entwurf der Power-Management-Schaltung 200 von 2 zeigt. Im Gegensatz zu den Ausführungsformen von 4 ist die Logikschaltung 220 in 5 mit einem Ausgang des Stromdetektors 210 verbunden und ist so konfiguriert, dass sie das Trennungssignal ISO entsprechend einem PM-Signal PWR_RDY und dem Statussignal SD ausgibt. Ähnlich wie bei den Ausführungsformen von 4, kann, wenn das Trennungssignal ISO mit einem logisch hohen Wert von der PM-Schaltung 200 an das Schaltungsmakro 110 ausgegeben wird, die Trennung der Schnittstellenschaltung zwischen der VDDM-Stromdomäne und der VDD-Stromdomäne in dem Schaltungsmakro 110 aktiviert werden, um den durch den Gleichstrom-Kriechweg der Cross-Domain-Schaltung in dem Schaltungsmakro 110 entstandenen Leckstrom zu reduzieren.
  • Ähnlich wie der Stromdetektor 210 der 3 und 4 ist auch der Stromdetektor 210 in 5 so konfiguriert, dass er das PM-Signal PWR_RDY entsprechend dem Stromversorgungssignal (z. B. der Versorgungsspannung VDDM) der ersten Stromquelle und dem Statussignal (z. B. dem Statussignal SD) erzeugt und ausgibt. Das PM-Signal PWR_RDY kann ebenfalls verwendet werden, um zu ermitteln, ob die Versorgungsspannungen und das Statussignal SD auf ihren jeweiligen korrekten Pegeln sind. Im Gegensatz zu dem PM-Signal PWR_RDYB, das von dem Stromdetektor 210 der 3 und 4 ausgegeben wird, ist das PM-Signal PWR_RDY, das von dem Stromdetektor 210 in 5 ausgegeben wird, ein Power-Ready-Signal. Wenn das PM-Signal PWR_RDY logisch High ist, sind die Versorgungsspannungen und das Statussignal SD zum Ausführen von Schaltungsoperationen bereit. Wenn das PM-Signal PWR_RDY logisch Low ist, sind die Versorgungsspannungen und das Statussignal SD nicht zum Ausführen von Schaltungsoperationen bereit. Anders ausgedrückt, die logischen Werte des PM-Signals PWR_RDY und des PM-Signals PWR_RDYB sind entgegengesetzt. Bei einigen Ausführungsformen kann eine NICHT-Gate-Logikschaltung zum Empfangen des PM-Signals PWR_RDYB und zum Ausgeben des entsprechenden PM-Signals PWR_RDY mit dem entgegengesetzten logischen Wert verwendet werden, aber die vorliegende Erfindung ist nicht darauf beschränkt. Es können verschiedene Schaltungen zum Übertragen des PM-Signals PWR_RDY aufgrund des Stromversorgungssignals (z. B. der Versorgungsspannung VDDM) der ersten Stromquelle und des Statussignals (z. B. des Statussignals SD) verwendet werden.
  • Bei Ausführungsformen von 5 weist die Logikschaltung 220 eine NICHT-Gate-Logikschaltung 522 und eine NAND-Gate-Logikschaltung 524 auf, die mit der NICHT-Gate-Logikschaltung 522 verbunden ist. Die NICHT-Gate-Logikschaltung 522 ist so konfiguriert, dass sie das Statussignal (z. B. das Statussignal SD) empfängt und ein Steuersignal SD_B, das dem Statussignal entgegengesetzt ist, ausgibt.
  • Ein erster Eingangsanschluss der NAND-Gate-Logikschaltung 524 ist mit dem Stromdetektor 210 verbunden und ist so konfiguriert, dass er das PM-Signal PWR_RDY empfängt. Ein zweiter Eingangsanschluss der NAND-Gate-Logikschaltung 524 ist mit einem Ausgangsanschluss der NICHT-Gate-Logikschaltung 522 verbunden und ist so konfiguriert, dass er das Steuersignal SD_B empfängt. Ein Ausgangsanschluss der NAND-Gate-Logikschaltung 524 ist so konfiguriert, dass er das Trennungssignal ISO ausgibt.
  • Dementsprechend ist, wenn das Statussignal SD logisch High ist, das Ausgangssignal der NICHT-Gate-Logikschaltung 522 (z. B. das Steuersignal SD_B) logisch Low, sodass die NAND-Gate-Logikschaltung 524 veranlasst wird, das Trennungssignal ISO mit einem logisch hohen Wert auszugeben, unabhängig von den Werten des PM-Signals PWR_RDY oder den Werten der Stromversorgungssignale (z. B. der Versorgungsspannungen VDDM und VDD).
  • Wenn das Statussignal SD logisch Low ist, ist das Ausgangssignal der NICHT-Gate-Logikschaltung 522 (z. B. das Steuersignal SD_B) logisch High. Die NAND-Gate-Logikschaltung 524 gibt das Trennungssignal ISO in Reaktion auf den logischen Wert des PM-Signals PWR_RDY aus.
  • Wenn das PM-Signal PWR_RDY logisch Low ist, gibt die NAND-Gate-Logikschaltung 524 das Trennungssignal ISO mit einem logisch hohen Wert aus, wodurch die Trennung der Schnittstellenschaltung aktiviert wird und der Cross-Domain-Leckstrom reduziert wird. Wenn das PM-Signal PWR_RDY ebenfalls logisch High ist, was einen Normalbetrieb anzeigt, gibt die NAND-Gate-Logikschaltung 524 das Trennungssignal ISO mit einem logisch niedrigen Wert aus, und die Trennung wird nicht aktiviert.
  • 6 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen detaillierten Entwurf des Stromdetektors 210 von 3 zeigt. Bei einigen Ausführungsformen kann der Stromdetektor 210 aufgrund des hier beschriebenen Entwurfs implementiert werden. Wie in 6 gezeigt ist, weist bei einigen Ausführungsformen der Stromdetektor 210 eine Vergleichsschaltung 610, eine Inverterschaltung 620 und einen NMOS-Transistor 630 auf.
  • Die Vergleichsschaltung 610 ist so konfiguriert, dass sie das erste Stromversorgungssignal (z. B. VDDM) und das zweite Stromversorgungssignal (z. B. VDD) detektiert, um das PM-Signal PWR_RDYB auszugeben. Die Inverterschaltung 620 ist so konfiguriert, dass sie das Statussignal SD von dem Eingangsanschluss empfängt und den entgegengesetzten logischen Wert des Statussignals SD von dem Ausgangsanschluss ausgibt. Der NMOS-Transistor 630 ist zwischen die Vergleichsschaltung 610 und eine Stromerdungsreferenz geschaltet, und ein Steueranschluss (z. B. ein Gate-Anschluss) des NMOS-Transistors 630 ist mit dem Ausgangsanschluss der Inverterschaltung 620 verbunden. Dementsprechend ist der NMOS-Transistor 630 so konfiguriert, dass er entsprechend dem Statussignal SD die Vergleichsschaltung 610 selektiv mit Erde verbindet oder von Erde trennt.
  • Mit anderen Worten, der Stromdetektor 210 wird mit dem Statussignal SD gegatet. Dadurch können sowohl der Leckstrom aufgrund des Floatende-Stromversorgung-Signals (z. B. VDDM) während der Ruhephase als auch der Übergangsstrom reduziert werden, der während der Ein- oder Ausschaltphasen auftritt.
  • 7 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen zweiten detaillierten Entwurf des Stromdetektors 210 von 3 zeigt. Bei einigen Ausführungsformen kann der Stromdetektor 210 aufgrund des hier beschriebenen Entwurfs implementiert werden. Wie in 7 gezeigt ist, kann bei einigen Ausführungsformen eine Vergleichsschaltung 710 eine Schmitt-Triggerschaltung sein oder aufweisen, die von Transistoren 712, 714, 716, 718 und 719 gebildet wird. Die Schmitt-Triggerschaltung ist eine aktive Schaltung, die ein analoges Eingangssignal (hier die überwachte Versorgungsspannung VDDM) in ein digitales Ausgangssignal umwandelt. Die Schaltung hält ihren Wert, bis sich das Eingangssignal so ändert, dass es eine Änderung triggert. Bei einigen Ausführungsformen kann ein invertierender Schmitt-Trigger verwendet werden, sodass wenn das Eingangssignal höher als ein gewählter Schwellenwert ist, das Ausgangssignal Low ist. Wenn das Eingangssignal unter einem gewählten Schwellenwert ist, ist das Ausgangssignal High, und wenn das Eingangssignal zwischen den zwei Pegeln ist, behält das Ausgangssignal seinen Wert bei.
  • In 7 ist die VDDM-Vergleichsschaltung 710 als ein invertierender Schmitt-Trigger implementiert. Die Vergleichsschaltung 710 weist einen Transistorstapel auf, der zwischen VDD und den NMOS-Transistor 630 geschaltet ist. Der Transistorstapel weist einen NMOS-Transistor 712 und PMOS-Transistoren 714 und 716 auf. Die Gate-Anschlüsse der Transistoren 712, 714 und 716 sind mit der überwachten Versorgungsspannung verbunden, die bei einigen Ausführungsformen die Versorgungsspannung VDDM ist. Ein PMOS-Transistor 718 ist mit einem Knoten 711 zwischen den PMOS-Transistoren 714 und 716 verbunden. Der weitere Source/Drain-Anschluss des PMOS-Transistors 718 ist mit einem Source/Drain-Anschluss eines NMOS-Transistors 719 verbunden, der einen Gate-Anschluss hat, der auf die Versorgungsspannung VDD hochgezogen ist. Es versteht sich, dass die Versorgungsspannung VDD, die mit dem Gate-Anschluss des NMOS-Transistors 719 verbunden ist, und die VDD, die auf den Source/Drain-Anschluss des PMOS-Transistors 716 gezogen wird, zwar denselben logisch hohen Wert haben, der von der VDD-Domäne diktiert wird, aber beide VDDs nicht unbedingt von demselben VDD-Zweig stammen und somit gemeinsam oder voneinander unabhängig aufwärts/abwärts rampen können. An einem Knoten 713, der sich zwischen dem NMOS-Transistor 712 und dem PMOS-Transistor 714 befindet, wird ein Steuersignal VDDM_on_b bereitgestellt, das auf den Gate-Anschluss des PMOS-Transistor 718 gezogen wird.
  • Wenn das Statussignal SD logisch Low ist, wird entsprechend Operationen der Inverterschaltung 620 und des NMOS-Transistors 630 der weitere Source/Drain-Anschluss des NMOS-Transistors 712 über den NMOS-Transistor 630 mit Erde verbunden. Dementsprechend ist durch Schaltungsoperationen das Steuersignal VDDM_on_b logisch High, wenn die Versorgungsspannung VDD auf ihrem korrekten Pegel ist, während die Versorgungsspannung VDDM nicht eingeschaltet ist. Wenn die Versorgungsspannung VDDM einen steigenden Schwellenpegel erreicht hat, geht das Steuersignal VDDM_on_b entsprechend auf logisch Low. Außerdem kann die Schmitt-Triggerschaltung einen steigenden Triggerpunkt bereitstellen, der von einem fallenden Triggerpunkt verschieden ist, wobei der steigende Triggerpunkt höher als der fallende Triggerpunkt ist. Das heißt, der steigende Triggerpunkt kann ausschließlich mit dem Inverterstapel eingestellt werden, der den NMOS-Transistor 712 und die PMOS-Transistoren 714 und 716 enthält. Dieser Triggerpunkt wird von der Anzahl von NMOS- und PMOS-Transistoren in dem Stapel und ihren Ansteuerstärken bestimmt und kann mit diesen angepasst werden. Die anderen Transistoren, insbesondere der PMOS-Transistor 718 und der NMOS-Transistor 719, werden zum Abschwächen der Ansteuerung der PMOS-Transistoren 714 und 716 verwendet, wodurch der fallende Triggerpunkt gesenkt wird, was das Umschalten des Steuersignals VDDM_on_b von Low auf High erschwert. Insbesondere wenn die Versorgungsspannung VDDM auf die Schwellenspannung abfällt, schaltet sich der PMOS-Transistor 718 zwar zunächst ein, aber er bleibt dann ausgeschaltet, da der PMOS-Transistor 718 und der NMOS-Transistor 719 eingeschaltet sind, und die Spannung an dem Knoten 711 ist auf der Erdspannung. In diesem Moment bilden der PMOS-Transistor 716 und der PMOS-Transistor 718 eine Spannungsteilerschaltung. Somit steigt die Spannung des Knotens 711 (z. B. des Source-Anschlusses des PMOS-Transistors 714) mit der abnehmenden Versorgungsspannung VDDM (z. B. des Gate-Anschlusses des PMOS-Transistors 714), bis sich der PMOS-Transistor 714 einschaltet, wenn der fallende Triggerpunkt erreicht wird. Wenn die PMOS-Transistoren 714 und 716 eingeschaltet sind, wird das Steuersignal VDDM_on_b von Low auf High umgeschaltet, und der PMOS-Transistor 718 wird ausgeschaltet. Bei einigen Ausführungsformen ist der PMOS-Transistor 718 als ein Rückkopplungstransistor bekannt. Da die Impedanzen des PMOS-Transistors 716 und des PMOS-Transistors 718 von ihren Größen abhängen, kann durch Wählen der Größe des PMOS-Transistors 718 in der Schmitt-Triggerschaltung der fallende Triggerpunkt entsprechend gesteuert und auf einen gewünschten Spannungspegel abgesenkt werden.
  • Die Vergleichsschaltung 710 ist beim Reduzieren des Leckstroms beim Aufwärts- und Abwärtsrampen der VDDM effektiv. Insbesondere da die Vergleichsschaltung 710 eine Schmitt-Triggerschaltung ist, bleibt das Steuersignal VDDM_on_b (z. B. das Ausgangssignal der Schmitt-Triggerschaltung) in dem Stromzustand, bis der Eingangssignalpegel über den steigenden Triggerpunkt hinaus ansteigt oder unter den fallenden Triggerpunkt abfällt. Dadurch verhindert in dem Fall, dass die Versorgungsspannung VDDM beim Aufwärts- oder Abwärtsrampen während des Normalbetriebs Welligkeiten enthält (z. B. Stromflattern), die Vergleichsschaltung 710 den Leckstrom, der von der Trennung der Stromquelle VDD von der VDD-Domäne in Reaktion auf ein zufälliges Umschalten des Steuersignals VDDM_on_b verursacht werden kann.
  • Ein PMOS-Transistor 720 hat einen Source/Drain-Anschluss, der auf die Versorgungsspannung VDD hochgezogen wird, und einen weiteren Source/Drain-Anschluss, der mit dem Knoten 713 verbunden ist, sowie einen Gate-Anschluss, der mit dem Gate-Anschluss des NMOS-Transistors 630 verbunden ist.
  • Wenn das Statussignal SD logisch High ist, wird entsprechend Operationen der Inverterschaltung 620 und des NMOS-Transistors 630 der NMOS-Transistor 630 ausgeschaltet, und der weitere Source/Drain-Anschluss des NMOS-Transistors 712 wird von Erde getrennt. Außerdem schaltet sich der PMOS-Transistor 720 ein und zieht das Steuersignal VDDM_on_b auf logisch High. Daher ist, wenn das Statussignal SD logisch High ist, das PM-Signal PWR_RDYB ebenfalls logisch High. Bei einigen Ausführungsformen wird eine Puffer-Logikschaltung 730 mit dem Ausgangsanschluss der Vergleichsschaltung 710 (z. B. dem Knoten 713) verbunden, und sie ist so konfiguriert, dass sie das PM-Signal PWR_RDYB ausgibt.
  • Der Stromdetektor 210 von 7 kann so konfiguriert sein, dass er mit den vorgenannten Schaltungsoperationen das PM-Signal PWR_RDYB mit einem logisch hohen Wert ausgibt, wenn das Statussignal SD logisch High ist oder wenn die überwachte Versorgungsspannung VDDM nicht eingeschaltet ist.
  • 8 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen dritten detaillierten Entwurf des Stromdetektors 210 von 3 zeigt. Bei einigen Ausführungsformen kann der Stromdetektor 210 aufgrund des hier beschriebenen Entwurfs implementiert werden. Wie in 8 gezeigt ist, kann bei einigen Ausführungsformen der Stromdetektor 210 eine Vergleichsschaltung mittels einer Inverterschaltung 810 implementieren, die ebenfalls ein analoges Eingangssignal (z. B. die überwachte Versorgungsspannung VDDM) in ein digitales Ausgangssignal umwandelt. Wenn der Eingangssignalpegel höher als der Schwellenwert ist, ist das Ausgangssignal Low. Wenn der Eingangssignalpegel niedriger als der Schwellenwert ist, ist das Ausgangssignal High.
  • Die Inverterschaltung 810 weist einen Transistorstapel auf, der zwischen VDD und den NMOS-Transistor 630 geschaltet ist. Der Transistorstapel weist einen ersten NMOS-Transistor 812 und einen ersten PMOS-Transistor 814 auf. Die Gate-Anschlüsse der Transistoren 812 und 814 sind mit der überwachten Versorgungsspannung verbunden, die bei dieser Ausführungsform die Versorgungsspannung VDDM ist. An einem Knoten 816, der sich zwischen dem NMOS-Transistor 812 und dem PMOS-Transistor 814 befindet, wird das Steuersignal VDDM_on_b bereitgestellt.
  • Wenn das Statussignal SD logisch Low ist, wird entsprechend Operationen der Inverterschaltung 620 und des NMOS-Transistors 630 der weitere Source/Drain-Anschluss des NMOS-Transistors 812 über den NMOS-Transistor 630 mit Erde verbunden. Dementsprechend ist durch die Schaltungsoperationen das Steuersignal VDDM_on_b logisch High, wenn die Versorgungsspannung VDD auf ihrem korrekten Pegel ist, während die Versorgungsspannung VDDM nicht eingeschaltet ist. Wenn die Versorgungsspannung VDDM einen steigenden Schwellenpegel erreicht hat, geht das Steuersignal VDDM_on_b entsprechend auf logisch Low.
  • Wenn das Statussignal SD logisch High ist, wird entsprechend Operationen der Inverterschaltung 620 und des NMOS-Transistors 630 der NMOS-Transistor 630 ausgeschaltet, und der weitere Source/Drain-Anschluss des NMOS-Transistors 812 wird von Erde getrennt. Ähnlich wie bei den Ausführungsformen von 7 schaltet sich der PMOS-Transistor 720 ein und zieht das Steuersignal VDDM_on_b auf logisch High. Daher ist, wenn das Statussignal SD logisch High ist, das PM-Signal PWR_RDYB ebenfalls logisch High. Die Komponenten in 8, die denen von 7 gleichen oder ähneln, werden mit denselben Bezugszahlen bezeichnet, und ihre detaillierte Beschreibung entfällt.
  • Bei einigen weiteren Ausführungsformen kann der Stromdetektor 210 auch durch andere Vergleichsschaltungen implementiert werden, wie etwa verschiedene Inverterschaltungen, Vergleichsschaltungen oder Schmitt-Trigger-Vergleichsschaltungen usw.
  • Die Schaltungen, die in den 7 und 8 gezeigt sind, sind lediglich Beispiele und sollen die vorliegende Erfindung nicht beschränken.
  • 9 ist ein Zeitdiagramm 900 gemäß einigen Ausführungsformen der vorliegenden Erfindung, das Wellenformen der Versorgungsspannungen VDDM und VDD, des Statussignals SD in dem SoC-System 100 von 1 und des Leckstroms des Schaltungsmakros 110 zeigt. Insbesondere zeigt 9 die Zeitdomäne des SoC-Systems 100 mit der PM-Schaltung 200 von 4 oder 5, die den in den 6 bis 8 gezeigten Stromdetektor 210 enthält.
  • Nun wird die Zeitsteuerung des Aufwärts- und Abwärtsrampens der Versorgungsspannungen VDDM und VDD erörtert. Es versteht sich, dass die Versorgungsspannungen VDDM und VDD zu unterschiedlichen Zeitpunkten und voneinander unabhängig ein- oder ausgeschaltet werden können, wie in 9 gezeigt ist. Das Schaltungsmakro 110 ist so konfiguriert, dass es in Reaktion auf das Statussignal SD, das ein „Abschalt“-Statussignal zum Anzeigen eines Ruhemodus (oder eines Energiesparmodus) für die Schaltung ist, in unterschiedlichen Modi (z. B. einem normalen Modus, einem Abschaltmodus oder einem Ruhemodus) arbeitet. Wenn das Schaltungsmakro 110 zum Beispiel in dem normalen Modus ist, kann es in Reaktion auf den logisch hohen Wert des Statussignals SD in den Ruhemodus umgeschaltet werden und entsprechend die Versorgungsspannung VDDM und/oder VDD ausschalten, um den Energieverbrauch zu senken. Anders ausgedrückt, die Stromquellen 130 und/oder 140 von 1 zum Bereitstellen der Versorgungsspannungen VDDM und VDD können in dem Ruhemodus in Reaktion auf das Statussignal SD deaktiviert werden. Bei einigen Ausführungsformen kann in dem Ruhemodus oder dem Energiesparmodus eine der Stromquellen floatend sein, um den Verlust des SoC-Systems zu reduzieren.
  • Wie in 9 gezeigt ist, können während einer Einschaltphase P1 des SoC-Systems 100 die Versorgungsspannungen VDDM und VDD und das SoC-Statussignal SD nicht eingeschaltet werden, und gleichzeitig rampen die Signale aufgrund von Schaltkreisentwurfsbeschränkungen oder einer Entwurfspräferenz aufwärts zu ihren jeweiligen Soll- oder stationären Werten.
  • In der Einschaltphase P1 ist während eines Zeitraums P11, wenn die Versorgungsspannung VDD bereits auf ihrem korrekten Pegel ist, das SoC-Statussignal SD nicht eingeschaltet. Die nicht-synchronisierten Signale würden jedoch wegen der Trennung zwischen der VDDM-Domäne-Schaltung und der VDD-Domäne-Schaltung, die entsprechend dem logisch niedrigen Wert der Versorgungsspannung VDDM durchgeführt wird (und zu einem logisch hohen Wert des PM-Signals PWR_RDYB und zu einem logisch hohen Wert des Trennungssignals ISO führt), keinen hohen unerwünschten Schnittstellen-Leckstrom zwischen der VDDM-Domäne-Schaltung und der VDD-Domäne-Schaltung verursachen. Während eines Zeitraums P12, der sich an den Zeitraum P11 anschließt, wird aufgrund der Trennung, die entsprechend einem logisch hohen Wert des SoC-Statussignals SD durchgeführt wird (und auch zu einem logisch hohen Wert des Trennungssignals ISO führt), der Leckstrom ebenfalls verhindert. Daher kann mit dem modifizierten Power-Management-Entwurf unter Verwendung des Stromdetektors 210, der mit dem Statussignal SD gegatet wird, der unerwünschte Übergangsstrom, der während der Ein- oder Ausschaltphasen (z. B. der Phase P1) auftritt, reduziert oder vermieden werden, wie in 9 gezeigt ist.
  • In der ersten normalen Phase P2 sind die Versorgungsspannungen VDDM und VDD beide auf ihren jeweiligen korrekten Pegeln. Das SoC-Statussignal SD ist ausgeschaltet. Dementsprechend wird keine Trennung durchgeführt. Bei Normalbetrieb gibt es zwar einen Standby-Leckstrom, aber der ist nicht signifikant.
  • Wenn sich nach der ersten normalen Phase P2 das SoC-Statussignal SD auf den logisch hohen Wert geht, geht das SoC-System 100 in eine Ruhephase P3. Während der Ruhephase P3 können auch die Versorgungsspannungen VDDM und/oder VDD ausgeschaltet werden, um den Leckstrom zu reduzieren. Zum Beispiel kann die Versorgungsspannung VDDM deaktiviert werden oder floatend sein. Wenn die Trennung nicht durchgeführt wird, hat die Cross-Domain-Schaltung in dem Schaltungsmakro 110 einen Gleichstrom-Kriechweg, sodass der unerwünschte Schnittstellen-Leckstrom entsteht. Wie in 9 gezeigt ist, wird die Trennung entsprechend einem logisch hohen Wert des SoC-Statussignals SD in der Ruhephase P3 durchgeführt. Mit dem modifizierten Power-Management-Entwurf unter Verwendung des Stromdetektors 210, der mit dem Statussignal SD gegatet wird, kann der Schnittstellen-Leckstrom zwischen der VDDM-Domäne-Schaltung und der VDD-Domäne-Schaltung aufgrund der floatenden Versorgungsspannung VDDM während der Ruhephase P3 weiter reduziert werden.
  • Bei einigen weiteren Ausführungsformen kann der Stromdetektor 210 durch Verwenden von unterschiedlichen Arten von Schaltern, wie etwa von PMOS-Transistor-Schaltern, modifiziert werden, um den NMOS-Transistor 630 zu ersetzen, um die Vergleichsschaltung selektiv mit einem entsprechenden Stromreferenzknoten zu verbinden oder von diesem zu trennen.
  • 10 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen vierten detaillierten Entwurf des Stromdetektors 210 zeigt. Bei einigen Ausführungsformen kann der Stromdetektor 210 aufgrund des hier beschriebenen Entwurfs 210 implementiert werden. Wie in 10 gezeigt ist, weist bei einigen Ausführungsformen der Stromdetektor 210 eine Vergleichsschaltung 1010 und einen PMOS-Transistor 1020 auf.
  • Im Gegensatz zu dem Stromdetektor 210 von 6 ist bei dem Stromdetektor 210 von 10 der PMOS-Transistor 1020 zwischen die Vergleichsschaltung 1010 und die zweite Stromquelle (z. B. VDD) geschaltet, und ein Steueranschluss (z. B. ein Gate-Anschluss) des PMOS-Transistors 1020 ist mit einem entsprechenden Stift verbunden, um das Statussignal SD zu empfangen. Daher kann der PMOS-Transistor 1020 so konfiguriert sein, dass er entsprechend dem Statussignal SD die Vergleichsschaltung 1010 selektiv mit der zweiten Stromquelle (z. B. VDD) verbindet oder von dieser trennt. Ähnlich wie der Stromdetektor 210 von 6 wird auch der Stromdetektor 210 von 10 mit dem Schaltungs-Die gegatet. Dadurch können der Leckstrom, der durch das Floatende-Versorgungsspannung-Signal (z. B. VDDM) während der Ruhephase entsteht, und der Übergangsstrom reduziert werden, der während der Ein- oder Ausschaltphasen auftritt.
  • 11 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen fünften detaillierten Entwurf des Stromdetektors 210 zeigt. Bei einigen Ausführungsformen kann der Stromdetektor 210 aufgrund des hier beschriebenen Entwurfs implementiert werden. Wie in 11 gezeigt ist, kann bei einigen Ausführungsformen eine VDDM-Vergleichsschaltung 1110 eine Schmitt-Triggerschaltung sein oder aufweisen, die von Transistoren 1112, 1114, 1116, 1118 und 1119 gebildet wird. Die Vergleichsschaltung 1110 weist einen Transistorstapel auf, der zwischen Erde und den PMOS-Transistor 1020 geschaltet ist. Der Transistorstapel weist einen ersten NMOS-Transistor 1112 und einen ersten und einen zweiten PMOS-Transistor 1114 und 1116 auf. Die Gate-Anschlüsse der Transistoren 1112, 1114 und 1116 sind mit der überwachten Versorgungsspannung VDDM verbunden. Ein PMOS-Transistor 1118 ist mit einem Knoten 1111 zwischen den PMOS-Transistoren 1114 und 1116 verbunden. Der weitere Source/Drain-Anschluss des PMOS-Transistors 1118 ist mit einem Source/Drain-Anschluss des PMOS-Transistors 1119 verbunden, der einen Gate-Anschluss hat, der auf die Versorgungsspannung VDD hochgezogen wird. An einem Knoten 1113, der sich zwischen dem NMOS-Transistor 1112 und dem PMOS-Transistor 1114 befindet, wird das Steuersignal VDDM_on_b bereitgestellt, das auf den Gate-Anschluss des PMOS-Transistor 1118 gezogen wird.
  • Wenn das Statussignal SD logisch Low ist, wird entsprechend Operationen des PMOS-Transistors 1020 der weitere Source/Drain-Anschluss des PMOS-Transistors 1116 über den PMOS-Transistor 1020 mit der Versorgungsspannung VDD verbunden. Dementsprechend ist durch die Schaltungsoperationen das Steuersignal VDDM_on_b logisch High, wenn die Versorgungsspannung VDD auf ihrem korrekten Pegel ist, während die Versorgungsspannung VDDM nicht eingeschaltet ist. Wenn die Versorgungsspannung VDDM einen steigenden Schwellenpegel erreicht hat, geht das Steuersignal VDDM_on_b entsprechend auf logisch Low.
  • Ein NMOS-Transistor 1120 hat einen Source/Drain-Anschluss, der mit dem Knoten 1113 verbunden ist, einen weiteren Source/Drain-Anschluss, der mit Erde verbunden ist, und einen Gate-Anschluss, der mit dem Gate-Anschluss des PMOS-Transistors 1020 verbunden ist. Daher kann der NMOS-Transistor 1120 so konfiguriert sein, dass er den Ausgang der Vergleichsschaltung 1010 entsprechend dem Statussignal SD selektiv mit Erde verbindet oder von Erde trennt.
  • Wenn das Statussignal SD logisch High ist, schaltet sich der PMOS-Transistor 1020 aus, und der weitere Source/Drain-Anschluss des PMOS-Transistors 1116 wird von der Versorgungsspannung VDD getrennt. Außerdem schaltet sich der NMOS-Transistor 1120 ein und zieht das Steuersignal VDDM_on_b auf logisch Low. Bei einigen Ausführungsformen wird eine Puffer-Logikschaltung 1130 mit dem Ausgangsanschluss der Vergleichsschaltung 1110 (z. B. dem Knoten 1113) verbunden, und sie ist so konfiguriert, dass sie das PM-Signal PWR_RDYB ausgibt. Der Stromdetektor 210 kann so konfiguriert sein, dass er mit den vorstehenden Schaltungsoperationen das PM-Signal PWR_RDYB mit einem logisch hohen Wert ausgibt, wenn die überwachte Versorgungsspannung VDDM nicht eingeschaltet ist.
  • Bei einigen weiteren Ausführungsformen kann der Stromdetektor 210 auch durch andere Vergleichsschaltungen implementiert werden. Zum Beispiel kann der Stromdetektor 210 eine Inverterschaltung, eine Vergleichsschaltung oder eine Schmitt-Trigger-Vergleichsschaltung oder dergleichen sein oder aufweisen. Die in 11 gezeigte Schaltung ist lediglich ein Beispiel und soll die vorliegende Erfindung nicht beschränken.
  • 12 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen sechsten detaillierten Entwurf des Stromdetektors 210 zeigt. Wie in 12 gezeigt ist, weist bei einigen Ausführungsformen der Stromdetektor 210 Folgendes auf: eine Vergleichsschaltung 1210; einen PMOS-Transistor 1220, der zwischen die Vergleichsschaltung 1210 und die zweite Stromquelle (z. B. VDD) geschaltet ist; eine Inverterschaltung 1230; und einen NMOS-Transistor 1240, der zwischen die Vergleichsschaltung 1210 und die Stromerdungsreferenz geschaltet ist. Ähnlich wie bei den vorstehenden Ausführungsformen ist die Vergleichsschaltung 1210 so konfiguriert, dass sie ein erstes Stromversorgungssignal (z. B. VDDM) und ein zweites Stromversorgungssignal (z. B. VDD) detektiert, um das PM-Signal PWR_RDYB auszugeben. Die Inverterschaltung 1230 ist so konfiguriert, dass sie das Statussignal SD von dem Eingangsanschluss empfängt und den entgegengesetzten logischen Wert des Statussignals SD von dem Ausgangsanschluss ausgibt.
  • Ein Steueranschluss (z. B. ein Gate-Anschluss) des PMOS-Transistors 1220 ist mit einem entsprechenden Stift verbunden, um das Statussignal SD zu empfangen. Ein Steueranschluss (z. B. ein Gate-Anschluss) des NMOS-Transistors 1240 ist mit dem Ausgangsanschluss der Inverterschaltung 1230 verbunden.
  • Daher sind der PMOS-Transistor 1220 und der NMOS-Transistor 1240 beide so konfiguriert, dass sie entsprechend dem Statussignal SD die Vergleichsschaltung 1010 selektiv mit der zweiten Stromquelle (z. B. VDD) oder Erde verbinden oder von dieser trennen. Durch Gaten der Vergleichsschaltung 1010 von beiden Enden (z. B. der Stromquellenseite und der Erdungsseite) kann der Leckstrom des Stromdetektors 210 weiter reduziert werden. Ähnlich wie bei den vorstehenden Ausführungsformen kann die Vergleichsschaltung 1210 durch unterschiedliche Arten von Vergleichsschaltungen realisiert werden, wie etwa verschiedene Inverterschaltungen, Vergleichsschaltungen oder Schmitt-Trigger-Vergleichsschaltungen usw.
  • 13 ist ein Schaltbild gemäß einigen Ausführungsformen der vorliegenden Erfindung, das einen siebenten detaillierten Entwurf des Stromdetektors 210 zeigt. Wie in 13 gezeigt ist, kann bei einigen Ausführungsformen der Stromdetektor 210 die Vergleichsschaltung mittels der Inverterschaltung 810 von 8 implementieren. Im Gegensatz zu dem Stromdetektor 210 von 8 schalten sich bei dem Stromdetektor 210 von 13 der PMOS-Transistor 1220 und der NMOS-Transistor 1240 beide ein, wenn das Statussignal SD logisch Low ist. Dadurch wird der weitere Source/Drain-Anschluss des PMOS-Transistors 814 über den PMOS-Transistor 1220 mit der Versorgungsspannung VDD verbunden, und der weitere Source/Drain-Anschluss des NMOS-Transistors 812 wird über den NMOS-Transistor 1240 mit Erde verbunden.
  • Wenn das Statussignal SD logisch High ist, schalten sich der PMOS-Transistor 1220 und der NMOS-Transistor 1240 beide aus, und die Inverterschaltung 810 von der Versorgungsspannung VDD und Erde getrennt, wodurch der Leckstrom wird weiter reduziert wird.
  • 14 ist ein Ablaufdiagramm eines beispielhaften Power-Management-Verfahrens 1400 für eine Dual-Rail-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Erfindung. Bei einigen Ausführungsformen umfasst das Verfahren 1400 Schritte 1410, 1420 und 1430.
  • In dem Schritt 1410 wird ein Statussignal zum Anzeigen eines Ruhemodus für eine Schaltung in der Dual-Rail-Vorrichtung detektiert. Bei einigen Ausführungsformen wird in dem Ruhemodus eine erste Stromquelle oder eine zweite Stromquelle deaktiviert.
  • In dem Schritt 1420 wird in Reaktion auf ein mit der ersten Stromquelle assoziiertes erstes Stromversorgungssignal und das Statussignal ein erstes Power-Management-Signal erzeugt.
  • In dem Schritt 1430 wird ein Trennungssignal zum Steuern einer Trennung zwischen unterschiedlichen Domänen der Schaltung als ein Ausgangssignal entsprechend dem ersten Power-Management-Signal und dem Statussignal bereitgestellt. Bei einigen Ausführungsformen wird in Reaktion darauf, dass das Statussignal den Ruhemodus anzeigt, die Trennung mit einem ausgegebenen Trennungssignal mit einem logisch hohen Pegel aktiviert. Bei einigen Ausführungsformen wird in Reaktion darauf, dass das erste Power-Management-Signal einen Einschaltzustand anzeigt, die Trennung mit einem ausgegebenen Trennungssignal mit einem logisch hohen Pegel aktiviert.
  • Die verschiedenen beispielhaften Ausführungsformen werden hier in dem allgemeinen Kontext von Verfahrensschritten oder Prozessen beschrieben, die mittels Hardware und/oder Software ausgeführt werden können. Zum Beispiel kann das Verfahren 1400 mittels einer oder mehrerer Schaltungen durchgeführt werden, die in den 3 bis 8 und 10 bis 13 gezeigt sind, aber die vorliegende Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen können hier beschriebene Verfahren in einem Aspekt mittels eines Computerprogrammprodukts implementiert werden, das in einem flüchtigen und nichtflüchtigen maschinenlesbaren Medium verkörpert ist, unter anderem in durch Computer ausführbaren Befehlen, wie etwa einem Programmcode, der von Computern in vernetzten Umgebungen abgearbeitet wird. Ein maschinenlesbares Medium kann Wechsel- und Nicht-Wechselspeichervorrichtungen umfassen, unter anderem einen Festspeicher (ROM), einen Direktzugriffsspeicher (RAM), Compact Disks (CDs), Digital Versatile Disks (DVDs) usw.
  • Vorstehend sind beispielhafte Schritte erläutert worden, aber die Schritte brauchen nicht unbedingt in der gezeigten Reihenfolge ausgeführt zu werden. Gegebenenfalls können Schritte hinzugefügt, ersetzt, umgeordnet und/oder weggelassen werden, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • Durch Anordnen eines Stromdetektors und Verwenden eines oder mehrerer SoC-Power-Management-Signale in einer Power-Management-Schaltung zum korrekten Ausgeben eines Trennungssignals können ein transienter Leckstrom während einer Ein- oder Ausschaltphase und ein Standby-Leckstrom des Stromdetektors während eines Ruhemodus reduziert werden. Außerdem nimmt die Power-Management-Schaltung mit ihrem einfachen Design eine kleinere Fläche auf einem Chip ein, und sie ist daher für SoC-Anwendungen geeignet.
  • Bei einigen Ausführungsformen wird eine Schaltung offenbart, die einen Stromdetektor und eine Logikschaltung aufweist. Der Stromdetektor ist so konfiguriert, dass er ein erstes Power-Management-Signal entsprechend einem ersten Stromversorgungssignal von einer ersten Stromquelle und einem Statussignal ausgibt. Die Schaltung ist so konfiguriert, dass sie in Reaktion auf das Statussignal in unterschiedlichen Modi arbeitet. Die Logikschaltung ist so konfiguriert, dass sie entsprechend dem ersten Power-Management-Signal und dem Statussignal ein zweites Power-Management-Signal ausgibt.
  • Bei einigen Ausführungsformen wird außerdem eine System-on-Chip-Vorrichtung (SoC-Vorrichtung) offenbart, die eine erste und eine zweite Stromquelle, eine Schaltung und eine Power-Management-Schaltung aufweist. Die erste und/oder die zweite Stromquelle werden in einem Ruhemodus in Reaktion auf ein Statussignal deaktiviert. Die Schaltung ist so konfiguriert, dass sie mit der ersten und der zweiten Stromquelle arbeitet. Die Power-Management-Schaltung ist so konfiguriert, dass sie ein erstes Power-Management-Signal zum Steuern der Schaltung sendet. Die Power-Management-Schaltung weist einen Stromdetektor auf, der so konfiguriert ist, dass er das erste Power-Management-Signal entsprechend dem Statussignal und einem mit der ersten Stromquelle assoziierten ersten Stromversorgungssignal ausgibt.
  • Bei einigen Ausführungsformen wird außerdem ein Verfahren offenbart. Das Verfahren umfasst die folgenden Schritte: Detektieren eines Statussignals zum Anzeigen eines Ruhemodus für eine Schaltung, wobei die Schaltung eine erste Domäne, die einer ersten Stromquelle entspricht, und eine zweite Domäne aufweist, die einer zweiten Stromquelle entspricht, wobei die erste oder die zweite Stromquelle in dem Ruhemodus deaktiviert wird; Erzeugen eines ersten Power-Management-Signals in Reaktion auf ein mit der ersten Stromquelle assoziiertes erstes Stromversorgungssignal und das Statussignal; und Ausgeben eines Trennungssignals zum Steuern einer Trennung zwischen der ersten und der zweiten Domäne der Schaltung entsprechend dem ersten Power-Management-Signal und dem Statussignal.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Schaltung mit: einem Stromdetektor, der so konfiguriert ist, dass er ein erstes Power-Management-Signal entsprechend einem ersten Stromversorgungssignal von einer ersten Stromquelle und einem Statussignal ausgibt, wobei die Schaltung so konfiguriert ist, dass sie in Reaktion auf das Statussignal in unterschiedlichen Modi arbeitet; und einer Logikschaltung, die so konfiguriert ist, dass sie ein zweites Power-Management-Signal entsprechend dem ersten Power-Management-Signal und dem Statussignal ausgibt.
  2. Schaltung nach Anspruch 1, wobei der Stromdetektor Folgendes aufweist: eine Vergleichsschaltung, die so konfiguriert ist, dass sie das erste Stromversorgungssignal detektiert, um das Statussignal auszugeben, wobei die Vergleichsschaltung mit einer zweiten Stromquelle oder mit Erde verbunden ist.
  3. Schaltung nach Anspruch 2, wobei der Stromdetektor weiterhin Folgendes aufweist: einen Transistor, der mit der Vergleichsschaltung verbunden ist und so konfiguriert ist, dass er entsprechend dem Statussignal die Vergleichsschaltung selektiv mit der zweiten Stromquelle verbindet oder von dieser trennt.
  4. Schaltung nach Anspruch 2, wobei der Stromdetektor weiterhin Folgendes aufweist: einen Transistor, der mit der Vergleichsschaltung verbunden ist und so konfiguriert ist, dass er entsprechend dem Statussignal die Vergleichsschaltung selektiv mit Erde verbindet oder von Erde trennt.
  5. Schaltung nach Anspruch 2, wobei der Stromdetektor weiterhin Folgendes aufweist: einen Transistor, der so konfiguriert ist, dass er entsprechend dem Statussignal die zweite Stromquelle selektiv mit einem Ausgangsanschluss der Vergleichsschaltung verbindet.
  6. Schaltung nach Anspruch 2, wobei der Stromdetektor weiterhin Folgendes aufweist: eine Puffer-Logikschaltung, die mit einem Ausgangsanschluss der Vergleichsschaltung verbunden ist und so konfiguriert ist, dass sie das erste Power-Management-Signal ausgibt.
  7. Schaltung nach einem der vorhergehenden Ansprüche, wobei die Logikschaltung Folgendes aufweist: ein ODER-Gate, das einen ersten Eingang, der so konfiguriert ist, dass er das erste Power-Management-Signal empfängt, und einen zweiten Eingang aufweist, der so konfiguriert ist, dass er das Statussignal empfängt.
  8. Schaltung nach einem der vorhergehenden Ansprüche, wobei die Logikschaltung Folgendes aufweist: ein NICHT-Gate, das so konfiguriert ist, dass es das Statussignal empfängt und ein Steuersignal ausgibt, das dem Statussignal entgegengesetzt ist; und ein NAND-Gate, das einen ersten Eingang, der so konfiguriert ist, dass er das erste Power-Management-Signal empfängt, und einen zweiten Eingang aufweist, der so konfiguriert ist, dass er das Steuersignal empfängt.
  9. System-on-Chip-Vorrichtung (SoC-Vorrichtung) mit: einer ersten und einer zweiten Stromquelle, wobei die erste und/oder die zweite Stromquelle in einem Ruhemodus in Reaktion auf ein Statussignal deaktiviert werden; einer Schaltung, die so konfiguriert ist, dass sie mit der ersten und der zweiten Stromquelle arbeitet; und einer Power-Management-Schaltung, die so konfiguriert ist, dass sie ein erstes Power-Management-Signal zum Steuern der Schaltung sendet, wobei die Power-Management-Schaltung Folgendes aufweist: einen Stromdetektor, der so konfiguriert ist, dass er das erste Power-Management-Signal entsprechend dem Statussignal und einem mit der ersten Stromquelle assoziierten ersten Stromversorgungssignal ausgibt.
  10. SoC-Vorrichtung nach Anspruch 9, wobei die Power-Management-Schaltung weiterhin Folgendes aufweist: eine Logikschaltung, die so konfiguriert ist, dass sie ein zweites Power-Management-Signal entsprechend dem ersten Power-Management-Signal und dem Statussignal ausgibt.
  11. SoC-Vorrichtung nach Anspruch 10, wobei die Logikschaltung ein ODER-Gate aufweist, wobei das ODER-Gate Folgendes aufweist: einen ersten Eingangsanschluss, der so konfiguriert ist, dass er das erste Power-Management-Signal empfängt; einen zweiten Eingangsanschluss, der so konfiguriert ist, dass er das Statussignal empfängt; und einen Ausgangsanschluss, der so konfiguriert ist, dass er das zweite Power-Management-Signal ausgibt.
  12. SoC-Vorrichtung nach Anspruch 10, wobei die Logikschaltung Folgendes aufweist: ein NICHT-Gate mit: einem Eingangsanschluss, der so konfiguriert ist, dass er das Statussignal empfängt, und einem Ausgangsanschluss, der so konfiguriert ist, dass er ein Steuersignal empfängt, das dem Statussignal entgegengesetzt ist; und ein NAND-Gate mit: einem ersten Eingangsanschluss, der so konfiguriert ist, dass er das erste Power-Management-Signal empfängt, einem zweiten Eingangsanschluss, der mit dem Ausgangsanschluss des NICHT-Gates verbunden ist, und einem Ausgangsanschluss, der so konfiguriert ist, dass er das zweite Power-Management-Signal ausgibt.
  13. SoC-Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der Stromdetektor eine Vergleichsschaltung aufweist, die mit der ersten und der zweiten Stromquelle verbunden ist.
  14. SoC-Vorrichtung nach Anspruch 13, wobei die Power-Management-Schaltung weiterhin einen Transistor aufweist, der so konfiguriert ist, dass er entsprechend dem Statussignal die Vergleichsschaltung mit der zweiten Stromquelle verbindet oder von dieser trennt.
  15. SoC-Vorrichtung nach Anspruch 13, wobei die Power-Management-Schaltung weiterhin einen Transistor aufweist, der so konfiguriert ist, dass er entsprechend dem Statussignal die Vergleichsschaltung mit Erde verbindet oder von Erde trennt.
  16. SoC-Vorrichtung nach Anspruch 13, wobei die Power-Management-Schaltung weiterhin einen Transistor aufweist, der so konfiguriert ist, dass er entsprechend dem Statussignal die zweite Stromquelle mit einem Ausgangsanschluss der Vergleichsschaltung verbindet oder von diesem trennt.
  17. SoC-Vorrichtung nach Anspruch 13, wobei der Stromdetektor weiterhin eine Puffer-Logikschaltung aufweist, die mit einem Ausgangsanschluss der Vergleichsschaltung verbunden ist und so konfiguriert ist, dass sie das erste Power-Management-Signal ausgibt.
  18. Verfahren mit den folgenden Schritten: Detektieren eines Statussignals zum Anzeigen eines Ruhemodus für eine Schaltung, wobei die Schaltung eine erste Domäne, die einer ersten Stromquelle entspricht, und eine zweite Domäne aufweist, die einer zweiten Stromquelle entspricht, wobei die erste oder die zweite Stromquelle in dem Ruhemodus deaktiviert wird; Erzeugen eines ersten Power-Management-Signals in Reaktion auf ein mit der ersten Stromquelle assoziiertes erstes Stromversorgungssignal und das Statussignal; und Ausgeben eines Trennungssignals zum Steuern einer Trennung zwischen der ersten und der zweiten Domäne der Schaltung entsprechend dem ersten Power-Management-Signal und dem Statussignal.
  19. Verfahren nach Anspruch 18, das weiterhin Folgendes umfasst: in Reaktion darauf, dass das Statussignal den Ruhemodus anzeigt, Aktivieren der Trennung mittels des Trennungssignals.
  20. Verfahren nach Anspruch 18 oder 19, das weiterhin Folgendes umfasst: in Reaktion darauf, dass das erste Power-Management-Signal einen Einschaltzustand anzeigt, Aktivieren der Trennung mittels des Trennungssignals.
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