JP2010266254A

JP2010266254A - 半導体装置のオープンテスト回路、オープンテスト回路を備えた半導体チップ及び半導体装置

Info

Publication number: JP2010266254A
Application number: JP2009116073A
Authority: JP
Inventors: Toshiyuki Suzuki; 敏幸鈴木
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2009-05-13
Filing date: 2009-05-13
Publication date: 2010-11-25

Abstract

【課題】端子数を増やすことなく、半導体チップのオープンテストを実現することができるようにする。
【解決手段】半導体装置１００は、複数の半導体チップ１０Ａ、１０Ｂを含む。各半導体チップは、半導体チップ毎に独立している独立ピンＣＳａ（ＣＳｂ）に接続される入出力端子１２−Ａ（１２−Ｂ）と、複数の半導体チップに共通の共通接続ピンＰ０、Ｐ１に接続される入力端子１１−Ａ０、１１−Ａ１（１１−Ｂ０、１１−Ｂ１）と、前記入出力端子１２−Ａ（１２−Ｂ）と前記入力端子１１−Ａ０、１１−Ａ１（１１−Ｂ０、１１−Ｂ１）の間にそれぞれ接続されて、前記共通接続ピンＰ０、Ｐ１あるいは半導体チップ１０Ａ（１０Ｂ）の不具合の有無をチェックするためのオープンテスト回路２０−Ａ０、２０−Ａ１（２０−Ｂ０、２０−Ｂ１）と、を含む。
【選択図】図２

Description

本発明は半導体装置のオープンテスト回路、オープンテスト回路を備えた半導体チップ及び半導体装置に関する。

半導体装置にはその製造過程や製造後に様々なテストが実施される。製造後のテストの一つにオープン試験がある。

オープン試験にも様々な形態があるが、特許文献１には、以下のような外部端子接続試験について開示されている。単一のパッケージ内に複数のＬＳＩチップが搭載されているパッケージにおいて、それぞれ同一の電源電位が供給される各電源端子を、それぞれ、相互に独立の個別外部電源端子に接続し、入出力端子と電源ライン、入出力端子と接地ラインとの間には、それぞれ、保護ダイオードを挿入する。試験に際しては、試験対象のＬＳＩチップの個別外部電源端子に０Ｖを印加し、他方のＬＳＩチップの個別外部電源端子はオープン状態として、電源側保護ダイオードの特性を測定することにより、共通外部端子の接続試験を行なう。

特開２００１−１３１２５号公報

しかしながら、上記の接続試験では、ＬＳＩチップごとに電源端子を設けるので、端子数が増加するという問題がある。

そこで、本発明は端子数を増やすことなく、半導体チップのオープンテストを実現することができるようにしようとするものである。

本発明の第１の態様によれば、複数の半導体チップを搭載し、各半導体チップは、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子と、前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするためのオープンテスト回路と、を含むことを特徴とする半導体装置が提供される。

上記第１の態様による半導体装置においては、前記オープンテスト回路は、前記第１の端子側にソースを接続しＶＤＤ電源端子にゲートを接続した第１のＭＯＳ素子と、該第１のＭＯＳ素子と前記第２の端子との間に直列に挿入接続された第２のＭＯＳ素子と、を含むことが望ましい。

上記第１の態様による半導体装置においてはまた、オープンテスト時にはオープンテスト対象である半導体チップに接続された前記第１のピンを通して所定の電圧が与えられると共に、前記ＶＤＤ端子は０Ｖ又はオープンとされ、前記第２のＭＯＳ素子は、オープンテスト時に、オープンテスト対象である半導体チップにおける当該第２のＭＯＳ素子が導通し、オープンテスト対象以外の半導体チップにおける当該第２のＭＯＳ素子が非導通となって前記オープンテスト対象である半導体チップへの電流の回り込みを抑止するダイオードとして機能するようにされる。

上記第１の態様による半導体装置においては更に、各半導体チップが、複数の半導体チップに共通の複数の第２のピンに接続される複数の第２の端子を有する場合、前記オープンテスト回路も前記複数の第２の端子に対応させて複数備えられる。

本発明の第２の態様によれば、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子と、前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするオープンテスト回路と、を含むことを特徴とする半導体チップが提供される。

本発明の第３の態様によれば、複数の半導体チップを搭載した半導体装置における半導体チップに備えられるオープンテスト回路であって、前記半導体チップは、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子とを有するものであり、前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックすることを特徴とするオープンテスト回路が提供される。

本発明の第４の態様によれば、複数の半導体チップを搭載した半導体装置における半導体チップのオープンテスト方法であって、前記半導体チップは、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子とを有するものであり、前記第１の端子と前記第２の端子の間に前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするためのオープンテスト回路を設置し、オープンテスト対象の半導体チップに接続された前記第１のピンを通して前記オープンテスト回路に所定の電圧を与え、オープンテスト対象の前記半導体チップに接続された前記第２のピンを通して電圧を測定することを特徴とするオープンテスト方法が提供される。

本発明によれば、半導体チップの端子数を増やすことなく、オープンテストを実現することができる。

本発明による半導体装置の実施例を半導体チップ１個分について示した図である。本発明による半導体装置の実施例を半導体チップ複数個分について示した図である。図２の半導体装置についてオープンテストを行なう場合及び通常動作の場合の独立ピン及び共通接続ピンの電圧関係と、各ＰＭＯＳ素子のオン、オフ関係を説明するための図である。

以下に、本発明による半導体装置の実施形態について説明する。

［実施例の構成］
図１は、本発明による半導体装置の実施例を半導体チップ１個分について示す。

図１において、半導体装置１００に搭載された半導体チップ（ＩＣチップ、ＬＳＩチップ等）１０は主回路１３を有し、主回路１３を外部要素と接続するために様々な端子を備える。ここでは、本発明に関連する端子として入力端子（第１の端子）１１、入出力端子（第２の端子）１２を示しているが、これは説明を容易にするための一例に過ぎない。半導体チップ１０における入力端子１１と主回路１３とを接続するラインには入力保護素子１４が接続されている。また、入力保護素子１４と主回路１３との間であって、入力端子１１と主回路１３とを接続するライン及び入出力端子１２と主回路１３とを接続するラインの間にオープンテスト回路２０を接続している。

後で明らかになるように、以下では、半導体チップ毎に独立したピンをＣＳで示す一方、複数の半導体チップに共通に接続されるピンをＰ０で示し、それぞれ独立ピン（第１のピン）ＣＳ、共通接続ピン（第２のピン）Ｐ０と呼ぶ。独立ピンＣＳとしては、例えば半導体チップを選択するためのチップセレクト信号、データ信号、データストローブ信号を入出力するためのピンがある。共通接続ピンＰ０としては、例えばクロック信号、アドレス信号、コマンド信号を入力するピンがある。

図１では入力端子１１に共通接続ピンＰ０が接続され、入出力端子１２に独立ピンＣＳが接続されているが、本発明が適用されるピンは、上述した信号に用いているピンである必要はなく、信号の種類に関係なく適用することができる。

オープンテスト回路２０は、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）素子（第１のＭＯＳ素子）Ｍ１と、ダイオードとして機能するようにしたＰＭＯＳ素子（第２のＭＯＳ素子）Ｍ２を含む。ＰＭＯＳ素子Ｍ１のゲートはＶＤＤ電源用の端子ＶＤＤに接続し、ソースを入出力端子１２側（独立ピンＣＳ側）のラインに接続している。一方、ＰＭＯＳ素子Ｍ２は、ゲート及びソースを入力端子１１側（共通接続ピンＰ０側）のラインに接続し、ドレインをＰＭＯＳ素子Ｍ１のドレインに接続した直列配置とすることにより、他のピンからの電流回り込みを防ぐダイオードとして機能するようにしている。言い換えれば、オープンテスト回路２０において、ダイオードとして機能するＰＭＯＳ素子Ｍ２が直列配置されないと、以下の問題を生じる場合があり、これを、図２を参照して説明する。

図２は、本発明による半導体装置の実施例を半導体チップ２個分について示す。半導体チップ２個分としているのは、半導体チップを３個以上含む半導体装置であっても、共通接続ピンＰ０、独立ピンＣＳの接続形態には変わりが無いからである。

図２において、半導体装置１００は、２個の半導体チップ１０Ａ、１０Ｂを含む。半導体チップの構成は図１で説明した通りであるが、ここでは複数の半導体チップに共通に接続される共通接続ピンをＰ０、Ｐ１の２つ示している。そして、入力保護素子及びオープンテスト回路は、共通接続ピンＰ０、Ｐ１毎に設けられる。

半導体チップ１０Ａについて言えば、共通接続ピンＰ０に入力端子１１−Ａ０が接続され、共通接続ピンＰ１に入力端子１１−Ａ１が接続されている。半導体チップ毎に独立した独立ピンＣＳａには入出力端子１２−Ａが接続されている。入力端子１１−Ａ０と主回路１３Ａとを接続するラインには入力保護素子１４−Ａ０が接続され、入力端子１１−Ａ１と主回路１３Ａとを接続するラインには入力保護素子１４−Ａ１が接続されている。また、入力保護素子１４−Ａ０と主回路１３Ａとの間であって、入力端子１１−Ａ０と主回路１３Ａとを接続するライン及び入出力端子１２−Ａと主回路１３Ａとを接続するラインの間にオープンテスト回路２０−Ａ０（ノードＡ０）を接続し、入力保護素子１４−Ａ１と主回路１３Ａとの間であって、入力端子１１−Ａ１と主回路１３Ａとを接続するライン及び入出力端子１２−Ａと主回路１３Ａとを接続するラインの間にオープンテスト回路２０−Ａ１（ノードＡ１）を接続している。

同様にして、半導体チップ１０Ｂについて言えば、共通接続ピンＰ０に入力端子１１−Ｂ０が接続され、共通接続ピンＰ１に入力端子１１−Ｂ１が接続されている。半導体チップ毎に独立した独立ピンＣＳｂには入出力端子１２−Ｂが接続されている。入力端子１１−Ｂ０と主回路１３Ｂとを接続するラインには入力保護素子１４−Ｂ０が接続され、入力端子１１−Ｂ１と主回路１３Ｂとを接続するラインには入力保護素子１４−Ｂ１が接続されている。また、入力保護素子１４−Ｂ０と主回路１３Ｂとの間であって、入力端子１１−Ｂ０と主回路１３Ｂとを接続するライン及び入出力端子１２−Ｂと主回路１３Ｂとを接続するラインの間にオープンテスト回路２０−Ｂ０（ノードＢ０）を接続し、入力保護素子１４−Ｂ１と主回路１３Ｂとの間であって、入力端子１１−Ｂ１と主回路１３Ｂとを接続するライン及び入出力端子１２−Ｂと主回路１３Ｂとを接続するラインの間にオープンテスト回路２０−Ｂ１（ノードＢ１）を接続している。

ここで、ノードＡ０、Ａ１、Ｂ０、Ｂ１におけるＰＭＯＳ素子（Ｍ２０Ａ、Ｍ２１Ａ、Ｍ２０Ｂ、Ｍ２１Ｂ）が無いものと仮定し、共通接続ピンＰ０について半導体チップ１０Ａ側のオープン測定をする場合、独立ピンＣＳａに電位Ｖｃｓａを与えると、共通接続ピンＰ１にもＶｃｓａ−Ｖｔ（但し、ＶｔはＰＭＯＳ素子のしきい値電圧）位の電圧が現れる。そして、独立ピンＣＳｂがオープンになっている場合などには、上記電圧が半導体チップ１０Ｂにおける共通接続ピンＰ１、Ｐ０配置の回路を介して共通接続ピンＰ０に現れる。このように、他のピンからの回り込みがあると、正確にオープンテストを行うことができない。ノードＡ０、Ａ１、Ｂ０、Ｂ１におけるＰＭＯＳ素子（Ｍ２０Ａ、Ｍ２１Ａ、Ｍ２０Ｂ、Ｍ２１Ｂ）は、上記の電流の回り込みを防止するダイオードとして機能する。

［実施例の動作説明］
半導体チップが１個の場合、図１のオープンテスト回路２０における端子ＶＤＤの電圧＝０Ｖもしくは端子ＶＤＤをオープンにし、ＰＭＯＳ素子Ｍ１をオンにする。独立ピンＣＳには任意の電圧Ｖｃｓ(１．５Ｖなど)を加える。この場合、測定ピン、すなわちここでは共通接続ピンＰ０にはＶｃｓ−Ｖｔ程度の電圧が印加することとなるので、その電圧を測定する。共通接続ピンＰ０が断線などによって接続されていなければ測定電圧は０Ｖとなる。

複数の半導体チップが搭載された半導体装置の場合、半導体チップそれぞれのオープンテスト回路は図２の様に配置される。

半導体チップ１０Ａから結線されている信号のオープンテストを行う場合、端子ＶＤＤの電圧＝０Ｖもしくはオープンにする。

接続を確認する方の半導体チップ１０Ａの独立ピンＣＳａに任意の電圧Ｖｃｓａ（１．５Ｖなど）を加え、他方の半導体チップ１０Ｂの独立ピンＣＳｂは０Ｖとする。すると、ソースに電圧Ｖｃｓａが付与され端子ＶＤＤがゲートに接続されたＰＭＯＳ素子（Ｍ１０Ａ、Ｍ１１Ａ）はオンとなる。この場合、ノードＡ０、Ａ１の電圧はおよそＶｃｓａになり、ＰＭＯＳ素子（Ｍ２０Ａ、Ｍ２１Ａ）を介して共通接続ピンＰ０、Ｐ１の電圧はＶｃｓａ−Ｖｔになる。

一方、半導体チップ１０Ｂにおいては、独立ピンＣＳｂの電圧０ＶによりＰＭＯＳ素子（Ｍ１０Ｂ、Ｍ１１Ｂ）はオフであるので、ノードＢ０、Ｂ１の電圧は０Ｖになり、ＰＭＯＳ素子（Ｍ２０Ｂ、Ｍ２１Ｂ）がオフとなり、半導体チップ１０Ｂからの電流は半導体チップ１０Ａには流れ込まない。従って、共通接続端子Ｐ０、Ｐ１における半導体チップ１０Ｂからの電位変化を抑制できる。

この状態で共通接続ピンＰ０、Ｐ１の電圧を測定することにより、半導体チップ１０Ａの独立ピンＣＳａより与えられた電圧が確認できる。半導体チップ１０Ａにおける接続がオープン（断）であれば電圧は確認できない。

以上のようにして、共通接続ピンあるいは半導体チップの不具合の有無をチェックすることができる。

図３には、図２の半導体装置についてオープンテストを行なう場合及び通常動作の場合の独立ピン及び共通接続ピンの電圧関係と、各ＰＭＯＳ素子のオン、オフ関係を示す。

半導体チップ１０Ｂのオープンテストを行う時は、半導体チップ１０Ａ、１０Ｂにおける独立ピンＣＳａ、ＣＳｂに与える電圧を逆の関係にする。

［実施例の効果の説明］
上記の実施例による効果は以下の通りである。

１)信号端子がコモン接続されたＭＣＰ(Multi-Chip Package)、ＰＯＰ（Package On Package）、ＳＩＰ（System In Package）、モジュール等のOPENピンの特定に好適である。

２）Ｘ線を使用したり、パッケージを分解したりすることなく不具合ピンの特定が可能となる。

以上、本発明を、実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。

ＣＳ、ＣＳａ、ＣＳｂ独立ピン
Ｐ０、Ｐ１共通接続ピン
Ｍ１、Ｍ２、Ｍ１０Ａ、Ｍ１１Ａ、Ｍ１０Ｂ、Ｍ１１Ｂ、Ｍ２０Ａ、Ｍ２１Ａ、Ｍ２０Ｂ、Ｍ２１ＢＰＭＯＳ素子
１１、１１−Ａ０、１１−Ａ１、１１−Ｂ０、１１−Ｂ１入力端子
１２、１２−Ａ、１２−Ｂ入出力端子

Claims

複数の半導体チップを搭載した半導体装置において、
各半導体チップは、
半導体チップ毎に独立している第１のピンに接続される第１の端子と、
複数の半導体チップに共通の第２のピンに接続される第２の端子と、
前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするためのオープンテスト回路と、を含むことを特徴とする半導体装置。
前記オープンテスト回路は、前記第１の端子側にソースを接続しＶＤＤ電源端子にゲートを接続した第１のＭＯＳ素子と、該第１のＭＯＳ素子と前記第２の端子との間に直列に挿入接続された第２のＭＯＳ素子と、を含むことを特徴とする請求項１に記載の半導体装置。
オープンテスト時にはオープンテスト対象である半導体チップに接続された前記第１のピンを通して所定の電圧が与えられると共に、前記ＶＤＤ端子は０Ｖ又はオープンとされ、前記第２のＭＯＳ素子は、オープンテスト時に、オープンテスト対象である半導体チップにおける当該第２のＭＯＳ素子が導通し、オープンテスト対象以外の半導体チップにおける当該第２のＭＯＳ素子が非導通となって前記オープンテスト対象である半導体チップへの電流の回り込みを抑止するダイオードとして機能することを特徴とする請求項２に記載の半導体装置。
各半導体チップは、複数の半導体チップに共通の複数の第２のピンに接続される複数の第２の端子を有し、前記オープンテスト回路も前記複数の第２の端子に対応させて複数備えられることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
半導体チップ毎に独立している第１のピンに接続される第１の端子と、
複数の半導体チップに共通の第２のピンに接続される第２の端子と、
前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするオープンテスト回路と、を含むことを特徴とする半導体チップ。
前記オープンテスト回路は、前記第１の端子側にソースを接続しＶＤＤ電源端子にゲートを接続した第１のＭＯＳ素子と、該第１のＭＯＳ素子と前記第２の端子との間に直列に挿入接続された第２のＭＯＳ素子と、を含むことを特徴とする請求項５に記載の半導体チップ。
複数の半導体チップを搭載した半導体装置における半導体チップに備えられるオープンテスト回路であって、
前記半導体チップは、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子とを有するものであり、
前記第１の端子と前記第２の端子の間に接続されて、前記第２のピンあるいは当該半導体チップの不具合の有無をチェックすることを特徴とするオープンテスト回路。
前記オープンテスト回路は、前記第１の端子側にソースを接続しＶＤＤ電源端子にゲートを接続した第１のＭＯＳ素子と、該第１のＭＯＳ素子と前記第２の端子との間に直列に挿入接続された第２のＭＯＳ素子と、を含むことを特徴とする請求項７に記載のオープンテスト回路。
オープンテスト時にはオープンテスト対象である半導体チップに接続された前記第１のピンを通して所定の電圧が与えられると共に、前記ＶＤＤ端子は０Ｖ又はオープンとされ、前記第２のＭＯＳ素子は、オープンテスト時に、オープンテスト対象である半導体チップにおける当該第２のＭＯＳ素子が導通し、オープンテスト対象以外の半導体チップにおける当該第２のＭＯＳ素子が非導通となって前記オープンテスト対象である半導体チップへの電流の回り込みを抑止するダイオードとして機能することを特徴とする請求項８に記載のオープンテスト回路。
複数の半導体チップを搭載した半導体装置における半導体チップのオープンテスト方法であって、
前記半導体チップは、半導体チップ毎に独立している第１のピンに接続される第１の端子と、複数の半導体チップに共通の第２のピンに接続される第２の端子とを有するものであり、
前記第１の端子と前記第２の端子の間に前記第２のピンあるいは当該半導体チップの不具合の有無をチェックするためのオープンテスト回路を設置し、
オープンテスト対象の半導体チップに接続された前記第１のピンを通して前記オープンテスト回路に所定の電圧を与え、オープンテスト対象の前記半導体チップに接続された前記第２のピンを通して電圧を測定することを特徴とするオープンテスト方法。
前記オープンテスト回路を、前記第１の端子側にソースを接続しＶＤＤ電源端子にゲートを接続した第１のＭＯＳ素子と、該第１のＭＯＳ素子と前記第２の端子との間に直列に挿入接続された第２のＭＯＳ素子とで構成し、
オープンテスト時にはオープンテスト対象である半導体チップに接続された前記第１のピンを通して所定の電圧を与えると共に、前記ＶＤＤ端子は０Ｖ又はオープンとし、
前記第２のＭＯＳ素子は、オープンテスト時に、オープンテスト対象である半導体チップにおける当該第２のＭＯＳ素子が導通し、オープンテスト対象以外の半導体チップにおける当該第２のＭＯＳ素子が非導通となって前記オープンテスト対象である半導体チップへの電流の回り込みを抑止するダイオードとして機能させることを特徴とする請求項１０に記載のオープンテスト方法。