KR20030089021A - 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및그것의 제조 방법 - Google Patents

테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및그것의 제조 방법 Download PDF

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Abstract

본 발명에 따른 집적 회로 칩은 테스트 패드, 상기 테스트 패드에 연결된 테스트 소자 그룹, 그리고 대응하는 내부 회로들에 각각 연결되는 복수 개의 본딩 패드들을 포함한다. EDS 테스트시 상기 테스트 패드와 상기 본딩 패드들에는 테스트 장치의 대응하는 프로브 핀들이 각각 전기적으로 연결되며, 그 결과 상기 내부 회로들과 상기 테스트 소자 그룹 회로가 동시에 테스트된다.

Description

테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 제조 방법{INTEGRATED CIRCUIT CHIP HAVING TEST ELEMENT GROUP CIRCUIT AND METHOD OF MAKING THE SAME}
본 발명은 반도체 집적 회로 칩들을 제조하는 기술들에 관한 것으로, 좀 더 구체적으로는 테스트 소자 그룹 (test element group: TEG) 회로를 포함하는 반도체 집적 회로 칩에 관한 것이다.
반도체 집적 회로 칩들은 일반적으로 다음과 같은 과정들을 통해 제조되고 있다. 먼저, 도 11을 참조하면, 다양한 회로 패턴들을 포함하는 복수의 집적 회로 칩들이 잘 알려진 제조 공정들을 통해 반도체 웨이퍼 상에 형성된다 (S10). 반도체 소자의 전기적인 특성들을 측정하기 위한 테스트 소자 그룹이 테스트된다 (S20). 이는 이후 "TEG 테스트"라 칭한다. 그 다음에, 전기적인 특성들 또는 기능성에 따라 불량 다이들로부터 양질의 다이들을 식별하기 위해서 상기 웨이퍼 상의 복수의 칩들이 테스트된다 (S30). 이는 이후 "전기적인 다이 식별 (Electric Die Sorting)테스트"라 칭한다. 상기 EDS 테스트는 프로브 카드를 사용하여 수행되며, 상기 프로브 카드는 테스트를 위한 개별 칩에 테스트 장비를 전기적으로 연결하기 위한, 프로브 카드 상에 실장된, 프로브 바늘들을 갖는다. EDS 테스트 후에, 양질의 다이들만이 패키지된다 (S40).
앞서 설명된 TEG 테스트는 집적 회로 칩의 전기적인 특성들을 측정하기 위한 것으로, TEG 테스트를 통해 얻어진 데이터는 공정 상의 문제를 해결하기 위해서 사용된다. 즉, 측정된 전기적 특성들을 이용하여 각 공정이 올바르게 수행되었는 지의 여부를 판별함으로써, 각 공정의 문제를 찾아 해결할 수 있다. 각 집적 회로 칩을 구성하는 각종 소자들의 전기적인 특성들을 알아보기 위해서, 측정 소자들 (measuring elements) 또는 테스트 소자들 (test elements)의 소정의 패턴 또는 테스트 소자 그룹이 반도체 웨이퍼의 스크라이브 라인 영역 상에 형성된다. 테스트 소자 그룹이 집적 회로 칩들 내에 반도체 소자를 형성하기 위한 공정과 동일한 공정을 통해 형성되기 때문에, 테스트 소자 그룹의 전기적인 특성들을 측정하는 것은 집적 회로 칩들 내에 형성되는 소자들의 전기적인 특성들을 측정하는 것과 동일한 것이다. 따라서, 집적 회로 칩들의 특성들은 테스트 소자 그룹을 테스트함으로써 얻어질 수 있다.
TEG 테스트를 통해, 예를 들면, 반도체 소자로서 트랜지스터의 드레인 전류, 인버터의 문턱 전압, 메탈간 개방/단락 상태, 콘택 저항, 커패시턴스 등과 같은 집적 회로 칩 (또는 집적 회로 칩 내에 형성된 반도체 소자)의 전기적인 특성들을 테스트하는 것이 가능하다. 앞서 설명된 바와같이, TEG 테스트를 통해 얻어진 데이터는 공정 신뢰성이나 안정성을 평가하는 데 사용되며, TEG 테스트를 위한 테스트 소자 그룹은 반도체 기판의 스크라이브 라인 영역 뿐만 아니라 반도체 집적 회로 칩 내에도 형성될 수 있다.
전기적인 특성들을 측정하기 위한 테스트 소자 그룹의 다양한 구조들이 일본공개특허번호 제2000-332077호, 일본공개특허번호 제2000-031221호, 일본공개특허번호 제09-172049호, 대한민국공개특허번호 제1997-0053226호, 그리고 대한민국공개특허번호 제2000-051684호에 각각 게시되어 있다. 좀 더 구체적으로 설명하면, 일본공개특허번호 제2000-332077호에는 배선들 간에 생기는 단락 현상을 검사할 수 있는 테스트 소자 그룹 구조가 게시되어 있고, 일본공개특허번호 제2000-031221호에는 테스트 시간 내에 결함 칩을 확실하게 찾아낼 수 있는 테스트 소자 그룹 구조가 게시되어 있다. 일본공개특허번호 제09-172049호에는 반도체 파라미터를 검사하기 위한 모니터 패턴들을 칩의 네 모서리에 산발적으로 배치함으로써 공간을 절약할 수 있는 테스트 소자 그룹 구조가 게시되어 있다. 대한민국공개특허번호 제1997-0053226호에는 테스트 패턴을 칩에 형성하고, 테스트 패턴을 옵션 패드와 연결함으로써 패키지 후에도 반도체 소자의 전기적인 특성을 측정할 수 있는 테스트 소자 그룹 구조가 게시되어 있다. 대한민국공개특허번호 제2000-051684호에는 반도체 소자의 전기적인 특성 및 반도체 소자 제조 공정의 불량 분석을 위한 테스트 패턴을 반도체 집적 회로 칩 내에 형성하는 기술이 게시되어 있다.
TEG 테스트가 수행된 후에, 도 11에 도시된 바와같이, EDS 테스트가 수행된다. 일반적으로 TEG 테스트를 통해 얻어진 전기적인 특성 데이터를 분석함으로써불량 웨이퍼가 선별된다. 집적 회로 칩을 테스트하는 데 걸리는 시간은 생산비와 밀접한 관계를 갖기 때문에 일반적으로 한정되어 있다. 한정된 테스트 시간 내에 TEG 테스트와 EDS 테스트를 각각 수행하는 경우, TEG 테스트는 EDS 테스트와 달리 총 테스트 시간의 제약으로 인해 반도체 웨이퍼의 일부 영역에 대해서만 행해진다. 예를 들면, 테스트 소자 그룹이 반도체 기판의 스크라이브 라인 영역에 또는 각 반도체 집적 회로 칩 내에 형성되더라도, 테스트 시간의 제약으로 인해 특정 스크라이브 라인 영역의 테스트 소자 그룹을 또는 특정 반도체 집적 회로 칩의 테스트 소자 그룹만을 테스트하게 된다. 이는 반도체 웨이퍼에서 얻어진 데이터가 웨이퍼 상의 모든 집적 회로 칩들의 전기적인 특성들을 반영하지 못함을 의미한다.
결론적으로, 한정된 테스트 시간 내에서, 각 집적 회로 칩의 전기적인 특성들을 정확하게 파악할 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 테스트 시간의 증가없이 웨이퍼 상에 형성된 각 집적 회로 칩에서 EDS 테스트 및 TEG 테스트를 동시에 수행할 수 있는 반도체 집적 회로 칩을 제공하는 것이다.
본 발명의 다른 목적은 테스트 시간의 증가없이 웨이퍼 상의 형성된 각 집적 회로 장치의 전기적인 특성들을 정확하게 파악할 수 하는 반도체 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 집적 회로 칩들을 포함하는 웨이퍼의 일부분을 보여주는 도면;
도 2a 및 도 2b는 도 1에 도시된 패드 구조와 다른 패드 구조를 보여주는 도면들;
도 3은 본 발명에 따른 집적 회로 칩의 본딩 패드들과 리드 프레임의 리드들의 연결 상태를 보여주는 도면;
도 4는 EDS 테스트시 프로브 바늘들이 본 발명의 집적 회로 칩에 형성된 본딩 및 테스트 패드들에 접속된 상태를 보여주는 도면;
도 5는 본 발명에 따른 반도체 제조 방법을 보여주는 흐름도;
도 6 내지 도 9는 본 발명에 따른 테스트 소자 그룹 회로의 실시예들;
도 10은 본 발명에 따른 집적 회로 칩들을 포함하는 웨이퍼의 다른예를 보여주는 도면; 그리고
도 11은 일반적인 반도체 제조 방법을 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1 : 반도체 웨이퍼10, 11, 12, 13 : 집적 회로 칩
14 : 스크라이브 라인 영역
15, 16, 17, 18, 23 : 테스트 소자 그룹 회로
19 : 내부 회로 영역20, 21 : 본딩 패드
22 : 테스트 패드24, 25 : 전원 라인
27 : 본딩 배선30 : 테스트 장비
32 : 프로브 바늘40 : 프로브 카드
상술한 제반 목적들을 달성하고자 하는 본 발명의 특징에 따르면, 반도체 웨이퍼 상에 형성되는 반도체 집적 회로 장치는 적어도 하나의 제 1 패드, 대응하는 내부 회로들에 각각 연결되는 복수 개의 제 2 패드들, 그리고 상기 적어도 하나의 제 1 패드에 연결되는 제 1 테스트 소자 그룹 회로를 포함한다. 상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트된다. 상기 제 1 패드는 비본딩 패드인 반면에 상기 제 2 패드들은 본딩 패드들이다.
본 명세서에서 사용되는 용어들 "반도체 집적 회로 장치", "집적 회로 장치", "반도체 집적 회로 칩", 그리고 "반도체 칩"은 동일한 의미로 사용된다. 또한, 용어들 "테스트 소자 그룹", "테스트 소자 그룹 회로", 그리고 "테스트 소자 그룹 패턴"는 동일한 의미로 사용된다. 본 발명의 신규한 집적 회로 칩은 정해진 테스트 시간 내에 각 집적 회로 칩의 EDS 테스트와 TEG 테스트를 동시에 수행하는 것을 가능하게 한다. 이는 테스트 시간의 증가없이 웨이퍼의 전 영역에서 그리고 각 집적 회로 칩에서 전기적인 특성들을 균일하게 얻을 수 있음을 의미한다. 이하, 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명에 따른 집적 회로 칩들을 포함하는 웨이퍼의 일부분을 보여주는 도면이다. 도 1을 참조하면, 웨이퍼 또는 반도체 웨이퍼 (1)는 복수 개의 칩 영역들을 포함하며, 칩 영역들은 스크라이브 라인 영역에 의해서 정의된다. 도 1에는 단지 4개의 집적 회로 칩들 (10-13)이 부분적으로 도시되어 있다. 하지만, 반도체 웨이퍼 (1) 상에 형성된 나머지 집적 회로 칩들 역시 도 1에 도시된 것과 동일하게 형성될 것이다. 인접한 칩들 사이의 스크라이브 라인 영역 (14)에는 테스트 소자 그룹들 (15-18)이 형성되어 있다. 집적 회로 칩들 (10-13) 각각은 동일한 회로 패턴을 갖기 때문에, 하나의 집적 회로 칩 (10)이 설명될 것이다. 집적 회로 칩들 (10-13) 각각의 구성 요소들은 동일한 참조 번호들로 표기된다.
집적 회로 칩 (10)은 내부 회로 영역 (19)에 전기적으로 연결되는 복수 개의 본딩 패드들을 포함한다. 도 1에 도시된 바와같이, 집적 회로 칩 (10)에는 단지 2개의 본딩 패드들 (20, 21)이 도시되어 있지만, 더 많은 본딩 패드들이 집적 회로 칩 (10) 내에 배열됨은 자명하다. 본딩 패드들은 집적 회로 칩 (10)의 양 에지 부분에 배열되어 있다. 본딩 패드들의 배열은 도 1에 도시된 배열에 국한되지 않음은 자명하다. 예를 들면, 도 2a 및 도 2b에 도시된 바와 같이, 본딩 패드들은 집적 회로 칩 (10)의 중앙 부분에 또는 에지 영역을 따라 배열될 수 있다. 본딩 패드들은, 예를 들면, 리드 프레임의 리드들 (또는 패키지 핀들)에 각각 본딩 배선들 (bonding wirings)을 통해 연결되며, 전원 전압, 접지 전압, 제어 신호들, 어드레스, 그리고 데이터를 입/출력하는 데 사용될 것이다.
다시 도 1을 참조하면, 집적 회로 칩 (10)은 테스트 패드 (22)와 테스트 소자 그룹 회로 (23)를 더 포함한다. 테스트 패드 (22)에는 테스트 소자 그룹 회로 (23)가 전기적으로 연결되어 있다. 본 발명에 따른 집적 회로 칩에 있어서, 테스트 소자 그룹 회로 (23)는 집적 회로 칩의 전기적인 특성들 (예를 들면, 트랜지스터의 드레인 전류, 인버터의 문턱 전압, 메탈간 개방/단락 상태, 콘택 저항, 커패시턴스 등)을 테스트하는 데 사용된다. 테스트 소자 그룹 회로 (23)는 동작 전압으로서 전원 전압 라인 (24)을 통해 공급되는 전원 전압과 접지 전압 라인 (25)을 통해 공급되는 접지 전압을 사용한다. 비록 도면에는 도시되지 않았지만, 전원 전압 라인(24)은 전원 전압을 공급받는 본딩 패드 (미도시됨)에 연결되고 접지 전압 라인 (25)은 접지 전압을 공급받는 본딩 패드 (미도시됨)에 연결될 것이다.
본 발명에 있어서, 테스트 패드 (22)는 본딩 패드들 (20, 21) 각각의 크기와 거의 동일한 크기를 갖도록 형성된다. 예를 들면, 테스트 패드 (22)는 본딩 패드들 (20, 21)과 마찬가지로 프로브 바늘 (probe needle)이 접촉되기에 충분한 크기를 갖는다. 상기 본딩 패드들 (20, 21)은, 도 3을 참조하면, 패키지 과정에서 리드 프레임 (lead frame) (25)의 대응하는 리드들 (26)에 대응하는 본딩 배선들 (27)을 통해 전기적으로 각각 연결된다. 반면에, 테스트 패드 (22)는 리드 프레임 (25)의 리드에 연결되지 않는다.
집적 회로 칩 (10) 내에 형성된 테스트 패드 (22) 및 테스트 소자 그룹 회로 (23)를 이용하여 집적 회로 칩 (10)의 전기적인 특성들을 측정함으로써 반도체 웨이퍼 (1) 상의 집적 회로 칩들 각각의 전기적인 특성들을 직접적으로 얻을 수 있다. 모든 집적 회로 칩들의 전기적인 특성들을 분석함으로써 각 공정이 올바르게 수행되었는 지의 여부를 정확하게 파악할 수 있다. 결론적으로, 모든 집적 회로 칩들의 전기적인 특성들을 측정함으로써 정확한 공정 프로파일을 얻는 것이 가능하다. 반도체 소자의 전기적인 특성들을 측정하기 위한 TEG 테스트는, 본 발명의 집적 회로 칩의 경우, EDS 테스트와 동시에 수행된다. 집적 회로 칩의 AC 및 DC 특성들을 측정하기 위한 EDS 테스트를 수행하는 경우, 복수의 본딩 패드들 (BP) 뿐만 아니라 테스트 패드 (NBP)에는, 도 4에 도시된 바와 같이, 테스트 장비 (30)의 대응하는 프로브 바늘들 (32)이 각각 전기적으로 연결된다. 프로브 바늘들 (32)은 프로브 카드 (probe card)에 전기적으로 연결되며, 프로브 바늘들 (32)을 통해 전달되는 신호들은 프로브 카드 (40)를 통해 테스트 장비 (30)로 전송될 것이다.
프로브 바늘들 (32)이 대응하는 패드들 (BP, NBP)에 연결됨에 따라, EDS 테스트 시간에 집적 회로 칩의 EDS 테스트 뿐만 아니라 TEG 테스트를 동시에 수행하는 것이 가능하다. 이는 테스트 시간의 증가없이 웨이퍼의 전 영역에서 그리고 각 집적 회로 칩에서 전기적인 특성들을 균일하게 얻을 수 있음을 의미한다. 게다가, 추가적인 테스트 시간없이 EDS 테스트 시간에 모든 집적 회로 칩들의 전기적인 특성들을 측정함으로써 불량 칩 또는 불량 웨이퍼를 조기에 선별하는 것이 가능하다. 따라서, 패키지 비용을 절감할 수 있다.
본 발명에 따른 집적 회로 칩을 제조하는 과정을 보여주는 도 5를 참조하면, 먼저, 반도체 웨이퍼의 각 집적 회로 칩 영역에 테스트 패드, 복수의 본딩 패드들, 상기 본딩 패드들에 각각 연결되는 내부 회로들, 그리고 상기 테스트 패드에 연결되는 테스트 소자 그룹 회로가 형성된다 (S100). 예를 들면, 도 1의 집적 회로 칩 (10) 영역에는 테스트 패드 (22), 테스트 패드 (22)에 연결된 테스트 소자 그룹 회로 (23), 복수의 본딩 패드들 (20, 21), 그리고 본딩 패드들 (20, 21)에 연결된 내부 회로들이 S100 단계에서 형성된다. 그 다음에, 상기 내부 회로들과 상기 테스트 소자 그룹 회로가 동시에 테스트된다 (S120). 즉, 본딩 패드들 (20, 21) 뿐만 아니라 테스트 패드 (22)에 프로브 바늘들을 전기적으로 연결한 후, EDS 테스트와 TEG 테스트가 동시에 수행된다. 마지막으로, 상기 반도체 웨이퍼의 집적 회로 칩들이 개별적으로 패키지된다 (S140).
도 6은 본 발명에 따른 테스트 소자 그룹 회로의 바람직한 실시예이다. 도 6을 참조하면, 본 발명의 테스트 소자 그룹 회로 (23)는 PMOS 트랜지스터 (MP1), 2개의 NMOS 트랜지스터들 (MN1, MN2), 그리고 2개의 퓨즈 소자들 (F1, F2)을 포함한다. 퓨즈 소자들 (F1, F2)은 레이저 퓨즈 또는 전기적인 퓨즈로 구성될 수 있다. PMOS 트랜지스터 (MP1)는 테스트 패드 (22)에 연결된 게이트와 전원 전압 라인 (24)에 연결된 소오스를 갖는다. 퓨즈 소자 (F1)는 PMOS 트랜지스터 (MP1)의 드레인에 연결된 일단과 테스트 패드 (22)에 연결된 타단을 갖는다. NMOS 트랜지스터 (MN1)는 퓨즈 소자 (F2)를 통해 테스트 패드 (22)에 연결된 드레인, 접지 전압 라인 (25)에 연결된 소오스, 그리고 테스트 패드 (22)에 연결된 게이트를 갖는다. NMOS 트랜지스터 (MN2)는 정전 방전 보호 소자로서 동작하도록 테스트 패드 (22)와 접지 전압 라인 (25) 사이에 연결되어 있다.
집적 회로 칩의 EDS 테스트가 수행될 때, 도 4에 도시된 바와같이, 본딩 패드들 과 마찬가지로 테스트 패드 (22)에는 프로브 카드의 대응하는 프로브 핀 (32)이 전기적으로 연결될 것이다. 테스트 소자 그룹 회로 (23)가 EDS 테스트시 인가되는 전원 전압 (VCC)과 접지 전압 (VSS)을 공급받기 때문에, 단지 하나의 테스트 패드를 이용하여 테스트 소자 그룹 회로 (23)를 테스트하는 것이 가능하다. 테스트 소자 그룹 회로 (23)를 테스트할 때, 테스트 패드 (22)에 인가되는 전압이 0V에서 VCC까지 반복적으로 가변된다. 이때, 테스트 패드 (22)로 흘러 들어오는 또는 테스트 패드 (22)로부터 흘러 나가는 전류를 검사함으로써, PMOS 및 NMOS 트랜지스터들 (MP1, MN1)의 드레인 전류를 측정할 수 있다. 그리고, 테스트 패드 (22)로 전류가흐르지 않을 때 테스트 패드 (22)에 인가되는 전압이 PMOS 및 NMOS 트랜지스터들 (MP1, MN1)로 구성된 인버터의 문턱 전압이 된다. 퓨즈 소자들 (F1, F2)을 선택적으로 절단함으로써 PMOS 또는 NMOS 트랜지스터만의 드레인 전류를 측정할 수 있다.
도 7은 본 발명에 따른 테스트 소자 그룹 회로의 다른 실시예이다. 도 7에 있어서, 도 6에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 7에 도시된 테스트 소자 그룹 회로 (23)는 퓨즈 소자들 (F3, F4)이 추가되었다는 점을 제외하면 도 6에 도시된 것과 실질적으로 동일하다. 퓨즈 소자들 (F3, F4)은 EDS 테스트와 함께 TEG 테스트가 종료된 후 테스트 소자 그룹 회로 (23)에 의해서 생길 수 있는 문제를 미리 방지하기 위해 사용된다. 즉, EDS 테스트가 종료된 후, 테스트 소자 그룹 회로 (23)가 전원 라인들 (24, 25)에서 전기적으로 분리되도록 퓨즈 소자들 (F3, F4)이 절단된다. 퓨즈 소자들 (F3, F4)은 이 분야에 잘 알려진 레이저 퓨즈 또는 전기적인 퓨즈로 구성된다.
도 8은 본 발명에 따른 테스트 소자 그룹 회로의 또 다른 실시예이다. 도 8을 참조하면, 본 발명에 따른 테스트 소자 그룹 회로 (23)는 테스트 패드 (22)와 접지 전압 라인 (25) 사이에 대응하는 콘택홀들 (VIA3-VIA1)을 통해 직렬 연결된 복수 개의 메탈 라인들 (M4a, M4b), (M3a-M3c), (M2a-M2c) 그리고 (M1a, M1b)을 포함한다. 도시의 편의상, 도 8에는 단지 10개의 메탈 라인들이 9개의 콘택홀들 (VIA3-VIA1)을 통해 직렬 연결되어 있다. 하지만, 500개 또는 1000개 이상의 콘택홀들이 형성되도록 보다 많은 메탈 라인들이 사용된다. 콘택홀들을 많이 형성함으로써 얻을 수 있는 이점은 다음과 같다. 테스트 패드 (22)에 전압을 인가한 상태에서 테스트 패드 (22)로 흘러 들어가는 전류양을 측정함으로써 테스트 소자 그룹 회로 (23)의 TEG 테스트가 수행된다. 각 콘택홀의 저항은 매우 작은 저항값을 갖기 때문에, 테스트 패드 (22)로 흐르는 전류양을 작게 해주기 위해서 콘택홀들을 많이 형성하게 된다. 이 실시예에 있어서, 테스트 소자 그룹 회로 (23)에는 접지 전압 라인 (25)만이 접속되기 때문에, 도 1에 도시된 전원 전압 라인 (24)은 배선될 필요가 없다.
도 9는 본 발명에 따른 테스트 소자 그룹 회로의 또 다른 실시예이다. 도 9에 있어서, 도 8에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 9에 도시된 테스트 소자 그룹 회로 (23)는 퓨즈 소자들 (F5, F6)이 추가되었다는 점을 제외하면 도 8에 도시된 것과 실질적으로 동일하다. 퓨즈 소자들 (F5, F6)은 EDS 테스트와 함께 TEG 테스트가 종료된 후 테스트 소자 그룹 회로 (23)에 의해서 생길 수 있는 오동작을 방지하기 위한 것이다. 즉, EDS 테스트가 종료된 후, 테스트 소자 그룹 회로 (23)가 전원 라인들 (24, 25)에서 전기적으로 분리되도록 퓨즈 소자들 (F5, F6)은 절단될 것이다. 퓨즈 소자들 (F5, F6)은 레이저 퓨즈 또는 전기적인 퓨즈로 구성된다.
본 발명에 따르면, 집적 회로 장치의 EDS 테스트와 TEG 테스트가 동시에 수행된다. 웨이퍼의 스크라이브 라인 영역 (14)에 형성된 테스트 소자 그룹 회로에 대한 TEG 테스트는 EDS 테스트 이전에 또는 EDS 테스트와 동시에 수행될 수 있다.만약 단일의 테스트 패드를 통해 집적 회로 장치의 모든 전기적인 특성들을 측정하는 것이 가능하다면, 도 10에 도시된 바와같이, 도 1에 도시된 웨이퍼 (1)와 달리 스크라이브 라인 영역 (14)에 테스트 소자 그룹 회로를 형성할 필요가 없다. 이러한 경우, 총 테스트 시간이 단축될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와같이, 본딩 패드들을 통해 공급되는 전원 전압과 접지 전압을 동작 전압으로 사용함으로써 단일의 테스트 패드를 이용하여 반도체 소자의 전기적인 특성들을 측정하는 것이 가능하다. 게다가, TEG 테스트가 EDS 테스트와 동시에 수행됨에 따라, 웨이퍼 상의 집적 회로 칩들 각각의 전기적인 특성들을 직접적으로 정확하게 측정할 수 있다. 이는 테스트 시간의 증가없이 간단한 방법으로 각 집적 회로 칩의 전기적인 특성들이 검사될 수 있음을 의미한다. 게다가, 각 집적 회로 칩으로부터 측정된 많은 양의 데이터를 이용하여 불량 칩 또는 불량 웨이퍼를 조기에 선별함으로써 패키지 비용도 크게 절감할 수 있다.

Claims (43)

  1. 반도체 웨이퍼 상에 형성되는 반도체 집적 회로 장치에 있어서:
    적어도 하나의 제 1 패드와;
    대응하는 내부 회로들에 각각 연결되는 복수 개의 제 2 패드들과; 그리고
    상기 적어도 하나의 제 1 패드에 연결되는 제 1 테스트 소자 그룹 회로를 포함하며, 상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로는 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 패드는 비본딩 패드 (non-bonding pad)인 반면에 상기 제 2 패드들은 본딩 패드들 (bonding pads)인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 제 1 패드는 상기 제 2 패드들 각각의 크기와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 패드들은 상기 반도체 집적 회로 장치의 중앙 영역을 따라 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 반도체 웨이퍼 상에 형성되는 반도체 집적 회로 장치에 있어서:
    적어도 하나의 제 1 패드와;
    대응하는 내부 회로들에 각각 연결되는 복수 개의 제 2 패드들과; 그리고
    상기 적어도 하나의 제 1 패드에 연결되는 제 1 테스트 소자 그룹 회로를 포함하며,
    상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로가 동시에 테스트되도록 상기 제 1 패드와 상기 제 2 패드들에는 테스트 장치의 대응하는 프로브 핀들이 각각 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 6 항에 있어서,
    상기 제 1 패드는 비본딩 패드인 반면에 상기 제 2 패드들은 본딩 패드들인 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제 6 항에 있어서,
    상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제 6 항에 있어서,
    상기 제 1 패드는 상기 제 2 패드들 각각의 크기와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제 6 항에 있어서,
    상기 제 1 및 제 2 패드들은 상기 반도체 집적 회로 장치의 중앙 영역을 따라 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 반도체 기판 상에 형성되는 반도체 집적 회로 장치에 있어서:
    적어도 하나의 테스트 패드와;
    외부로부터 전원 전압을 공급받는 전원 전압 패드와;
    외부로부터 접지 전압을 공급받는 접지 전압 패드와;
    대응하는 내부 회로들에 연결되는 복수의 입/출력 패드들과;
    상기 적어도 하나의 테스트 패드에 전기적으로 연결되며, 상기 전원 전압 패드와 상기 접지 전압 패드로부터 각각 전달되는 전압들을 동작 전압으로서 사용하는 테스트 소자 그룹 회로를 포함하며, 상기 내부 회로들과 상기 테스트 소자 그룹 회로는 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 테스트 패드는 비본딩 패드인 반면에 나머지 패드들은 본딩 패드들인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제 11 항에 있어서,
    상기 테스트 패드는 상기 나머지 패드들 각각의 크기와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제 11 항에 있어서,
    상기 내부 회로들과 상기 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제 11 항에 있어서,
    상기 테스트 소자 그룹 회로는
    상기 전원 전압에 연결되는 소오스와 상기 테스트 패드에 공통으로 연결되는 게이트 및 드레인을 갖는 PMOS 트랜지스터와;
    상기 PMOS 트랜지스터의 드레인과 상기 테스트 패드 사이에 연결되는 제 1 퓨즈와;
    상기 접지 전압에 연결되는 소오스와 상기 테스트 패드에 공통으로 연결되는 게이트 및 드레인을 갖는 NMOS 트랜지스터와; 그리고
    상기 NMOS 트랜지스터의 드레인과 상기 테스트 패드 사이에 연결된 제 2 퓨즈를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 전원 전압과 상기 PMOS 트랜지스터의 소오스 사이에 연결된 제 3 퓨즈와; 그리고
    상기 NMOS 트랜지스터의 소오스와 상기 접지 전압 사이에 연결된 제 4 퓨즈를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제 11 항에 있어서,
    웨이퍼 레벨에서 테스트 동작이 수행될 때, 상기 테스트 패드, 상기 전원 전압 패드, 상기 접지 전압 패드, 그리고 상기 입/출력 패드들에는 테스트 장치의 대응하는 프로브 핀들이 각각 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 반도체 기판 상에 형성되는 반도체 집적 회로 장치에 있어서:
    적어도 하나의 테스트 패드와;
    외부로부터 접지 전압을 공급받는 접지 전압 패드와;
    대응하는 내부 회로들에 연결되는 복수의 입/출력 패드들과;
    상기 적어도 하나의 테스트 패드와 상기 접지 전압 사이에 연결되는 테스트소자 그룹 회로를 포함하며, 상기 내부 회로들과 상기 테스트 소자 그룹 회로는 동시에 테스트되는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제 18 항에 있어서,
    상기 내부 회로들과 상기 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트되는 것을 특징으로 반도체 집적 회로 장치.
  20. 제 18 항에 있어서,
    상기 테스트 패드는 비본딩 패드인 반면에 나머지 패드들은 본딩 패드들인 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제 18 항에 있어서,
    상기 테스트 패드는 상기 나머지 패드들 각각의 크기와 동일한 크기를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제 18 항에 있어서,
    상기 테스트 소자 그룹 회로는 상기 테스트 패드와 상기 접지 전압 사이에 대응하는 콘택홀들을 통해 직렬로 연결되는 복수 개의 메탈 라인들을 포함하는 반도체 집적 회로 장치.
  23. 제 22 항에 있어서,
    상기 메탈 라인들의 수는 1000개 이상의 콘택홀들이 형성되도록 결정되는 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 제 22 항에 있어서,
    상기 메탈 라인들은 복수의 그룹들로 구분되며, 메탈 라인들의 그룹들은 상이한 층들에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제 24 항에 있어서,
    상이한 층들 상에 형성된 메탈 라인들 사이에는 적어도 2개의 콘택홀들이 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제 22 항에 있어서,
    상기 접지 전압과, 상기 접지 전압에 인접한, 메탈 라인 사이에 연결된 퓨즈를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 제 22 항에 있어서,
    상기 테스트 패드와, 상기 테스트 패드에 인접한, 메탈 라인 사이에 연결된 퓨즈를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 제 26 항에 있어서,
    상기 퓨즈는 전기 퓨즈인 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 반도체 웨이퍼의 각 칩 영역에 제 1 패드, 복수의 제 2 패드들, 상기 제 2 패드들에 각각 연결되는 내부 회로들, 그리고 상기 제 1 패드에 연결되는 제 1 테스트 소자 그룹 회로를 형성하는 단계와;
    상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로를 동시에 테스트하는 단계와; 그리고
    상기 반도체 웨이퍼의 칩 영역들을 개별적으로 패키지하는 단계를 포함하는 반도체 제조 방법.
  30. 제 29 항에 있어서,
    상기 내부 회로들과 상기 제 1 테스트 소자 그룹 회로는 웨이퍼 레벨에서 동시에 테스트되는 반도체 제조 방법.
  31. 제 29 항에 있어서,
    상기 제 1 패드는 비본딩 패드인 반면에 상기 제 2 패드들은 본딩 패드들인 반도체 제조 방법.
  32. 제 29 항에 있어서,
    상기 제 1 패드는 상기 제 2 패드들 각각의 크기와 동일한 크기를 갖는 반도체 제조 방법.
  33. 제 29 항에 있어서,
    상기 제 1 테스트 소자 그룹 회로는 상기 제 2 패드들 중 전원 전압 및 접지 전압 패드들을 통해 각각 공급되는 전원 및 접지 전압들을 동작 전압으로 사용하는 반도체 제조 방법.
  34. 제 29 항에 있어서,
    상기 제 1 테스트 소자 그룹 회로는
    상기 전원 전압에 연결되는 소오스와 상기 제 1 패드에 공통으로 연결되는 게이트 및 드레인을 갖는 PMOS 트랜지스터와;
    상기 PMOS 트랜지스터의 드레인과 상기 제 1 패드 사이에 연결되는 제 1 퓨즈와;
    상기 접지 전압에 연결되는 소오스와 상기 제 1 패드에 공통으로 연결되는 게이트 및 드레인을 갖는 NMOS 트랜지스터와; 그리고
    상기 NMOS 트랜지스터의 드레인과 상기 제 1 패드 사이에 연결된 제 2 퓨즈를 포함하는 반도체 제조 방법.
  35. 제 34 항에 있어서,
    상기 전원 전압과 상기 PMOS 트랜지스터의 소오스 사이에 연결된 제 3 퓨즈와; 그리고
    상기 NMOS 트랜지스터의 소오스와 상기 접지 전압 사이에 연결된 제 4 퓨즈를 더 포함하는 반도체 제조 방법.
  36. 제 29 항에 있어서,
    웨이퍼 레벨에서 테스트 동작이 수행될 때, 상기 제 1 패드와 상기 제 2 패드들에는 테스트 장치의 대응하는 프로브 핀들이 각각 전기적으로 연결되는 반도체 제조 방법.
  37. 제 29 항에 있어서,
    상기 제 1 테스트 소자 그룹 회로는 상기 제 1 패드와, 상기 제 2 패드들 중 하나의 패드를 통해 공급되는, 접지 전압 사이에 대응하는 콘택홀들을 통해 직렬로 연결되는 복수 개의 메탈 라인들을 포함하는 반도체 제조 방법.
  38. 제 37 항에 있어서,
    상기 메탈 라인들의 수는 상기 500개 이상의 콘택홀들이 형성되도록 결정되는 반도체 제조 방법.
  39. 제 38 항에 있어서,
    상기 메탈 라인들은 복수의 그룹들로 구분되며, 메탈 라인들의 그룹들은 상이한 층들에 형성되는 반도체 제조 방법.
  40. 제 37 항에 있어서,
    상기 제 1 테스트 소자 그룹 회로는 상기 접지 전압과, 상기 접지 전압에 인접한, 메탈 라인 사이에 연결된 퓨즈를 더 포함하는 반도체 제조 방법.
  41. 제 37 항에 있어서,
    상기 제 1 테스트 소자 그룹 회로는 상기 테스트 패드와, 상기 테스트 패드에 인접한, 메탈 라인 사이에 연결된 퓨즈를 더 포함하는 반도체 제조 방법.
  42. 제 40 항에 있어서,
    상기 퓨즈는 전기 퓨즈인 반도체 제조 방법.
  43. 제 39 항에 있어서,
    상이한 층들 상에 형성된 메탈 라인들 사이에는 적어도 2개의 콘택홀들이 형성되는 반도체 제조 방법.
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