KR100706812B1 - 반도체 장치의 물리적 파라미터들의 통계적 분포 특성을평가하는 방법 - Google Patents

반도체 장치의 물리적 파라미터들의 통계적 분포 특성을평가하는 방법 Download PDF

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Abstract

반도체 장치의 물리적 파라미터들의 통계적 분포 특성을 평가하는 방법을 제공한다. 이 방법은 복수개의 트랜지스터들을 포함하는 복수개의 칩들을 제조하고, 상기 복수개의 칩들에 포함된 복수개의 트랜지스터들의 전기적 특성들을 측정하여 전기적 특성 데이터를 준비하고, 상기 전기적 특성 데이터를 분석하여 상기 전기적 특성들의 칩간 산포 특성 및 칩내 산포 특성을 추출하고, 상기 추출된 칩간 산포 특성 및 칩내 산포 특성을 충족시키는 난수 데이터를 생성한 후, 상기 난수 데이터에 기초하여 상기 칩들의 물리적 파라미터들의 통계적 분포 특성 데이터를 추출하는 시뮬레이션을 실시하는 단계를 포함한다.

Description

반도체 장치의 물리적 파라미터들의 통계적 분포 특성을 평가하는 방법{Methodology For Estimating Statistical Distribution Characteristics Of Physical Parameters Of Semiconductor Device}
도 1은 종래 기술에 따른 제품의 특성 예측 방법을 설명하기 위한 순서도이다.
도 2는 본 발명에 따른 반도체 장치의 물리적 파라미터들의 통계적 분포 특성을 평가하는 방법을 설명하기 위한 순서도이다.
도 3a, 도 3b 및 도 3c는 각각 트랜지스터들의 드레인-소오스 전류(Ids), 문턱 전압(Vth) 및 오프 전류(Ioff)에 대한 분포 특성을 보여주는 일 예들이다.
도 4는 본 발명의 칩간 산포 특성을 평가하는 방법을 설명하기 위한 순서도이다.
도 5a, 도 5b 및 도 5c는 각각 트랜지스터들의 문턱 전압(Vth), 드레인-소오스 전류(Ids) 및 오프 전류(Ioff)들 사이의 상관 관계를 보여주는 일 예들이다.
도 6a 및 도 6b는 소정의 상관 계수들에 상응하는 데이터 분포들을 보여주는 일 예들이다.
도 7은 본 발명의 칩내 산포 특성을 평가하는 방법을 설명하기 위한 순서도 이다.
도 8a, 도 8b 및 도 8c는 본 발명의 일 실시예에 따른 전기적 특성들의 위치 의존성을 분석하는 방법을 설명하기 위한 도면들이다.
도 9a, 도 9b 및 도 9c는 본 발명의 일 실시예에 따른 통계적 분포 특성의 평가 방법의 결과를 보여주는 그래프들이다.
본 발명은 제품 개발을 위한 파라미터들의 통계적 분포 특성의 평가 방법에 관한 것이다.
제품의 품질은 설계 및 제조 과정에서 적용되는 설계 규칙들 및 공정 조건들에 의존적(dependent)이다. 하지만, 과학-기술이 발전함에 따라, 산업 제품들의 설계 및 제조 과정들은 더욱 복잡(complicated)해지고 있으며, 그 결과, 설계 규칙들(design rules) 및 공정 조건들에 대한 제품 품질의 의존성을 분석하기가 점점 어려워지고 있다. 상기 분석의 정확성 및 신속성의 향상은 새로운 제품의 시장 출하 시간(즉, Time-to-Market)을 단축시킬 수 있다는 점에서, 시장 선점을 위해서는 상기 설계 규칙들 및 공정 조건들과 상기 제품 품질 사이의 상관 관계를 정확하고 신속하게 분석할 수 있는 방법이 요구된다.
보다 구체적으로, 고도의 기술들이 집약된 반도체 집적회로의 제조는 상술한 설계 및 제조 과정의 복잡성 및 그에 따른 상관 관계의 분석의 어려움이 발견되는 대표적인 예이다. 반도체 집적회로의 제작자는 전기적 특성들 및 구조적 특성들에 대해 요구되는 기준을 규정하는 시방서(Specification)에 기초하여 반도체 집적회로를 제작한다. 반도체 산업의 초기에는 이러한 시방서에 따른 회로 설계 검증을 사람이 직접하였으나, 집적도가 증가함에 따라, 컴퓨터를 사용하여 상기 회로 설계 검증을 하고 있다. 과거에 비하여 현저하게 뛰어난 계산 능력(computing power)을 갖는 컴퓨터를 이용하고 있음에도 불구하고, 반도체 회로의 집적도가 증가함에 따라 회로 설계 검증의 속도와 정확도 등이 현저하게 저하되고 있다.
이에 더하여, 반도체 소자의 크기가 작아짐에 따라 반도체 집적 회로를 제조하는 과정에서 발생하는 공정 상의 변동의 상대적인 비율이 증가하고 있다. (즉, 기준 크기에 대한 동일한 크기의 공정 오차의 변동 비율은 증가된 집적도를 갖는 반도체 집적 회로에서 상대적으로 더욱 커진다.) 그 결과, 반도체 집적 회로를 설계하는 과정에서, 이러한 공정 상의 변동까지도 고려해야 할 필요성이 대두되고 있다. 특히, 공정 상의 변동은 반도체 소자의 수율(yield)에 큰 영향을 미치기 때문에, 설계 단계에서 공정 상의 변동에 따른 제품의 전기적 특성의 변화를 예측하는 것은 더욱 중요해지고 있다.
구체적으로, 반도체 소자의 전기적 특성들은 channel length(L), device width(W), doping profile(Na or Nd), oxide thickness(tox), oxide permittivity(εox), channel length modulation constant(λ) 등과 같은 소자의 구조적/물리적 파라미터들(이하, 독립 파라미터들)에 종속적이라는 점에서, 반도체 소자의 수율을 향상시키기 위해서는 이러한 독립 파라미터들의 통계적 분포를 예측하는 것이 필요하다. 종래에는, 도 1에 도시한 것처럼, 제품 특성의 예측(S3)을 위해 소정의 시뮬레이션(S2)을 실시하였으며, 이러한 시뮬레이션에는 소정의 분포 특성(예를 들면, 정규 분포)을 갖는 것으로 가정된 설계 데이터들(즉, 상기 독립 파라미터들)이 입력 데이터로 이용되었다(S1). 하지만, 상술한 공정 상의 변동과 같은 복잡한 이유들 때문에, 입력 데이터의 가정된 정규 분포는 올바르지 않을 수 있다. 부정확한 입력 데이터는 제품 특성에 대한 부정확한 예측을 초래한다는 점에서, 상기 입력 데이터로 사용되는 설계 데이터들의 분포 특성을 정규 분포로 가정하는 것은 불충분하며, 이를 올바르게 예측하는 것이 필요하다.
그럼에도 불구하고, 상기 독립 파라미터들의 통계적 분포를 예측하는 것은 일반적으로 용이하지 않다. 예를 들면, 물리적 이론을 통해, 독립 파라미터들과 이에 종속적인 전기적 특성 사이의 상관 관계를 나타내는 방정식이 유도될 수 있지만, 이러한 접근은 매우 제한적인 경우에만 성공적이다. 즉, 일반적인 경우, 이들 방정식은 다변수 함수일 뿐만 아니라, 이 방정식들의 변수들은 (수율 향상을 위해 지속적으로 갱신되는) 공정 조건들에 의존적이기 때문에, 이러한 방정식들을 이론적 접근을 통해 유도하는 것은 대개의 경우 현실적으로 어렵다. 그 결과, 상기 독립 파라미터들의 통계적 분포의 예측 역시 종래의 방법에서는 얻어지기 어려웠다.
또한, 상기 독립 파라미터들의 통계적 분포는 원리적으로 상기 독립 파라미터들에 대한 실제 측정으로부터 얻어질 수도 있지만, 측정에 소요되는 시간이 과다하기 때문에, 이러한 측정은 현실적으로 불가능하다. 이러한 기술적 어려움을 극복 하기 위한 다른 종래의 방법들에는, 상기 독립 파라미터들 중의 하나에 대해 모델링하여 그 통계적 분포를 알아내는 방법이 사용될 수도 있다. 하지만, 이러한 방법은 선택되지 않은 독립 파라미터에 대해서는 아무런 정보를 추출할 수 없는 문제를 갖는다. 특히, 이러한 모델링 방법들은 긴 계산 과정을 필요로 하는 모델 피팅에 기반하고 있기 때문에, 독립 파라미터들 및 이들에 종속적인 전기적 특성들 사이의 상관 관계에 대한 물리적 의미를 제공하지 못할 뿐만 아니라 작업 시간이 매우 길다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 제품을 특징짓는 독립 파라미터들과 이들에 종속적인 파라미터들 사이의 상관 관계를 정확하고 신속하게 분석할 수 있는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제품의 품질 개선 및 개발 기간의 단축을 위해, 독립 파라미터들 및 종속 파라미터들 사이의 물리적 관계에 대한 이해를 제공할 수 있는 통계적 분포 특성의 평가 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 실측된 전기적 특성 데이터들의 상관 관계 분석을 통해 얻어진 데이터를 이용하여 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법을 제공한다. 이 방법은 복수개의 트랜지스터들을 포함하는 복수개의 칩들을 제조하고, 상기 복수개의 칩들에 포함된 복수개의 트랜지스터들의 전기적 특성들을 측정하여 전기적 특성 데이터를 준비하고, 상 기 전기적 특성 데이터를 분석하여 상기 전기적 특성들의 칩간 산포 특성 및 칩내 산포 특성을 추출하고, 상기 추출된 칩간 산포 특성 및 칩내 산포 특성을 충족시키는 난수 데이터를 생성한 후, 상기 난수 데이터에 기초하여 상기 칩들의 물리적 파라미터들의 통계적 분포 특성 데이터를 추출하는 시뮬레이션을 실시하는 단계를 포함한다.
상기 칩간 산포 특성 및 칩내 산포 특성을 추출하는 단계는 상기 전기적 특성들 각각의 통계적 특성을 추출한 후, 상기 통계적 특성들을 이용하여 상기 전기적 특성들 사이의 상관 계수를 결정하는 단계를 포함한다. 이때, 상기 전기적 특성들 각각의 통계적 특성을 추출하는 단계는 상기 전기적 특성들 각각의 평균값 및 표준 편차를 구하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 칩내 산포 특성을 추출하는 단계는 상기 칩을 복수개의 하위 영역들(sub-regions)로 구획(partition)하고, 상기 소정의 하위 영역에 배치된 소정의 트랜지스터를 기준 트랜지스터로 선택하고, 상기 기준 트랜지스터와 선택된 트랜지스터들 사이의 거리들을 구한 후, 상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따른 상기 전기적 특성들 각각의 통계적 특성을 추출하는 단계를 포함할 수 있다. 이후, 상기 거리에 따른 전기적 특성들의 통계적 특성을 이용하여, 상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따른 상기 전기적 특성들 사이의 상관 계수를 결정한다.
또한, 상기 거리에 따른 전기적 특성들 사이의 상관 계수는 상기 선택된 트랜지스터와 상기 기준 트랜지스터가 동일한 하위 영역에 포함되는 경우, 상기 칩간 산포 특성의 상관 계수로 선택되고, 상기 선택된 트랜지스터와 상기 기준 트랜지스터가 동일한 하위 영역에 포함되지 않는 경우, 상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따라 구하는 것이 바람직하다.
상기 칩내 산포 특성을 추출하는 단계는 상기 거리에 따른 전기적 특성들 사이의 상관 계수를 상기 선택된 트랜지스터와 상기 기준 트랜지스터 사이의 거리 및 서로 다른 전기적 특성들 사이의 상관 관계를 기준으로 표현되는 상관 매트릭스를 준비하는 단계를 포함한다. 이후, 상기 트랜지스터들의 전기적 특성들에 대한 관계식을 구하기 위해, 상기 상관 매트릭스를 다변량 통계 분석 기법을 이용하여 분석할 수 있다. 이때, 상기 상관 매트릭스를 다변량 통계 분석 기법을 이용하여 분석하는 단계는 주성분분석(principal component analysis: PCA)을 이용할 수 있다.
본 발명에 따르면, 상기 칩들의 물리적 파라미터들의 통계적 분포 특성 데이터를 추출한 후, 이를 기초로 시뮬레이션을 실시하여 이후 생산될 칩들의 특성을 예측하는 단계를 더 실시할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 2는 본 발명에 따른 반도체 장치의 물리적 파라미터들의 통계적 분포 특성을 평가하는 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 복수개의 트랜지스터들을 포함하는 복수개의 칩들을 제작한다. 상기 칩들은 하나의 웨이퍼 또는 서로 다른 웨이퍼를 이용하여 형성될 수 있다. 이어서, 상기 칩들에 포함된 트랜지스터들의 전기적 특성들을 측정하여(100), 전기적 특성 데이터(110)를 준비한다. 본 발명에 따르면, 상기 전기적 특성 데이터(110)는 상기 칩들의 제조 공정의 변동(variation)과 이에 따른 트랜지스터들의 전기적 특성들 사이의 상관 관계를 분석하기 위해 사용된다.
본 발명의 일 실시예에 따르면, 상기 전기적 특성들에는 상기 트랜지스터들의 드레인-소오스 전류(Ids), 문턱 전압(Vth) 및 오프 전류(Ioff) 등이 포함될 수 있다. 도 3a, 도 3b 및 도 3c는 각각 트랜지스터들의 드레인-소오스 전류(Ids), 문턱 전압(Vth) 및 오프 전류(Ioff)에 대한 분포 특성을 보여주는 일 예들이다. 하지만, 상기 전기적 특성들이 이러한 예시된 항목들에 한정되는 것은 아니며, (게이트 절연막의 항복 전압, 소오스/드레인 접합영역의 항복전압 및 펀치쓰루 전압 등과 같은) 상기 트랜지스터의 다른 전기적 특성들로 선택될 수도 있다.
상기 전기적 특성 데이터(110)에 기초한 통계적 분석을 통해, 칩간 산포 특성 데이터(140) 및 칩내 산포 특성 데이터(150)을 추출한다. 상기 칩간 산포 특성 데이터(140)는 서로 다른 칩들에 포함된 트랜지스터들의 전기적 특성들의 통계적 분포 특성 데이터로 구성되고, 상기 칩내 산포 특성 데이터(150)는 하나의 칩에 포함된 트랜지스터들의 전기적 특성들의 위치에 따른 통계적 분포 특성 데이터로 구성된다. 본 발명에 따르면, 이러한 칩간 및 칩내 산포 특성 데이터들(140, 150)에는 상기 전기적 특성들 사이의 상관 관계에 대한 데이터가 포함된다. 또한, 상기 칩간 및 칩내 산포 특성 데이터들(140, 150)은 각각 상기 전기적 특성 데이터에 대한 칩간 산포 특성 분석(120) 및 칩내 산포 특성 분석(130)을 통해 얻어질 수 있으며, 이에 대해서는 아래에서 도 4 및 도 7을 참조하여 다시 상세히 설명될 것이다.
이어서, 상기 칩간 및 칩내 산포 특성 데이터들(140, 150)을 만족시키는 복수개의 난수들을 생성한다(160). 이렇게 생성된 난수들의 집합은 후속 물리적 파라미터들의 통계적 특성 데이터를 추출하기 위한 분석(180)에 이용되는 난수 데이터(170)를 구성한다. 즉, 상기 난수 데이터(170)에 기초한 분석(180)을 통해, 상기 칩의 제조 공정에서의 변동에 의해 유발되는 물리적 파라미터들의 통계적 특성 데이터(이하, 물리적 특성 데이터)(190)를 추출한다. 상기 물리적 특성 데이터(190)를 추출하기 위한 분석(180)은 상기 난수 데이터를 이용하는 시뮬레이션일 수 있다.
상기 물리적 특성 데이터(190)는 채널 길이, 게이트 절연막 두께, 채널 농도 등과 같은 트랜지스터의 물리적/구조적 특징들에 대한 예상되는 통계적 데이터를 포함한다. 예를 들면, 상기 칩들을 대량 생산할 경우, 상기 채널 길이의 변동과 관련되어 예상되는 통계적 데이터(즉, 평균값, 표준 편차 및 분산 등)를 포함할 수 있다. 하지만, 상기 물리적 특성 데이터들(190)이 예시된 항목들로 한정되는 것은 아니며, (게이트 전극/소오스/드레인의 불순물 농도들, 채널 폭, 소오스/드레인 영역의 깊이 및 채널의 도핑 프로파일(doping profile) 등과 같은) 상기 트랜지스터의 다른 물리적/구조적 특징들이 포함될 수 있다.
이어서, 상기 물리적 특성 데이터(190)에 기초한 시뮬레이션을 실시하여(200), 상기 칩들을 대량 생산할 경우에 예상되는 상기 칩 품질의 통계적 분포 특성 데이터(210)를 추출한다. 상기 칩 품질에는 상기 트랜지스터들의 직류 전류 특성들(DC properties) 및 교류 전류 특성들(AC properties)뿐만 아니라 접근 시간(access time) 및 지연 시간(delay time) 등과 같은 상기 칩의 동작 특성들도 포함될 수 있다. 이러한 물리적 특성 데이터(190)에 기초하여 칩 품질을 예측하는 시뮬레이션은 잘 알려진 SPICE 등과 같은 시뮬레이션 툴을 사용하여 실시될 수 있다. 하지만, 본 발명에 따르면, 상기 물리적 특성 데이터들(190)은 제작된 칩들에 대한 전기적 특성의 측정 데이터로부터 얻어지기 때문에, 그 분포 특성이 정규 분포로 가정된 것이 아니라 실측되었다는 점에서, 종래 기술의 그것(즉, 물리적 특성 데이터)과는 다르다. 또한, 본 발명에 따르면, 상기 물리적 특성 데이터들(190)은 상기 측정된 전기적 특성 데이터들(110) 사이의 상관 관계에 대한 정보를 기초로 얻어진다는 점에서, 종래 기술의 그것에 비해 더 증가된 사실-적합성(conformity with reality)을 갖는다.
도 4는 본 발명의 칩간 산포 특성을 평가하는 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 상술한 것처럼, 상기 전기적 특성 데이터(110)는 제작된 칩들에 포함된 트랜지스터들로부터 측정된 전기적 특성들에 대한 복수개의 데이터들로 이루어진다. 본 발명에 따른 칩간 산포 특성의 평가는 상기 전기적 데이터(110)를 분석하여(120), 상기 전기적 특성들(예를 들면, 상기 Ids, Vth 및 Ioff) 각각에 대한 평균값들 및 표준 편차들을 구한 후(141), 아래의 식을 이용하여 각 전기적 특성들 사이의 상관 계수(142)를 구하는 단계(145)를 포함한다.
Figure 112006010095645-pat00001
(위 식의 X 및 Y는 선택된 서로 다른 전기적 특성들의 측정값들을 나타내고, σX 및 σY는 선택된 서로 다른 전기적 특성들의 표준 편차들을 나타내고, μX 및 μY는 선택된 서로 다른 전기적 특성들의 평균값들을 나타내고, cov 및 E는 각각 공분산 및 기대값을 나타낸다.)
도 5a, 도 5b 및 도 5c는 각각 트랜지스터들의 문턱 전압(Vth), 드레인-소오스 전류(Ids) 및 오프 전류(Ioff)들 사이의 상관 관계를 보여주는 일 예들이다. 구체적으로, 도 5a의 가로축과 세로축은 각각 Vth와 Ids를 나타내고, 도 5b의 가로축과 세로축은 각각 Ids와 Ioff를 나타내고, 도 5c의 가로축과 세로축은 각각 Vth와 Ioff를 나타낸다.
도 5a, 도 5b 및 도 5c를 참조하면, 트랜지스터들의 문턱 전압(Vth), 드레인 -소오스 전류(Ids) 및 오프 전류(Ioff)은 각각 독립적이지 않고, 소정의 상관 관계를 갖는다는 것을 알 수 있다. 즉, 이들 사이의 상관 관계가 없을 경우, 그래프의 점들은 아무런 이방성을 갖지 않을 것이다. 하지만, 도 5a 내지 도 5c에 도시한 것처럼, 이들 점들은 특정한 곡선을 따라 분포된다는 점에서, 이들 전기적 특성들은 상당한(considerable) 상관 관계를 갖는다고 해석될 수 있다.
이러한 상관 관계는 (상기 수학식 1을 통해 구할 수 있는) 상관 계수에 의해 정량적으로 표현될 수 있다. 예를 들면, 도 5a에 도시된 Vth와 Ids의 경우, 상기 수학식 1의 변수들 X 및 Y를 각각 Ids 및 Vth라고 하면, 이들 사이의 상관 계수 ρXY는 대략 -0.7이었다. 이렇게 얻어진 상관 계수들은 상기 전기적 특성들 사이의 관계를 모델링하는데 이용될 수 있다. 도 6a 및 도 6b는 각각 상관 계수들이 -0.94 및 0.17인 경우를 만족시키는 데이터 분포를 보여주는 일 예들이다.
도 7은 본 발명의 칩내 산포 특성을 평가하는 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 본 발명에 따른 칩내 산포 특성의 평가는 상기 전기적 데이터(110)를 선택된 트랜지스터들의 위치에 따라 분석하여(130), 상기 전기적 특성들(예를 들면, 상기 Ids, Vth 및 Ioff) 각각에 대한 평균값들 및 표준 편차들을 상기 선택된 트랜지스터들의 위치에 따라 각각 구하는 단계(151)를 포함한다. 이어서, 상기 평균값들 및 표준 편차들에 대한 데이터(151)를 아래의 식을 이용하여 계산함으로써, 상기 선택된 트랜지스터들의 위치에 따른 상기 전기적 특성들 사이의 상관 계수(152)를 구한다(155).
Figure 112006010095645-pat00002
(위 식에서, 위 첨자 i 및 j는 각각 선택되는 트랜지스터를 구별하기 위한 인덱스들이고, Xij 및 Yij는 선택된 트랜지스터의 선택된 서로 다른 전기적 특성들의 측정값들을 나타내고, σX ij 및 σY ij는 선택된 트랜지스터의 선택된 서로 다른 전기적 특성들의 표준 편차들을 나타내고, μX ij 및 μY ij는 선택된 트랜지스터의 선택된 서로 다른 전기적 특성들의 평균값들을 나타낸다.)
도 8a, 도 8b 및 도 8c는 본 발명의 일 실시예에 따른 전기적 특성들의 위치 의존성을 분석하는 방법을 설명하기 위한 도면들이다.
도 8a, 도 8b 및 도 8c를 참조하면, 분석의 효율성을 증대시키기 위해, 상기 칩내 산포 특성은 소정의 기준 트랜지스터(Tr0)로부터의 이격 거리가 소정의 기준 길이(D0)보다 작은 트랜지스터(Tr1)의 경우와 이보다 큰 트랜지스터들(Tr2 및 Tr3)의 경우로 구분하여 분석될 수 있다.
구체적으로, 기준 트랜지스터와 비교 트랜지스터의 간격(D1)이 수 내지 수십 마이크로미터보다 작은 경우, 이들 트랜지스터들은 거의 완전하게 동일한 조건 하 에서 제조되는 것으로 해석할 수 있다. 따라서, 이 경우 트랜지스터들의 전기적 특성에서의 차이는 무작위적인 것으로 평가될 수 있다. 즉, 트랜지스터들의 전기적 특성의 거리 의존성은 무시될 수 있다. 상기 기준 길이(D0)는 이러한 거리 의존성을 무시할 수 있는 크기로 설정될 수 있으며, 분석의 효율성을 고려하여 증감될 수 있다. 이 경우(즉, D1<D0), 상기 통계적 분포 특성은 앞서 도 4를 참조하여 설명한 칩간 산포 특성의 평가 방법(즉, 수학식 1)에 기초하여 분석될 수 있다.
이에 비해, 상기 기준 트랜지스터와 비교 트랜지스터의 간격이 상기 기준 길이보다 큰 경우, 트랜지스터들의 전기적 특성에서의 차이는 트랜지스터들 사이의 거리에 의존적이다. 구체적으로, 비교 트랜지스터2 및 3(Tr2 및 Tr3)와 상기 기준 트랜지스터(Tr0) 사이의 길이를 각각 D2 및 D3라고 하고, D3>D2>D0라고 하자. 이 경우, 전기적 특성의 측면에서 볼 때, 상기 비교 트랜지스터2(Tr2)는 상기 비교 트랜지스터1(Tr1)보다 상기 기준 트랜지스터(Tr0)와 더 큰 차이를 가질 가능성이 높고, 비교 트랜지스터3(Tr3)은 상기 비교 트랜지스터2(Tr2)보다 상기 기준 트랜지스터(Tr0)와 더 큰 차이를 가질 확률이 높다. 즉, 비교되는 트랜지스터의 거리(D)가 증가함에 따라, 상기 기준 트랜지스터(Tr0)와 비교 트랜지스터 사이의 전기적 특성의 상관 관계는 감소한다.
이러한 거리 의존성을 갖는 상관 관계는 상기 수학식 2를 이용하여 구할 수 있는 상관 계수에 의해 정량적으로 표현될 수 있다. 도 8b는 이러한 상관 계수의 거리 의존성을 예시적으로 보여주는 그래프이다. 상기 거리 의존성을 갖는 상관 관계를 구하는 단계는, 보다 구체적으로, 측정되는 트랜지스터들의 위치에 대한 정보를 포함하도록 상기 전기적 특성 데이터(110)를 준비한 후, 상기 위치 정보를 이용하여 상기 측정된 트랜지스터와 기준 트랜지스터 사이의 거리를 구하는 단계를 포함한다. 이후, 상기 전기적 특성 데이터(110)를 분석하여, 측정된 트랜지스터들의 위치 또는 거리에 따라 상기 평균값 및 표준 편차를 구한 후, 상기 수학식 2에 이들을 대입하여 상기 상관 계수를 구한다. 도 8b를 참조하면, 상술한 것처럼, D<D0인 경우의 상관 계수는 상수(즉,ρm)이지만, D>D0인 경우의 상관 계수(ρ(D))는 상기 측정된 트랜지스터와 기준 트랜지스터 사이의 거리(D)에 따라 감소한다.
한편, 상술한 분석의 효율성을 고려할 때, 하나의 반도체 칩은 도 8c에 도시된 것처럼 복수개의 하위 영역들(sub-regions)로 구분될 수 있다. 각 하위 영역들은 가로변과 세로변의 길이들이 각각 L 및 H인 직사각형일 수 있다. 이때, 상기 하위 영역의 가로변 및 세로변의 길이는 상술한 기준 길이를 기준으로 결정된다. 본 발명의 일 실시예에 따르면, 상기 하위 영역의 가로변 및 세로변의 길이들은 상기 기준 길이(D0)와 같게 설정될 수 있다. (즉, L=D0 및 H=D0.) 이 경우, 상기 비교 트랜지스터가 상기 기준 트랜지스터와 동일한 하위 영역(ref)에 포함된 경우, 이들 사이의 상관 계수는 상기 칩간 산포 특성의 상관 계수(즉, 상기 상수 상관 계수(ρm))로 결정된다. 이에 비해, 이들이 서로 다른 하위 영역에 포함된 경우, 이들 사이의 상관 계수는 각 하위 영역들의 중심들 사이의 거리를 구한 후, 도 8b에 도시된 거리 의존성을 갖는 상관 계수 함수를 이용하여 결정된다.
이렇게 얻어진 상관 계수들은 반도체 칩 내에 포함된 모든 트랜지스터들의 전기적 특성들에 대한 상관 매트릭스를 구성할 수 있다. 상기 상관 매트릭스는 상기 선택된 트랜지스터와 상기 기준 트랜지스터 사이의 거리 및 서로 다른 전기적 특성들 사이의 상관 관계를 기준으로 상기 거리에 따른 전기적 특성들 사이의 상관 계수를 표현하도록 준비된다. 이어서, 상기 상관 매트릭스를 다변량 통계 분석 기법을 이용하여 분석함으로써, 상기 트랜지스터들의 전기적 특성들에 대한 관계식을 구할 수 있다. 이때, 상기 다변량 통계 분석 기법은 주성분분석(principal component analysis: PCA)을 이용하는 것이 바람직하다. 상기 트랜지스터들의 전기적 특성들에 대한 관계식을 이용하여, 상기 칩간 및 칩내 산포 특성 데이터들(140, 150)을 만족시키는 난수들을 생성한 후, 이를 아래 수학식들 3~5에 대입하면, 각 전기적 특성들의 산포값을 얻을 수 있다. 이때, 상기 전기적 특성들의 산포값은 상기 물리적 파라미터들의 통계적 특성 데이터(190)를 추출하기 위한 분석 과정(180)에 입력 데이터로 이용된다.
Figure 112006010095645-pat00003
Figure 112006010095645-pat00004
Figure 112006010095645-pat00005
도 9a, 도 9b 및 도 9c는 본 발명의 일 실시예에 따른 통계적 분포 특성의 평가 방법의 결과를 보여주는 그래프들이다. 구체적으로, 도 9a, 도 9b 및 도 9c는 상술한 본 발명의 방법을 통해 예측된 칩 품질의 통계적 분포 특성 데이터(210)를 실제로 제작된 반도체 칩들의 상응하는 전기적 특성 데이터들과 비교한 그래프들이다. 도 9a, 도 9b 및 도 9c는 각각 트랜지스터들의 드레인-소오스 전류(Ids), 문턱 전압(Vth) 및 오프 전류(Ioff)들에 대한 결과들을 보여준다. 도 9a, 도 9b 및 도 9c를 참조하면, 상술한 본 발명의 방법을 통해 예측된 칩의 전기적 특성 분포가 실제로 제작된 반도체 칩들의 전기적 특성 분포와 상당히 일치하는 것을 발견할 수 있다.
본 발명에 따른 칩의 품질 특성에 대한 예측은, 실측되었을 뿐만 아니라 위치에 대한 정보를 포함하는, 전기적 특성 데이터들의 상관 관계 분석을 통해 얻어진다. 구체적으로, 상기 칩의 품질 특성을 예측하기 위한 시뮬레이션의 입력 데이터들은 실측된 전기적 특성 데이터들 및 이들의 상관 관계를 충족시키도록 생성된 난수 데이터에 기초하여 준비된다. 이에 따라, 상기 시뮬레이션의 입력 데이터는 종래 기술에 비해 더 증가된 사실-적합성(conformity with reality)을 갖고, 그 결과로서 얻어지는 칩의 품질 특성의 예측은 더욱 증가된 정확성을 갖는다.
이에 더하여, 상기 실측되는 전기적 특성들은 전기적으로 용이하게 측정가능하기 때문에, 측정 및 분석을 위해 소요되는 시간이 짧다. 이러한 증가된 예측 정확성 및 측정/분석을 위해 소요 시간의 단축은 제품의 개발 기간 및 제품의 시장 출하 시간(Time-to-Market)을 단축시키는 것을 가능하게 한다.

Claims (10)

  1. 복수개의 트랜지스터들을 포함하는 복수개의 칩들을 제조하는 단계;
    상기 복수개의 칩들에 포함된 복수개의 트랜지스터들의 전기적 특성들을 측정하여, 전기적 특성 데이터를 준비하는 단계;
    상기 전기적 특성 데이터를 분석하여, 상기 전기적 특성들의 칩간 산포 특성 및 칩내 산포 특성을 추출하는 단계;
    상기 추출된 칩간 산포 특성 및 칩내 산포 특성을 충족시키는 난수 데이터를 생성하는 단계; 및
    상기 난수 데이터에 기초하여, 상기 칩들의 물리적 파라미터들의 통계적 분포 특성 데이터를 추출하는 시뮬레이션을 실시하는 단계를 포함하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  2. 제 1 항에 있어서,
    상기 전기적 특성들을 측정하는 단계는 상기 트랜지스터들의 드레인-소오스 전류, 문턱 전압 및 오프 전류를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  3. 제 1 항에 있어서,
    상기 칩간 산포 특성 및 칩내 산포 특성을 추출하는 단계는
    상기 전기적 특성들 각각의 통계적 특성을 추출하는 단계; 및
    상기 통계적 특성들을 이용하여, 상기 전기적 특성들 사이의 상관 계수를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  4. 제 3 항에 있어서,
    상기 전기적 특성들 각각의 통계적 특성을 추출하는 단계는 상기 전기적 특성들 각각의 평균값 및 표준 편차를 구하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  5. 제 4 항에 있어서,
    상기 상관 계수는 상기 전기적 특성들 각각의 측정값, 평균값 및 표준 편차를 아래의 식에 대입하여 구하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
    Figure 112006010095645-pat00006
    (X 및 Y는 선택된 서로 다른 전기적 특성들의 측정값들을 나타내고, σX 및 σY는 선택된 서로 다른 전기적 특성들의 표준 편차들을 나타내고, μX 및 μY는 선택된 서로 다른 전기적 특성들의 평균값들을 나타내고, cov 및 E는 각각 공분산 및 기대값을 나타낸다.)
  6. 제 3 항에 있어서,
    상기 칩내 산포 특성을 추출하는 단계는
    상기 칩을 복수개의 하위 영역들(sub-regions)로 구획(partition)하는 단계;
    상기 소정의 하위 영역에 배치된 소정의 트랜지스터를 기준 트랜지스터로 선택하는 단계;
    상기 기준 트랜지스터와 선택된 트랜지스터들 사이의 거리들을 구하는 단계;
    상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따른 상기 전기적 특성들 각각의 통계적 특성을 추출하는 단계; 및
    상기 거리에 따른 전기적 특성들의 통계적 특성을 이용하여, 상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따른 상기 전기적 특성들 사이의 상관 계수를 결정하는 단계를 포함하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  7. 제 6 항에 있어서,
    상기 거리에 따른 전기적 특성들 사이의 상관 계수는
    상기 선택된 트랜지스터와 상기 기준 트랜지스터가 동일한 하위 영역에 포함되는 경우, 상기 칩간 산포 특성의 상관 계수로 선택되고,
    상기 선택된 트랜지스터와 상기 기준 트랜지스터가 동일한 하위 영역에 포함 되지 않는 경우, 상기 기준 트랜지스터와 선택된 트랜지스터 사이의 거리에 따라 구하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  8. 제 7 항에 있어서,
    상기 칩내 산포 특성을 추출하는 단계는
    상기 거리에 따른 전기적 특성들 사이의 상관 계수를 상기 선택된 트랜지스터와 상기 기준 트랜지스터 사이의 거리 및 서로 다른 전기적 특성들 사이의 상관 관계를 기준으로 표현되는 상관 매트릭스를 준비하는 단계; 및
    상기 상관 매트릭스를 다변량 통계 분석 기법을 이용하여 분석함으로써, 상기 트랜지스터들의 전기적 특성들에 대한 관계식을 구하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  9. 제 8 항에 있어서,
    상기 상관 매트릭스를 다변량 통계 분석 기법을 이용하여 분석하는 단계는 주성분분석(principal component analysis: PCA)을 이용하는 것을 특징으로 하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
  10. 제 1 항에 있어서,
    상기 칩들의 물리적 파라미터들의 통계적 분포 특성 데이터에 기초한 시뮬레 이션을 실시하여, 이후 생산될 칩들의 특성을 예측하는 단계를 더 포함하는 반도체 장치의 물리적 파라미터들의 통계적 분포 특성 평가 방법.
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