CN1458678A - 集成电路芯片和晶片及其制造和测试方法 - Google Patents

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Abstract

本发明公开了一种集成电路芯片，其包括一内部电路，该内部电路具有为提供集成电路功能性而配置的互联的半导体器件，以及为允许测量该半导体器件的电学特性而配置的测试元件成组(TEG)电路。通过在内部电路所在的同一集成电路芯片中设置TEG电路，该TEG电路可以精确地表现与该集成电路芯片相关联的内部电路的互联半导体器件的电学特性。该集成电路芯片可与一测试器连接。该测试器包括设置为同时与该内部电路和该TEG电路相接触的测试探针。该测试器还可同时测试内部电路的集成电路功能性和通过TEG电路测量该半导体器件的电学特性。

Description

集成电路芯片和晶片 及其制造和测试方法
技术领域
本发明涉及集成电路芯片和晶片，及其制造和测试方法，特别涉及用于集成电路芯片和晶片的测试结构，及其制造和测试方法。
背景技术
集成电路芯片在消费者、商业和工业应用中广泛地使用。正如本领域技术人员所熟知，集成电路芯片通常在由半导体材料构成的集成电路晶片中制造。该晶片包括一排划线区，其被设置以在晶片中提供多个集成电路芯片。制造结束后，沿划线切开该集成电路晶片，以分离随后将被封装以供使用的各集成电路芯片。
正如本领域技术人员所熟知，集成电路芯片通常包括内部电路和/或其它器件，该内部电路包括诸如晶体管、二极管、电容器、光学元件、光电子元件、微电子机械元件的互连的半导体器件，该集成电路被配置以提供集成电路的功能性，如存储器、微处理器、光电器件，机电器件和/或其它模拟和/或数字的功能性。该内部电路还可包括用于测试该集成电路功能的测试电路，例如测试存储器、微处理器和其它集成电路功能性的正确运转。
已知，在集成电路晶片中提供测试元件组(TEG)可允许测量半导体器件自身的电学特性。TEG电路可用于测量半导体器件的电学特性，从而例如，可以利用在TEG测试期间测量TEG电路获得的数据解决流程问题。例如，可通过利用所测的电学特性判断每一流程是否正确执行来发现并解决流程问题。具体地，半导体器件的电学特性通常不通过测量内部电路中互连的半导体器件而直接测量。而是，在半导体晶片的划线区内设置TEG电路和/或在半导体晶片中的不同区域设置一个或多个分离的TEG芯片。由于形成TEG电路使用的工艺与形成内部电路中的互连半导体器件所使用的相同，测量TEG电路内的半导体器件的电学特性就可提供内部电路中的互连半导体器件的电学特性的测量。从而，芯片中的半导体器件的电学特性可通过测试TEG电路而获得，即，进行TEG测试来获得。
TEG电路已被用于测试集成电路芯片中的半导体器件的各种电学特性，诸如晶体管的漏电流、变换器(inverter)的阈值电压、金属间开/短路状态、接触电阻、电容和/或许多其它电学特性。如上所述，通过TEG测试获得的数据可被用于评估工艺的可靠性和/或稳定性。TEG电路可形成在晶片的划线区和/或晶片中的一个或多个分离的TEG芯片中。日本待审查专利No.2000-332077、2000-31221和09-172049，以及韩国专利No.1997-53225和2000-51684中公开了多种用于测量集成电路芯片中的半导体器件的电学特性的TEG电路。其它的TEG电路在美国专利6,372,554、6,368,943、6,326,676、6,326,309、6,075,373、5,936,420和5,650,961中描述。
图11为示出制造和测量集成电路芯片的传统方法的流程图。如方框S10所示，利用熟知的制造工艺在半导体晶片中形成多个集成电路芯片，其中的每一个都包括各种包含互连半导体器件的内部电路，该互连半导体器件被配置以提供集成电路功能性。与制造内部电路同步地，还在晶片的划线区内和/或在晶片中一个或多个TEG芯片中制造TEG电路。然后，在方框S20中，测试TEG电路以测量内部电路中的半导体器件的电学特性。然后，在晶片中的单个集成电路芯片的内部电路上进行电管芯分类(EDS)，以确定哪个芯片良好地执行了其集成电路功能性。EDS测试通常使用包括探测卡的测试器进行。该探测卡包括将测试器与被测试的芯片电连接的诸如探针和/或管脚探测器。该探测器可安装在该探测卡上。最后，参照方框S40，在EDS测试后，良好的集成电路芯片被组合并封装。
不幸的是，如图11所示的传统测试方法进行方框S20的TEG测试和方框S40的EDS测试可能会占用过长的时间。另外，TEG测试可能会产生不精确的结果，因为形成在晶片中的划线区和/或分离的TEG芯片中的TEG电路可能无法代表晶片中所有的集成电路芯片的电学特性。
发明内容
根据本发明某些实施例的集成电路芯片包括具有为提供集成电路功能性而配置的互连半导体器件的内部电路，以及为允许测量该半导体器件的电学特性而配置的测试元件成组(TEG)电路。根据某些实施例，通过在内部电路所在的同一集成电路芯片中设置TEG电路，该TEG电路可以精确地表现与该集成电路芯片相关联的内部电路的互连半导体器件的电学特性。
在其它实施例中，此集成电路芯片还包括多个连接至该内部电路的焊垫和连接至该TEG电路的至少一个TEG焊垫。在另一些实施例中，当封装该集成电路芯片并将其连接至引线框架时，该引线框架电连接至该多个焊垫，但未电连接至该TEG焊垫。
在又一些实施例中，该集成电路芯片与一测试器连接。该测试器包括设置为同时与多个焊垫和TED焊垫相接触的测试探针。在其它实施例中，该测试器还可设置为通过该多个焊垫同时地测试集成电路功能性和通过TEG焊垫测量该半导体器件的电学特性。在某些实施例中，该多个焊垫与该TEG焊垫具有相同的尺寸。在另一些实施例中，该多个焊垫与该TEG焊垫设置在该集成电路芯片的相同区域中，如，该集成电路芯片的边缘和/或中心。
根据本发明的某些实施例，可以在集成电路芯片内提供多种不同的TEG电路。在某些实施例中，该集成电路包括设置为连接至外部电源的电源线和设置为连接至外部地电位的地线。在这些实施例中，TEG电路在该集成电路芯片的内部电连接至该电源线和/或该地线。在另一些实施例中，该TEG电路包括第一和第二附加场效应晶体管，以及第一和第二熔丝，该第一和第二熔丝串联于该电源线与该地线之间，其中该TEG焊垫电连接至该第一和该第二附加场效应晶体管。在又一些实施例中，设置了第一、第二、第三和第四熔丝。
在再一些实施例中，该集成电路包括设置为连接至外部接地端的接地线，以及具有多条金属线和多个金属接触孔的TEG电路，该金属接触孔电连接于该地线与该TEG焊垫之间。在某些实施例中，设置了超过千个的金属接触孔。在某些实施例中，至少一些金属线设置在集成电路芯片的不同层中。在某些实施例中，至少两个金属接触孔电连接该金属线中的至少两条。在有一些实施例中，熔丝可设置在该金属线与该地线之间，以及该金属线与该TEG焊垫之间。
根据本发明某些实施例的集成电路晶片包括该晶片中的一排划线区，其被设置以限定该晶片中的多个集成电路芯片。各个集成电路芯片包括具有为提供集成电路功能性而配置的互连半导体器件的内部电路，以及为允许测量该半导体器件的电学特性而配置的测试元件成组(TEG)电路。
根据本发明的某些实施例，集成电路芯片可通过同时探测集成电路芯片的内部电路和TEG电路来测试，该内部电路包括为提供集成电路功能性而配置的互连半导体器件，而配置TEG电路以允许测量该半导体器件的电学特性。在另一些实施例中，该同步探测当该集成电路芯片为集成电路芯片的晶片的一部分时进行。因此，在某些实施例中，其中包含多个集成电路芯片在内的集成电路晶片可通过同时探测至少两个集成电路的内部电路和至少两个集成电路的TEG电路来测试，内部电路和TEG电路分别与各个集成电路相关联，使得允许测量与其相关的集成电路中的半导体器件的电学特性。因此，这些实施例可允许TEG测试数据表现相关内部电路，并更好地表现集成电路芯片的特性。另外，在另一些实施例中，集成电路晶片中的至少一个集成电路芯片中的TEG测试与EDS测试可同时进行。
最后，根据本发明某些实施例的集成电路芯片测试器包括探针，该探针设置为与多个连接至集成电路的内部电路的焊垫和连接至TEG电路的TEG焊垫同时接触。TEG测试和EDS测试可同时进行。
附图说明
图1为根据本发明某些实施例的包括集成电路芯片的晶片的顶视图；
图2A和2B为根据本发明某些实施例的包括不同焊垫位置的集成电路芯片的顶视图；
图3示出根据本发明某些实施例的引线框架的引线与集成电路芯片的焊垫之间的连接；
图4示出根据本发明某些实施例，测试中，探针与集成电路芯片的焊垫之间的连接；
图5为用于制造和测试根据本发明某些实施例的集成电路芯片的流程图；
图6至9为根据本发明某些实施例的TEG电路的电路图；
图10为根据本发明某些实施例的其它集成电路晶片的顶视图；以及
图11为传统的集成电路芯片的制造和测试方法的流程图。
具体实施方式
下面，将参照示出本发明的实施例的附图更充分地描述本发明。然而，本发明并不限于按这里所述的实施例配置。提供这些实施例更是为了使此公开能够更加透彻和完整，并能够将本发明的范围充分地告知本领域技术人员。附图中，放大了层和区域的厚度以方便清楚地显示。相同的元件始终以相同的附图标记表示。可以理解，当提及诸如层、区域或衬底的元件在另一元件“上”或延伸到另一元件“上”时，该元件可以是直接在该另一元件上或直接延伸到其上，或其中存在其它的间插的元件。相比，当提及一元件“直接”在另一元件“上”或“直接”延伸到另一元件“上”时，其中不存在间插的元件。同样可以理解，当提及一元件与另一元件“连接”或“耦合”时，其可以直接与该另一元件连接或耦合，或者其中存在间插的元件。相比，当提及一元件与另一元件“直接连接”或“直接耦合”时，其间不存在间插的元件。
本发明的某些实施例允许集成电路芯片的EDS和TEG测试在预定的测试时间内同时执行。因此，可以减少测试时间。另外，本发明的某些实施例允许利用相关集成电路芯片中的TEG电路对每个集成电路芯片进行TEG测试。从而，可在晶片的所有区域和每一个集成电路芯片中获得半导体器件的电学特性，而无需增加测试时间。
图1为根据本发明某些实施例的集成电路晶片的顶视图。参照图1，集成电路晶片1包括晶片中一系列的划线区14，其被设置以限定晶片1中的多个集成电路芯片10、11、12和13。本领域技术人员可以理解，传统的晶片通常包括更多的划线区14和集成电路芯片10至13。另外，划线14不必正交，集成电路芯片10至13无须为方形。在图1中，多个TEG电路15、16、17、18包含在划线区14中。这些TEG电路可以是如上述的至少一个专利或公开专利申请中的用于划线区14的传统TEG电路。
再参照图1，每个集成电路芯片10、11、12或13包括内部电路19，该内部电路19具有被设置以提供集成电路功能性的互连的半导体器件。另外，每个集成电路芯片10、11、12、13还包括TEG电路23，其被设置以允许半导体器件的电学特性的测量。可以理解，在图1中示出了相同的集成电路芯片10、11、12、13。然而，在其它实施例中，至少该集成电路芯片中的一些不必相同。
再参照图1，各集成电路芯片10、11、12或13还包括多个焊垫20和21，此处还称为“结合垫”，其连接至内部电路19。这些结合垫可以提供内部电路19的输入/输出和/或电源连接，以实现集成电路的功能性。
再参照图1，每个集成电路芯片还包括TEG焊垫22，也可以称作测试焊垫，其连接至TEG电路23。可以理解，可以为每个集成电路芯片设置多于两个焊垫20和21的焊垫，且可以为每个集成电路芯片设置多于一个TEG焊垫22的TEG焊垫。另外，无需为晶片中的每个集成电路芯片设置TEG电路23和TEG焊垫22。
最后，可以理解，焊垫20和21以及TEG焊垫的物理排布无需按图1所示。例如，结合垫和TEG焊垫可设置在如图2A所示的集成电路芯片的中心区域，和/或沿图2B所示的芯片的边缘。
同样，如图1和图2A、2B所示，多个焊垫20至21和TEG焊垫22可具有相同的尺寸，并布置在集成电路芯片10至13的相同区域。在其它实施例中，这些焊垫无需具有相同尺寸，并且可设置在集成电路芯片的分离区域。在某些实施例中，该尺寸对于诸如探测器管脚和/或探针的探测器而言，足够与焊垫或TEG焊垫接触。
再参照图1，在某些实施例中，集成电路芯片还包括被设置为例如通过电源焊垫而连接至外部电源的电源线24和被设置为例如通过外部接地焊垫而连接至外部地电位的地线25。同样，如图1所示，在某些实施例中，TEG电路22电连接至集成电路芯片的内部的电源线24和/或地线25。在本发明的某些实施例中，TEG电路23可用于测量诸如晶体管漏电流、变换器阈值电压、金属互连的开/短路状态、接触电阻、电容和/或半导体器件的其它电学特性的集成电路芯片10、11、12或13的电学特性。TEG电路23可使用通过电源线24提供的电源电压和/或通过接地线25提供的接地电压，来提供其操作电压。
由于集成电路芯片10、11、12或13包括相关的TEG电路23和TEG焊垫22，可以测量与给定的集成电路芯片相关联的内部电路19中包括的互连的半导体器件的电学特性，以允许精确地描述该集成电路芯片的半导体器件。因此，在某些实施例中，可以基于每个芯片，直接获取晶片1中的集成电路芯片的电学特性。通过研究由晶片中的多个集成电路芯片获取的电学特性可以控制或测量该制造工艺。从而，在某些实施例中，可以通过测量晶片中的一些或全部集成电路芯片来保持精确的工艺框架。
测试后，集成电路芯片10、11、12和13被封装以供使用。连接至内部电路19的结合垫20、21被利用结合线和/或其它传统技术连接至引线框架的引线和/或封装管脚，以实现集成电路的功能性。该结合垫可用于接收电源电压、接地电压、控制信号、地址信号和/或输入/输出数据。相比，根据本发明的某些实施例，TEG焊垫22通常不连接至引线框架，因为其不在TEG测试后使用。从而，如图3所示，在封装期间，结合垫20和21通过结合线27电连接至相应的引线框架28的引线。然而，测试焊垫或焊垫22，未使用结合线27连接至引线框架28。
图4示出测试中根据本发明某些实施例的集成电路芯片的框图。如图4所示，本发明的某些实施例允许测试探针同时与多个结合垫20、21和TEG焊垫或焊垫22接触。如图4所示，由包括多个在上面附着有诸如管脚或针的探测器32的探测卡40构成测试探测器。探测器32同时与多个结合垫20和21以及TEG焊垫22电接触。来自探测器32的信号通过探测卡40传输至测试设备30，因此，在某些实施中，测试设备30设置为能够通过多个焊垫21和20同时测试集成电路功能性(如EDS测试)，和通过TEG焊垫22测量半导体器件的电学特性(TEG测试)。因此，在某些实施例中，可以在晶片的各个区域上以及在一些或每一个集成电路芯片上获取电学性质，而无需增加测试时间。从而，可以通过在EDS测试期间测量晶片上的一些或全部集成电路芯片的电学特性来筛选出有缺陷的芯片或晶片，而无需额外的测试时间。因此，可以降低封装成本。
在某些实施例中，图4中进行的测试可以在晶片被分离为单个的集成电路芯片后进行。然而，在如图4所示的其他实施例中，该单个的芯片可在其仍然处于晶片中时被测试。因此，图4示出了晶片中芯片10左侧的相邻芯片11和芯片10右侧的另一相邻芯片的部分。可通过在晶片上的芯片间移动探测卡40和/或设置能够同时电接触和测试多于一个芯片的探测卡40和测试设备30来进行测试。
图5为根据本发明某些实施例，用于检测其中包括多个集成电路芯片的集成电路晶片的流程图。通常，图5的操作可提供同时的内部电路和TEG电路的探测。另外，某些实施例允许同时进行集成电路晶片中至少一个集成电路的TEG测试和EDS测试。
具体地，参照图5的方框S100，在晶片中制造一系列芯片，每个芯片包括内部电路、TEG电路、焊垫和TEG焊垫。例如，图1中的TEG焊垫22、TEG电路23、多个焊垫20和21以及内部电路19可制造在图1的晶片1中的每个集成电路芯片10至13中。然后，参照方框120，同时探测内部电路和TEG电路，如图4所示，并同时测试，如图4所示。例如，可在将探针32与结合垫20和21以及TEG焊垫22连接后，对集成电路芯片同时进行EDS测试和TEG测试。最后，在方框S140中，例如通过如图3所示连接引线框架封装单个的芯片，其中，结合线27将引线框架与焊垫20和21连接，但不连接至TEG焊垫22。
根据本发明的各个实施例，可以设置多种不同的TEG电路。具体地，图6示出了TEG电路23，其包括第一和第二附加场效应管MP1和MN1，以及第一和第二熔丝F1和F2，其中，第一和第二熔丝F1和F2串联连接在电源线24与地线25之间，其中，TEG焊垫22电连接至第一和第二附加场效应管MP1和MN1。具体地，参照图6，此TEG电路23包括PMOS晶体管MP1、两个NMOS晶体管MN1和MN2和两个熔丝F1和F2。熔丝F1和F2可为激光熔丝、电熔丝和/或其它传统熔丝。PMOS晶体管MP1的栅极连接至测试焊垫22，且其源极连接至电源线24。熔丝F1具有连接至PMOS晶体管MP1的漏极的第一接线端和连接至测试焊垫22的第二接线端。NMOS晶体管MN1的源极连接至地线25，而漏极通过第二熔丝F2连接至测试焊垫22。NMOS晶体管MN1的栅极连接至测试焊垫22。第二NMOS晶体管MN2连接于测试焊垫22与地线25之间，以提供静电放电保护。
当进行集成电路芯片的EDS测试时，如图4所示，探测卡40的探针32同时分别与结合垫20和21以及测试焊垫22电连接。电源电压VCC和接地电压VSS在EDS测试期间供至该集成电路芯片，例如，集成电路的电源和接地焊垫。如图6所示，可以仅使用一个测试焊垫22来测试TEG电路23。在测试图6的TEG电路23时，施加到测试焊垫22的电压在从0V到VCC、再从VCC到0V反复波动。在此电压波动期间，PMOS和NMOS晶体管MP1和MN1的漏电流可通过检验流入或流出测试焊垫22的电流测量。当没有电流流过测试焊垫22时，测试焊垫22的电压表明了由PMOS和NOMS晶体管MP1和MN1形成的变换器的阈值电压。另外，PMOS和NOMS晶体管MP1和MN1的各自的漏电流可通过选择性地切断熔丝F1和F2来测量。
图7示出根据本发明其它实施例的TEG电路23。除了附加了熔丝F3和F4以外，图7的TEG电路23与图6的TEG电路23相似。熔丝F3和F4可用于在EDS和/或TEG测试完成后，使TEG电路23与集成电路不再发生相互作用。具体地，在TEG测试完成后，可切断熔丝F3和F4，以使TEG电路23与电源线24和地线25电绝缘。熔丝F3和F4可为激光熔丝、电熔丝和/或其它传统熔丝。
图8示出根据本发明其它实施例的TEG电路23。此TEG电路23包括配置为与外部接地端连接的地线25、多条金属线(图8中由M指示)和多个金属接触孔，也称为通孔(图8中由VIA指示)，该多条金属线和多个金属接触孔电连接于地线25与TEG焊垫22之间。更具体地，参照图8，TEG电路23包括多个金属线M4a-M4b、M3a-M3c、M2a-M2c和M1a-M1b，其通过相应的金属接触孔VIA3-VIA1串联连接于TEG焊垫22与地线25之间。在某些实施例中，金属线被分成多个组，这些组形成在集成电路芯片的不同层中。出于清楚的目的，在图8中仅有十条金属线通过八个金属接触孔串联连接。然而，可使用更多的金属线，以形成诸如500或1000的更大的数目的金属接触孔。在其它实施例中，至少两个金属接触孔电连接金属线中的两条。
大数目的金属接触孔可带来如下优点。具体地，TEG电路23的TEG测试可通过在电压施加至测试焊垫22时测量流入测试焊垫22的电流流量进行。由于金属接触孔具有非常小的电阻值，因此大量的电流会在TEG测试时流入测试焊垫22。因此，可形成大量的平行金属接触孔，以降低流入测试焊垫22的电流的数量。可以理解，在图8的实施例中，由于地线25与TEG电路23连接，此实施例的TEG电路23无需电源线24。
图9示出根据本发明其它实施例的TEG电路。具体地，图9示出TEG电路23，其中第一熔丝F6附加于金属线与地线25之间，且第二熔丝F5间插于金属线与TEG焊垫22之间。因此，除了附加的熔丝F5和F6以外，图9的TEG电路23与图8的TEG电路23相似。熔丝F5和F6可用于在EDS和/或TEG测试进行后，使TEG电路23与地线25电绝缘。此熔丝可为激光熔丝、电熔丝和/或其它传统熔丝。
在本发明的某些实施例中，例如，如图1中所示，可同时进行集成电路芯片的EDS和TEG测试。在图1的实施例中，可期望进行与形成在晶片的划线区14中的TEG电路15相关的额外的TEG测试。在某些实施例中，划线区14中的TEG电路15的TEG测试可与集成电路芯片10至13中的TEG电路23的EDS和TEG测试同时进行。在其它实施例中，如图10中所示，可仅使用包含于集成电路芯片10至13中的TEG电路23测量期望的集成电路芯片10至13的电学特性。在这些实施例中，如图10所示，晶片1无需包括形成在晶片的划线区14中的TEG电路。这可以进一步缩短测试时间。
因此，本发明的某些实施例可允许通过包含在集成电路芯片上的一个或更多的测试焊垫，利用由集成电路芯片的其它焊垫提供电源电压和/或接地电压作为该集成电路的工作电压，来测量半导体器件的电学特性。另外，本发明的实施例可允许同时进行TEG测试和EDS测试，并直接精确地测量晶片中一些或每个集成电路芯片的电学特性。因此，本发明的某些实施例可允许测试每个芯片的电学特性，而不必增加测试时间。另外，某些实施例中，可通过使用大量的从晶片的每个集成电路芯片上测得的数据，在制造过程中较早地识别出残次芯片或晶片，来降低封装成本。
通过附图与说明书，已经公开了本发明的典型优选实施例，并且，尽管采用了具体的条件，但其仅是用于一般的描述的目的，而非对本发明构成限制，本发明的范围应以所附权力要求为准。

Claims (59)

1.一种集成电路芯片，包括：
内部电路，其包括为提供集成电路功能性而配置的互连的半导体器件；
多个焊垫，其连接至该内部电路；
测试元件成组电路，其配置以允许测量该半导体器件的电学特性；以及
测试元件成组焊垫，其连接至该测试元件成组电路。
2.如权利要求1所述的一种集成电路芯片，还包括，一引线框架，其与多个焊垫电连接，而未与测试元件成组焊垫电连接。
3.如权利要求1所述的一种集成电路芯片，其与一测试探针组合，该测试探针设置为同时与多个焊垫和测试元件成组焊垫接触。
4.如权利要求3所述的一种集成电路芯片，其还与一测试设备组合，该测试设备设置为同时地通过多个焊垫测试该集成电路的功能性和通过测试元件成组焊垫测量该半导体器件的电学特性。
5.如权利要求1所述的一种集成电路芯片，其中，多个焊垫与测试元件成组焊垫尺寸相同。
6.如权利要求1所述的一种集成电路芯片，其中，多个焊垫与测试元件成组焊垫置于该集成电路芯片的同一区域内。
7.如权利要求1所述的一种集成电路芯片，还包括：
电源线，其设置为与一外部电源连接；以及
地线，其设置为与一外部接地端连接，
其中，测试元件成组电路与电源线和/或地线在该集成电路芯片的内部电连接。
8.如权利要求7所述的一种集成电路芯片，其中，测试元件成组电路包括第一和第二附加场效应晶体管，以及第一和第二熔丝，该第一和第二熔丝串联连接于电源线与地线之间，测试元件成组焊垫与该第一和第二附加场效应晶体管电连接。
9.如权利要求7所述的一种集成电路芯片，其中该测试元件成组电路包括第一和第二附加场效应晶体管，以及第一、第二、第三和第四熔丝，该第一、第二第三和第四熔丝串联连接于该电源线与该地线之间，该测试元件成组焊垫与该第一和第二附加场效应晶体管电连接。
10.如权利要求1所述的一种集成电路芯片，还包括，设置为与外部接地端连接的地线，该测试元件成组电路包括多条金属线和多个金属接触孔，这些金属线和金属接触孔电连接于地线与该测试元件成组焊垫之间。
11.如权利要求10所述的一种集成电路芯片，其中，多个金属接触孔为至少1000个金属接触孔。
12.如权利要求10所述的一种集成电路芯片，其中，金属线中的至少一些位于该集成电路芯片的不同层上。
13.如权利要求10所述的一种集成电路芯片，其中，至少两个金属接触孔与金属线中的两条电连接。
14.如权利要求10所述的一种集成电路芯片，还包括，位于金属线与地线之间的第一熔丝，以及位于金属线与测试元件成组焊垫之间的第二熔丝。
15.一种集成电路晶片，包括：
在该晶片中的一系列划线区，其设置以限定该晶片中的多个集成电路芯片；以及
各个集成电路芯片，其包括具有为提供集成电路功能性而配置的互连半导体器件的内部电路和为允许测量该半导体器件的电学特性而配置的测试元件成组电路。
16.如权利要求15所述的一种集成电路晶片，其中各个集成电路芯片还包括：
多个焊垫，其连接至该内部电路；以及
测试元件成组焊垫，其连接至该测试元件成组电路。
17.如权利要求16所述的一种集成电路晶片，还包括，一引线框架，其与该多个焊垫电连接，而未与该测试元件成组焊垫电连接。
18.根据权利要求16所述的一种集成电路晶片，其与一测试探针组合，该测试探针设置为同时与至少一个该集成电路芯片的多个焊垫和测试元件成组焊垫接触。
19.如权利要求18所述的一种集成电路晶片，其还与一测试设备组合，该测试设备设置为同时地通过多个焊垫测试该集成电路芯片中至少一个的集成电路的功能性和通过测试元件成组焊垫测量该集成电路芯片中的至少一个中的半导体器件的电学特性。
20.如权利要求16所述的一种集成电路晶片，其中，多个焊垫与测试元件成组焊垫尺寸相同。
21.如权利要求16所述的一种集成电路晶片，其中，多个焊垫与测试元件成组焊垫设置在各个集成电路芯片的同一区域内。
22.如权利要求15所述的一种集成电路晶片，还包括：
电源线，其设置为与一外部电源连接；以及
地线，其设置为与一外部接地端连接，
其中，该测试元件成组电路与该电源线和/或该地线在该集成电路芯片的内部电连接。
23.如权利要求22所述的一种集成电路晶片，其中，该测试元件成组电路包括第一和第二附加场效应晶体管，以及第一和第二熔丝，该第一和第二熔丝串联连接于电源线与地线之间。
24.如权利要求22所述的一种集成电路晶片，其中，该测试元件成组电路包括第一和第二附加场效应晶体管，以及第一、第二、第三和第四熔丝，该第一、第二、第三和第四熔丝串联连接于电源线与地线之间。
25.如权利要求15所述的一种集成电路晶片，还包括，设置为与外部接地端连接的地线，该测试元件成组电路包括多条金属线和多个金属接触孔，该金属接触孔中的至少一个电连接至地线。
26.如权利要求25所述的一种集成电路晶片，其中，多个金属接触孔为至少1000个金属接触孔。
27.如权利要求25所述的一种集成电路晶片，其中，该金属线中的至少一些位于该集成电路芯片的不同层上。
28.如权利要求25所述的一种集成电路晶片，其中，至少两个金属接触孔与金属线中的两条电连接。
29.如权利要求25所述的一种集成电路晶片，还包括，位于金属线与地线之间的第一熔丝，以及电连接到至少一条金属线的第二熔丝。
30.一种集成电路芯片，包括：
内部电路，其包括为提供集成电路功能性而配置的互连半导体器件；以及
测试元件成组电路，其配置以允许测量该半导体器件的电学特性。
31.如权利要求30所述的一种集成电路芯片，还包括：
多个焊垫，其连接至内部电路；以及
测试元件成组焊垫，其连接至测试元件成组电路。
32.如权利要求31所述的一种集成电路芯片，还包括，一引线框架，其与多个焊垫电连接，而未与测试元件成组焊垫电连接。
33.如权利要求31所述的一种集成电路芯片，其与一测试探针组合，该测试探针设置为同时与多个焊垫和测试元件成组焊垫接触。
34.如权利要求33所述的一种集成电路芯片，其还与一测试设备组合，该测试设备设置为同时地通过多个焊垫测试该集成电路的功能性和通过测试元件成组焊垫测量半导体器件的电学特性。
35.如权利要求31所述的一种集成电路芯片，其中，多个焊垫与测试元件成组焊垫尺寸相同。
36.如权利要求31所述的一种集成电路芯片，其中，多个焊垫与测试元件成组焊垫置于该集成电路芯片的同一区域内。
37.如权利要求30所述的一种集成电路芯片，还包括：
电源线，其设置为与一外部电源连接；以及
地线，其设置为与一外部接地端连接，
其中，测试元件成组电路与该电源线和/或该地线在该集成电路芯片的内部电连接。
38.如权利要求37所述的一种集成电路芯片，其中，测试元件成组电路包括第一和第二附加场效应晶体管，以及第一和第二熔丝，该第一和第二熔丝串联连接于电源线与该地线之间。
39.如权利要求37所述的一种集成电路芯片，其中，测试元件成组电路包括第一和第二附加场效应晶体管，以及第一、第二、第三和第四熔丝，该第一、第二第三和第四熔丝串联连接于电源线与地线之间。
40.如权利要求30所述的一种集成电路芯片，还包括，设置为与外部接地端连接的地线，测试元件成组电路包括多条金属线和多个金属接触孔，该金属接触孔中的至少一个电连接至地线。
41.如权利要求40所述的一种集成电路芯片，其中，多个金属接触孔为至少1000个金属接触孔。
42.如权利要求40所述的一种集成电路芯片，其中，金属线中的至少一些位于该集成电路芯片的不同层上。
43.如权利要求40所述的一种集成电路芯片，其中，至少两个金属接触孔与金属线中的两条电连接。
44.如权利要求40所述的一种集成电路芯片，还包括，位于金属线与地线之间的第一熔丝，以及与金属线中的至少一条电连接的第二熔丝。
45.一种测试集成电路芯片的方法包括：
同时探测包含为提供集成电路功能性而配置的互连半导体器件的集成电路芯片的内部电路和为允许测量该半导体器件的电学特性而配置的测量元件成组电路。
46.如权利要求45所述的方法，其中，在集成电路芯片是集成电路芯片的晶片的一部分时，进行该同步探测。
47.如权利要求45所述的方法，其中，集成电路芯片还包括连接至内部电路的多个焊垫和连接至测试元件成组电路的测试元件成组焊垫，该同步探测包括：
同时探测多个焊垫和测试元件成组焊垫。
48.如权利要求47所述的方法，其中，同步探测通过设置为同时与多个焊垫和测试元件成组焊垫接触的测试探针进行。
49.如权利要求45所述的方法，还包括同时测试集成电路功能性和测量半导体器件的电学特性。
50.一种测试集成电路晶片的方法，该集成电路晶片包括多个置于其中集成电路芯片，该集成电路芯片包括为提供集成电路功能性而配置的互连半导体器件，该方法包括：
同时探测至少两个集成电路芯片中的内部电路和至少两个集成电路芯片中的测试元件成组电路，各个测试元件成组电路配置为允许测量与其相关联的集成电路芯片中的半导体器件的电学特性。
51.如权利要求50所述的方法，其中各个集成电路芯片包括连接至各个内部电路的多个焊垫和连接至各个测试元件成组电路的测试元件成组焊垫，该同步探测包括：
同时探测与该集成电路芯片中的至少一个相关联的多个焊垫和测试元件成组焊垫。
52.如权利要求51所述的方法，其中，同步探测通过设置为同时与多个焊垫和测试元件成组焊垫接触的测试探针进行。
53.如权利要求50所述的方法，还包括：
同时测试集成电路芯片中的至少一个的集成电路功能性和测量集成电路芯片中的至少一个中的半导体器件的电学特性。
54.一种测试集成电路晶片的方法，包括：
同时执行集成电路晶片中的至少一个集成电路芯片的测试元件成组(TEG)测试和电管芯分类(EDS)测试。
55.如权利要求54所述的方法，其中，同时执行包括同时执行集成电路晶片中的多个集成电路芯片的TEG测试和EDS测试。
56.一种集成电路测试器，其包括：
一探测设备，其设置为与连接到至少一个集成电路芯片的内部电路的多个焊垫接触，该集成电路芯片包括为提供集成电路功能性而配置的互连半导体器件；并同时与连接到至少一个集成电路芯片中的测试元件成组电路的测试元件成组焊垫相接触，该测试元件成组电路芯片配置以允许测量在至少一个集成电路芯片中的半导体器件的电学特性。
57.如权利要求56所述的一种集成电路测试器，其中，在至少一个集成电路芯片为集成电路芯片的晶片的一部分时，该探测设备设置为同时与多个焊垫和测试焊垫接触。
58.如权利要求56所述的一种集成电路测试器，其中，探测设备设置为同时与多个集成电路芯片的多个焊垫和测试焊垫接触。
59.如权利要求56所述的一种集成电路测试器，还包括：
一测试设备，其设置为同时地通过多个焊垫测试该集成电路功能性和通过测试元件成组焊垫测量半导体器件的电学特性。
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