JPH09172049A - ウェハ - Google Patents

ウェハ

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JPH09172049A
JPH09172049A JP9000102A JP10297A JPH09172049A JP H09172049 A JPH09172049 A JP H09172049A JP 9000102 A JP9000102 A JP 9000102A JP 10297 A JP10297 A JP 10297A JP H09172049 A JPH09172049 A JP H09172049A
Authority
JP
Japan
Prior art keywords
chip
monitor
corners
pads
monitor patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9000102A
Other languages
English (en)
Inventor
Tadao Kadowaki
忠雄 門脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP9000102A priority Critical patent/JPH09172049A/ja
Publication of JPH09172049A publication Critical patent/JPH09172049A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】半導体パラメータを検定するモニタパターン
を，チップ四隅のうちの複数個所に分散して配置するこ
とにより，スペースを節約する。 【解決手段】半導体集積回路のチップ１上には機能パッ
ド２，モニタパターン３〜６が配置される。パッド２が
配置されていないチップ１の四隅にモニタパターン３〜
６を分散配置することによって、モニタパターン配置の
ための特別なスペースは不要である。またパッド２をチ
ップ１の四隅を避けて配置すれば，チップの四隅にはパ
ッド２の大きさ以上のスペースが確保できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
の、卜ランジスタのスレッシュホールド電圧、あるいは
電流増幅率などの半導体パラメータ検定用のモニタパタ
ーン配置に関するものである
【０００２】
【従来の技術】半導体集積回路のモニタパターン配置に
関しては、従来よりチップの外周部などの任意の位置に
トランジスタなどの数種のモニタパターンをーケ所にま
とめて配置するのが一般的である。
【０００３】
【発明が解決しようとする課題】しかし、従来例では次
のような欠点を有している。モニタパターンを配置する
為のスぺースが必要であり、その分だけチップサイズが
大きくなってしまう。制約されたスぺースの中にモニタ
パターンを入れこもうとするので、モニタパターンのパ
ッド位置などの標準化が困難である。
【０００４】
【課題を解決するための手段】本発明はかかる欠点を除
去したものであり、本発明のウェハは、複数の半導体集
積回路が形成されるウェハにおいて、前記ウェハは、前
記半導体集積回路に於けるパラメータを検定するために
配置されるプロセスモニタパターンを有し、互いに隅が
隣接する複数の前記半導体集積回路は、互いに隣接して
いる隅にそれぞれの前記プロセスモニタパターンを配置
することを特徴とする。
【０００５】
【発明の実施の形態】以下実施例に基づいて本発明を詳
しく説明する。図１は、本発明の概略図である。ｌは半
導体集積回路のチップ外周を示す。２は半導体集積回路
の機能パッド、３，４，５，６は、各々チップの四隅に
分散して配置されたモニタパターンを示す。パッド２が
配置されていないチップの四隅に、モニタパターンを分
散配置することによって、モニタパターン配置の為の特
別なスぺースは不要である。また、図３は、チップの四
隅に配置されたモニタパターンの一実施例を示す図であ
り、ｌはチップ外周、２は機能パッド、７はモニタパッ
ド、８はパラメータ検定用モニタ卜ランジスタである。
前述のようにパッド２をチップの四隅を避けて配置すれ
ば、チップの四隅には少なくとも、パッド２の大きさ以
上のスぺースが確保できる。モニタパターン検定用のモ
ニタパッドは、一般的に機能パッド２の１／３〜１／２
程度の大きさで充分であるので、前述したチップ四隅の
スぺースがあれば、容易にモニタパッド位置の標準化が
可能である。
【０００６】チップを実装する方式によっては、チップ
の四隅に機能パッドを置けない場合があり、この場合に
本発明は特に有効である。
【０００７】図２は、ウェハ状態でのモニタパターン配
置を示す。図１のように、モニタパターンをチップの四
隅に分散しても、モニタパターンの検定はウェハで行う
為、図２のようにモニタパターン３，４，５，６はｌケ
所に集中する。プロセスモニタパターンは、プロセス管
理のためのものであり、ウェハ上の位置毎にデータが得
られればその目的は達成される。従ってウェハ上で異な
るチップの異なるモニタパターンが集中したとしても何
等不都合はなく、モニタパターンを分散配置しても測定
は容易に行える。モニタパターンを分散配置しても、集
中した結果大きなモニタパターンを用意したのと同じよ
うに、スレッシュホールド電圧、電流増幅率等の半導体
パラメータを一度に測定することができる。また、この
パタ一ンはチップ上に形成されているため、チップを切
断後も使用することができ、チップ毎のプロセス管理を
行うこともできる。
【０００８】
【発明の効果】以上のように、本発明ではモニターパタ
ーンを一カ所に集中することができるので、プロセスの
測定が非常に容易なウェハを提供できるという効果を有
する。
【図面の簡単な説明】
【図１】本発明の一実施例を示すチップ状態の図であ
る。
【図２】ウェハ状態を示す図である。
【図３】チップの隅に配置されたモニタパターンの一実
施例を示す図である。
【符号の説明】
ｌ・・・・・チップ外周 ２・・・・・機能パッド ３〜６・・・モニタパターン ７・・・・・モニタパッド ８・・・・・パラメータ検定用モニタトランジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体集積回路が形成されるウェ
    ハにおいて、 前記ウェハは、前記半導体集積回路に於けるパラメータ
    を検定するために配置されるプロセスモニタパターンを
    有し、 互いに隅が隣接する複数の前記半導体集積回路は、互い
    に隣接している隅にそれぞれの前記プロセスモニタパタ
    ーンを配置することを特徴とするウェハ。
JP9000102A 1997-01-06 1997-01-06 ウェハ Pending JPH09172049A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9000102A JPH09172049A (ja) 1997-01-06 1997-01-06 ウェハ

Applications Claiming Priority (1)

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JP9000102A JPH09172049A (ja) 1997-01-06 1997-01-06 ウェハ

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JP15915295A Division JPH0851135A (ja) 1995-06-26 1995-06-26 ウェハ及びその検定方法

Publications (1)

Publication Number Publication Date
JPH09172049A true JPH09172049A (ja) 1997-06-30

Family

ID=11464741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9000102A Pending JPH09172049A (ja) 1997-01-06 1997-01-06 ウェハ

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PROCEEDINGS OF THE 1982CUSTOM INTEGRATED CIRCUITS CONFERENCE AMER ICANA HOTEL ROCHESTER=1982 *

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Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981027