JP2003124275A - 半導体ウェーハ - Google Patents
半導体ウェーハInfo
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Abstract
(57)【要約】
【課題】 高い故障検出率を保ちつつテスト回路による
半導体チップ面積の増大を抑制することができる半導体
ウェーハを提供することを目的とする。 【解決手段】 隣接する半導体チップ２間を分離するダ
イシング領域３上に、前記半導体チップ２をダイソート
・テストに使用するメモリＢＩＳＴ回路４およびそのテ
スト専用コンタクトパット８を形成する。このメモリＢ
ＩＳＴ回路４は半導体チップ２のコンタクトパッド７と
を配線９によって電気的に接続する。
半導体チップ面積の増大を抑制することができる半導体
ウェーハを提供することを目的とする。 【解決手段】 隣接する半導体チップ２間を分離するダ
イシング領域３上に、前記半導体チップ２をダイソート
・テストに使用するメモリＢＩＳＴ回路４およびそのテ
スト専用コンタクトパット８を形成する。このメモリＢ
ＩＳＴ回路４は半導体チップ２のコンタクトパッド７と
を配線９によって電気的に接続する。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体ウェーハ
から半導体チップをダイシングする前において半導体チ
ップの不良検出を行うダイソート・テスト回路を有する
半導体ウェーハに関する。
から半導体チップをダイシングする前において半導体チ
ップの不良検出を行うダイソート・テスト回路を有する
半導体ウェーハに関する。
【０００２】
【従来の技術】 大規模集積回路（ＬＳＩ：Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）を搭載した半導体チップは半導体ウェーハ上に複数
個形成される。これらの半導体チップはそれぞれ半導体
ウェーハから切り離した（ダイシング）後、プラスチッ
ク等によってパッケージされたり、パッケージされずに
半導体チップの状態で出荷され、使用される。
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）を搭載した半導体チップは半導体ウェーハ上に複数
個形成される。これらの半導体チップはそれぞれ半導体
ウェーハから切り離した（ダイシング）後、プラスチッ
ク等によってパッケージされたり、パッケージされずに
半導体チップの状態で出荷され、使用される。
【０００３】ＬＳＩは微細加工技術によって製造される
ため、製造工程中に小さなゴミ等が付着しても不良の原
因となる。このような不良のＬＳＩを選別するために、
半導体ウェーハ状態において各半導体チップ毎にＬＳＩ
のコンタクトパッドにプローブ針若しくはバンプを介し
て行うテスト、すなわちダイソート・テストを行い、市
場への不良ＬＳＩの出荷を防いでいる。
ため、製造工程中に小さなゴミ等が付着しても不良の原
因となる。このような不良のＬＳＩを選別するために、
半導体ウェーハ状態において各半導体チップ毎にＬＳＩ
のコンタクトパッドにプローブ針若しくはバンプを介し
て行うテスト、すなわちダイソート・テストを行い、市
場への不良ＬＳＩの出荷を防いでいる。
【０００４】ＬＳＩの選別テストはＬＳＩテスタ装置を
用いて行われる。ＬＳＩテスタ装置は、テスト対象とな
る半導体チップに信号を入力し、ＬＳＩ内部のテスト回
路を動作させて得た結果を検知し、予め設定された期待
値と比較することによって良品か不良品かを選別する。
したがって、半導体チップに入力する信号や期待値（以
下、「テスト・パターン」という。）は、ＬＳＩテスタ
装置のメモリ部に格納する必要がある。
用いて行われる。ＬＳＩテスタ装置は、テスト対象とな
る半導体チップに信号を入力し、ＬＳＩ内部のテスト回
路を動作させて得た結果を検知し、予め設定された期待
値と比較することによって良品か不良品かを選別する。
したがって、半導体チップに入力する信号や期待値（以
下、「テスト・パターン」という。）は、ＬＳＩテスタ
装置のメモリ部に格納する必要がある。
【０００５】近年、ＬＳＩの規模は益々増加する傾向に
あり、それに伴い今後のテスト回路およびテスト・パタ
ーンの規模の増加は必須である。
あり、それに伴い今後のテスト回路およびテスト・パタ
ーンの規模の増加は必須である。
【０００６】そこで、テスト・パターンをＬＳＩテスタ
装置で発生させず集積回路内にテスト・パターンを発生
させるようなテスト用入力データ発生（Ｂｕｉｌｔ Ｉ
ｎＴｅｓｔ）回路を設け、ＬＳＩテスタ装置の負担を軽
減させるテスト回路を半導体チップ内に組み込む手法が
とられている。
装置で発生させず集積回路内にテスト・パターンを発生
させるようなテスト用入力データ発生（Ｂｕｉｌｔ Ｉ
ｎＴｅｓｔ）回路を設け、ＬＳＩテスタ装置の負担を軽
減させるテスト回路を半導体チップ内に組み込む手法が
とられている。
【０００７】さらには集積回路内でテスト・パターンを
発生させ、テスト対象となる回路に入力し、得た結果の
判定までをテスト回路内で行うＢＩＳＴ（Ｂｕｉｌｔ
ＩｎＳａｆｅ Ｔｅｓｔ）回路も半導体チップに組み込
まれている。特に図５に示すようなメモリＢＩＳＴ回路
１０４、ロジックＢＩＳＴ回路１０５は内蔵メモリ１０
２や半導体チップ１０１のファンクションを短時間でか
つ故障検出率の高いテストをするために有用なテスト回
路である。
発生させ、テスト対象となる回路に入力し、得た結果の
判定までをテスト回路内で行うＢＩＳＴ（Ｂｕｉｌｔ
ＩｎＳａｆｅ Ｔｅｓｔ）回路も半導体チップに組み込
まれている。特に図５に示すようなメモリＢＩＳＴ回路
１０４、ロジックＢＩＳＴ回路１０５は内蔵メモリ１０
２や半導体チップ１０１のファンクションを短時間でか
つ故障検出率の高いテストをするために有用なテスト回
路である。
【０００８】
【発明が解決しようとする課題】 しかし、上述したテ
スト回路は半導体チップに内蔵されているが、出荷前の
選別に必要なのであって、選別後は不要になる回路であ
る。したがって、テスト回路の規模が大きくなると実際
には必要の無い回路によりチップ面積を大きくしてしま
うばかりでなく、必要の無い回路に電流が流れてそのた
めに消費電流が増加してしまう。
スト回路は半導体チップに内蔵されているが、出荷前の
選別に必要なのであって、選別後は不要になる回路であ
る。したがって、テスト回路の規模が大きくなると実際
には必要の無い回路によりチップ面積を大きくしてしま
うばかりでなく、必要の無い回路に電流が流れてそのた
めに消費電流が増加してしまう。
【０００９】また、近年のプロセス技術の発達により微
細プロセスとなりトランジスタのオフリーク量の増加が
顕著になる。特に上述したテスト用入力データ発生回路
やメモリＢＩＳＴ回路、ロジックＢＩＳＴ回路のような
比較的規模の大きなテスト回路のオフリーク量は無視す
ることができない値となってしまう。
細プロセスとなりトランジスタのオフリーク量の増加が
顕著になる。特に上述したテスト用入力データ発生回路
やメモリＢＩＳＴ回路、ロジックＢＩＳＴ回路のような
比較的規模の大きなテスト回路のオフリーク量は無視す
ることができない値となってしまう。
【００１０】一方、テスト回路によるチップ面積および
消費電流の増大を抑えるためにはテスト回路を縮小する
ことも考えられるが、結果的に製品テストの品質を落と
すことになってしまい、市場における不良率を高めてし
まう。
消費電流の増大を抑えるためにはテスト回路を縮小する
ことも考えられるが、結果的に製品テストの品質を落と
すことになってしまい、市場における不良率を高めてし
まう。
【００１１】そこで本発明は、テスト回路の回路規模は
変えず、すなわち、高い故障検出を保ちつつ、テスト回
路による半導体チップ面積の増大を抑制することができ
る半導体ウェーハを提供することを目的とする。
変えず、すなわち、高い故障検出を保ちつつ、テスト回
路による半導体チップ面積の増大を抑制することができ
る半導体ウェーハを提供することを目的とする。
【００１２】
【課題を解決するための手段】 上記課題を解決するた
めに、本発明は各々が複数のコンタクトパッドを有する
複数の半導体チップと、隣接する前記半導体チップ間を
分離するダイシング領域と、このダイシング領域上に形
成されたメモリＢＩＳＴ回路、ロジックＢＩＳＴ回路若
しくはテスト用入力データ発生回路とを具備し、前記半
導体チップのコンタクトパッドの一部と前記メモリＢＩ
ＳＴ回路とが電気的に接続されていることを特徴とする
半導体ウェーハを提供する。
めに、本発明は各々が複数のコンタクトパッドを有する
複数の半導体チップと、隣接する前記半導体チップ間を
分離するダイシング領域と、このダイシング領域上に形
成されたメモリＢＩＳＴ回路、ロジックＢＩＳＴ回路若
しくはテスト用入力データ発生回路とを具備し、前記半
導体チップのコンタクトパッドの一部と前記メモリＢＩ
ＳＴ回路とが電気的に接続されていることを特徴とする
半導体ウェーハを提供する。
【００１３】上記解決手段によって、メモリＢＩＳＴ回
路等のテスト回路が半導体チップに内蔵されることがな
いのでチップ面積を大きくせずに、ダイシング領域上に
形成されたテスト回路によって半導体チップのテストを
行うことができる。
路等のテスト回路が半導体チップに内蔵されることがな
いのでチップ面積を大きくせずに、ダイシング領域上に
形成されたテスト回路によって半導体チップのテストを
行うことができる。
【００１４】また、上記課題を解決するために、本発明
は複数のコンタクトパッドを有する第１の半導体チップ
と、この第１の半導体チップと隣接し、複数のコンタク
トパッドを有する第２の半導体チップと、前記第１の半
導体チップと前記第２の半導体チップとを分離するダイ
シング領域と、このダイシング領域上に形成された前記
第１の半導体チップおよび第２の半導体チップのテスト
回路とを具備し、前記第１の半導体チップのコンタクト
パッドの一部と前記テスト回路とが電気的に接続し、か
つ、前記第２の半導体チップのコンタクトパッドの一部
と前記テスト回路とが電気的に接続されていることを特
徴とする半導体ウェーハを提供する。
は複数のコンタクトパッドを有する第１の半導体チップ
と、この第１の半導体チップと隣接し、複数のコンタク
トパッドを有する第２の半導体チップと、前記第１の半
導体チップと前記第２の半導体チップとを分離するダイ
シング領域と、このダイシング領域上に形成された前記
第１の半導体チップおよび第２の半導体チップのテスト
回路とを具備し、前記第１の半導体チップのコンタクト
パッドの一部と前記テスト回路とが電気的に接続し、か
つ、前記第２の半導体チップのコンタクトパッドの一部
と前記テスト回路とが電気的に接続されていることを特
徴とする半導体ウェーハを提供する。
【００１５】上記課題解決手段によって、テスト回路が
半導体チップに内蔵されることがないのでチップ面積を
大きくせずに、ダイシング領域上に形成された１つのテ
スト回路によって２つの半導体チップのテストをするこ
とができる。
半導体チップに内蔵されることがないのでチップ面積を
大きくせずに、ダイシング領域上に形成された１つのテ
スト回路によって２つの半導体チップのテストをするこ
とができる。
【００１６】
【発明の実施の形態】 [第１の実施形態]本発明の第１
の実施形態の半導体ウェーハの一例を図１および図２を
参照しながら説明する。
の実施形態の半導体ウェーハの一例を図１および図２を
参照しながら説明する。
【００１７】図１は、半導体ウェーハの上面を示した図
である。半導体ウェーハ１上には複数の半導体チップ２
が規則的に形成されている。これらの半導体チップ２は
隣接する上下左右の半導体チップ２間を分離する、いわ
ゆるダイシング領域３上に半導体チップ２のダイソート
・テストに使用するテスト回路（メモリＢＩＳＴ回路）
４が形成されている。テスト回路４によってダイソート
・テスト後、半導体チップ２はダイシング領域３に沿っ
て切り離され、この半導体チップ２はその後アセンブリ
されるか、若しくは半導体チップ２の状態で出荷され、
使用される。
である。半導体ウェーハ１上には複数の半導体チップ２
が規則的に形成されている。これらの半導体チップ２は
隣接する上下左右の半導体チップ２間を分離する、いわ
ゆるダイシング領域３上に半導体チップ２のダイソート
・テストに使用するテスト回路（メモリＢＩＳＴ回路）
４が形成されている。テスト回路４によってダイソート
・テスト後、半導体チップ２はダイシング領域３に沿っ
て切り離され、この半導体チップ２はその後アセンブリ
されるか、若しくは半導体チップ２の状態で出荷され、
使用される。
【００１８】また図２は、図１の半導体ウェーハ１の一
部を拡大した図である。半導体チップ２の集積回路は内
蔵メモリ５と内部回路６から構成されており、これら集
積回路の周辺には複数のコンタクトパッド７が配置され
ている。ダイシング領域３上には内蔵メモリ５のメモリ
セルの不良検出を行うメモリＢＩＳＴ回路４が設けら
れ、内蔵メモリ５のテストに使用する半導体チップ２の
コンタクトパッド７と配線９によって電気的に接続され
ている。なお、メモリＢＩＳＴ回路４は内蔵メモリ５の
テストに使用する半導体チップ２のコンタクトパット７
近傍のダイシング領域３上に配置するのが望ましい。
部を拡大した図である。半導体チップ２の集積回路は内
蔵メモリ５と内部回路６から構成されており、これら集
積回路の周辺には複数のコンタクトパッド７が配置され
ている。ダイシング領域３上には内蔵メモリ５のメモリ
セルの不良検出を行うメモリＢＩＳＴ回路４が設けら
れ、内蔵メモリ５のテストに使用する半導体チップ２の
コンタクトパッド７と配線９によって電気的に接続され
ている。なお、メモリＢＩＳＴ回路４は内蔵メモリ５の
テストに使用する半導体チップ２のコンタクトパット７
近傍のダイシング領域３上に配置するのが望ましい。
【００１９】また、メモリＢＩＳＴ回路４にはダイソー
ト・テスト用に使用するテスト専用コンタクトパッド８
がダイシング領域３に設けられている。このテスト専用
コンタクトパッド８はメモリＢＩＳＴ回路４を起動させ
るのに最低限必要な電源、ＧＮＤ、テスト信号または比
較信号など数個のパッドで足りる。したがって、テスト
専用コンタクトパッド８の占領領域は少なくてすみ、ダ
イシング領域３に設けることができる。なお、このテス
ト専用コンタクトパッド８は半導体チップ２上にテスト
用のパッドを設ける必要がないので有効であるが、コン
タクトパッド７からメモリＢＩＳＴ回路４へ電源や入出
力信号を供給できる場合はテスト専用コンタクトパッド
８を特に設ける必要はない。
ト・テスト用に使用するテスト専用コンタクトパッド８
がダイシング領域３に設けられている。このテスト専用
コンタクトパッド８はメモリＢＩＳＴ回路４を起動させ
るのに最低限必要な電源、ＧＮＤ、テスト信号または比
較信号など数個のパッドで足りる。したがって、テスト
専用コンタクトパッド８の占領領域は少なくてすみ、ダ
イシング領域３に設けることができる。なお、このテス
ト専用コンタクトパッド８は半導体チップ２上にテスト
用のパッドを設ける必要がないので有効であるが、コン
タクトパッド７からメモリＢＩＳＴ回路４へ電源や入出
力信号を供給できる場合はテスト専用コンタクトパッド
８を特に設ける必要はない。
【００２０】ここでメモリＢＩＳＴ回路４のゲート数
は、メモリの数、ワード数やビット数によって左右され
るが、おおよそ１Ｋ乃至５Ｋゲートである。
は、メモリの数、ワード数やビット数によって左右され
るが、おおよそ１Ｋ乃至５Ｋゲートである。
【００２１】一方、ダイシング領域３の面積は半導体チ
ップ２の大きさやプロセスの違いによって異なる。すな
わち、隣接する半導体チップ２間の幅と半導体チップ２
の１辺の長さとの積が１辺のダイシング領域３の面積と
して計算することができる。
ップ２の大きさやプロセスの違いによって異なる。すな
わち、隣接する半導体チップ２間の幅と半導体チップ２
の１辺の長さとの積が１辺のダイシング領域３の面積と
して計算することができる。
【００２２】例えば最狭線幅０．１８μｍ世代では半導
体チップ２間の幅は約１５０μｍである。半導体チップ
２の１辺を５ｍｍとすると、１辺のダイシング領域３の
面積は１５０[μｍ]×５[ｍｍ]＝０．７５[ｍｍ2]とな
る。ただし、このダイシング領域３の全域にメモリＢＩ
ＳＴ回路４を形成することはできず、半導体チップ２と
メモリＢＩＳＴ回路４とを分離する領域を設ける必要が
ある。半導体チップ２とメモリＢＩＳＴ回路４とを２５
[μｍ]隔てたとすると、実質テスト回路制作可能な面積
は、（１５０−２５×２）[μｍ]×５[ｍｍ]＝０．５
[ｍｍ2]となる。
体チップ２間の幅は約１５０μｍである。半導体チップ
２の１辺を５ｍｍとすると、１辺のダイシング領域３の
面積は１５０[μｍ]×５[ｍｍ]＝０．７５[ｍｍ2]とな
る。ただし、このダイシング領域３の全域にメモリＢＩ
ＳＴ回路４を形成することはできず、半導体チップ２と
メモリＢＩＳＴ回路４とを分離する領域を設ける必要が
ある。半導体チップ２とメモリＢＩＳＴ回路４とを２５
[μｍ]隔てたとすると、実質テスト回路制作可能な面積
は、（１５０−２５×２）[μｍ]×５[ｍｍ]＝０．５
[ｍｍ2]となる。
【００２３】ここで、狭線幅０．１８μｍ世代では１ｍ
ｍ2あたり約９０Ｋゲートの回路を形成することができ
るので、この例に示した半導体チップのメモリＢＩＳＴ
回路可能領域は約４５Ｋゲートであり、メモリＢＩＳＴ
回路４をダイシング領域３に形成することは十分可能で
ある。
ｍ2あたり約９０Ｋゲートの回路を形成することができ
るので、この例に示した半導体チップのメモリＢＩＳＴ
回路可能領域は約４５Ｋゲートであり、メモリＢＩＳＴ
回路４をダイシング領域３に形成することは十分可能で
ある。
【００２４】したがって、メモリＢＩＳＴ回路４をダイ
シング領域３に形成できるので、半導体チップ２の回路
規模はメモリＢＩＳＴ回路４分だけ小さくすることがで
きる。ダイソート・テストはダイシング領域３内にある
メモリＢＩＳＴ回路４とテスト専用コンタクトパッド８
を用いて行うことができるので、従来と同様のダイソー
ト・テストを行うことができ、故障検出率も下げること
はない。
シング領域３に形成できるので、半導体チップ２の回路
規模はメモリＢＩＳＴ回路４分だけ小さくすることがで
きる。ダイソート・テストはダイシング領域３内にある
メモリＢＩＳＴ回路４とテスト専用コンタクトパッド８
を用いて行うことができるので、従来と同様のダイソー
ト・テストを行うことができ、故障検出率も下げること
はない。
【００２５】さらにダイソート・テスト後はこのメモリ
ＢＩＳＴ回路４は不必要となる回路なので、ダイシング
する際に半導体チップ２からメモリＢＩＳＴ回路４を切
り離し、半導体チップ２は製品化される。この結果、製
品化された半導体チップ２には不要なメモリＢＩＳＴ回
路は存在しなくなり、従来においてメモリＢＩＳＴ回路
に流れていた電流を抑えることができる。
ＢＩＳＴ回路４は不必要となる回路なので、ダイシング
する際に半導体チップ２からメモリＢＩＳＴ回路４を切
り離し、半導体チップ２は製品化される。この結果、製
品化された半導体チップ２には不要なメモリＢＩＳＴ回
路は存在しなくなり、従来においてメモリＢＩＳＴ回路
に流れていた電流を抑えることができる。
【００２６】また、ダイシング前の半導体チップ２の状
態でダイソート・テストを行い、その後メモリＢＩＳＴ
回路４を切り離すので、パッケージを必要としないＬＳ
Ｉの出荷テストには特に有益である。
態でダイソート・テストを行い、その後メモリＢＩＳＴ
回路４を切り離すので、パッケージを必要としないＬＳ
Ｉの出荷テストには特に有益である。
【００２７】[第２の実施形態]次に本発明の第２の実施
形態の半導体ウェーハの一例を図３を参照しながら説明
する。図３は、図２と同様に図１の半導体ウェーハ１の
一部を拡大した図である。
形態の半導体ウェーハの一例を図３を参照しながら説明
する。図３は、図２と同様に図１の半導体ウェーハ１の
一部を拡大した図である。
【００２８】図３に示す半導体チップ２の集積回路は内
部回路１０から構成されており、この内部回路１０の周
辺には複数のコンタクトパッド１１が配置されている。
半導体チップ２を分離するダイシング領域３上には内部
回路１０の不良検出を行うロジックＢＩＳＴ回路１２が
設けられ、内部回路１０のテストに使用する半導体チッ
プ２のコンタクトパッド１１と配線１４によって電気的
に接続されている。なお、ロジックＢＩＳＴ回路１２は
内部回路１０のテストに使用する半導体チップ２のコン
タクトパット１１近傍のダイシング領域３上に配置する
のが望ましい。
部回路１０から構成されており、この内部回路１０の周
辺には複数のコンタクトパッド１１が配置されている。
半導体チップ２を分離するダイシング領域３上には内部
回路１０の不良検出を行うロジックＢＩＳＴ回路１２が
設けられ、内部回路１０のテストに使用する半導体チッ
プ２のコンタクトパッド１１と配線１４によって電気的
に接続されている。なお、ロジックＢＩＳＴ回路１２は
内部回路１０のテストに使用する半導体チップ２のコン
タクトパット１１近傍のダイシング領域３上に配置する
のが望ましい。
【００２９】また、ロジックＢＩＳＴ回路１２にはダイ
ソート・テスト用に使用するテスト専用コンタクトパッ
ド１３がダイシング領域３に設けられている。このテス
ト専用コンタクトパッド１３は図２のテスト専用コンタ
クトパッド８と同様でロジックＢＩＳＴ回路１２を起動
させるのに最低限必要な数個のパッドであれば足りるの
で、テスト専用コンタクトパッド８の占領領域は少なく
ダイシング領域３に設けることができる。なお、このテ
スト専用コンタクトパッド１３は半導体チップ２上にテ
スト用のパッドを設ける必要がないので有効であるが、
コンタクトパッド１３からロジックＢＩＳＴ回路１２へ
電源や入出力信号を供給できる場合はテスト専用コンタ
クトパッド１３を特に設ける必要はない。
ソート・テスト用に使用するテスト専用コンタクトパッ
ド１３がダイシング領域３に設けられている。このテス
ト専用コンタクトパッド１３は図２のテスト専用コンタ
クトパッド８と同様でロジックＢＩＳＴ回路１２を起動
させるのに最低限必要な数個のパッドであれば足りるの
で、テスト専用コンタクトパッド８の占領領域は少なく
ダイシング領域３に設けることができる。なお、このテ
スト専用コンタクトパッド１３は半導体チップ２上にテ
スト用のパッドを設ける必要がないので有効であるが、
コンタクトパッド１３からロジックＢＩＳＴ回路１２へ
電源や入出力信号を供給できる場合はテスト専用コンタ
クトパッド１３を特に設ける必要はない。
【００３０】ダイシング領域３のロジックＢＩＳＴ回路
１２の制作可能な領域は、最狭線幅や半導体チップの１
辺の幅によって異なるが、第１の実施形態において説明
したように、最狭線幅０．１８μｍ世代では半導体チッ
プ２の１辺が５ｍｍでは約４５Ｋゲート、１０ｍｍでは
約９０ＫゲートのロジックＢＩＳＴ回路１２をダイシン
グ領域３に形成することが可能となる。
１２の制作可能な領域は、最狭線幅や半導体チップの１
辺の幅によって異なるが、第１の実施形態において説明
したように、最狭線幅０．１８μｍ世代では半導体チッ
プ２の１辺が５ｍｍでは約４５Ｋゲート、１０ｍｍでは
約９０ＫゲートのロジックＢＩＳＴ回路１２をダイシン
グ領域３に形成することが可能となる。
【００３１】以上より、ロジックＢＩＳＴ回路１２をダ
イシング領域３に形成できるので、半導体チップ２の回
路規模はロジックＢＩＳＴ回路１２分だけ小さくするこ
とができる。ダイソート・テストはダイシング領域３内
にあるロジックＢＩＳＴ回路１２とテスト専用コンタク
トパッド１３を用いて行うことができるので、従来と同
様のテストを行うことができ、故障検出率も下げること
はない。
イシング領域３に形成できるので、半導体チップ２の回
路規模はロジックＢＩＳＴ回路１２分だけ小さくするこ
とができる。ダイソート・テストはダイシング領域３内
にあるロジックＢＩＳＴ回路１２とテスト専用コンタク
トパッド１３を用いて行うことができるので、従来と同
様のテストを行うことができ、故障検出率も下げること
はない。
【００３２】さらにダイソート・テスト後はこのロジッ
クＢＩＳＴ回路１２は不必要となる回路なので、ダイシ
ングする際に半導体チップ２からロジックＢＩＳＴ回路
１２を切り離し、半導体チップ２は製品化される。この
結果、製品化された半導体チップ２には不要なテスト回
路は存在しなくなり、従来においてテスト回路に流れて
いた電流を抑えることができる。
クＢＩＳＴ回路１２は不必要となる回路なので、ダイシ
ングする際に半導体チップ２からロジックＢＩＳＴ回路
１２を切り離し、半導体チップ２は製品化される。この
結果、製品化された半導体チップ２には不要なテスト回
路は存在しなくなり、従来においてテスト回路に流れて
いた電流を抑えることができる。
【００３３】なお、ロジックＢＩＳＴ回路１０以外のテ
スト専用回路をダイシング領域３に設けても本発明の効
果を得ることができるのはいうまでもない。例えば、テ
スト専用回路においてテスト・パターンを発生させて内
部回路１０のテストを行うようなテスト用入力データ発
生（Ｂｕｉｌｔ ｉｎ Ｔｅｓｔ）回路をダイシング領
域３に設けることも有効である。
スト専用回路をダイシング領域３に設けても本発明の効
果を得ることができるのはいうまでもない。例えば、テ
スト専用回路においてテスト・パターンを発生させて内
部回路１０のテストを行うようなテスト用入力データ発
生（Ｂｕｉｌｔ ｉｎ Ｔｅｓｔ）回路をダイシング領
域３に設けることも有効である。
【００３４】[第３の実施形態] 次に本発明の第３の実
施形態の半導体ウェーハの一例を図４を参照しながら説
明する。図４は、図２と同様に図１の半導体ウェーハ１
の一部を拡大した図である。
施形態の半導体ウェーハの一例を図４を参照しながら説
明する。図４は、図２と同様に図１の半導体ウェーハ１
の一部を拡大した図である。
【００３５】図４に示す第１および第２の半導体チップ
２ａ、２ｂの集積回路は第１の実施形態において説明し
た同じ回路を想定している。すなわち、各半導体チップ
２ａ、２ｂの内蔵メモリ５ａ、５ｂと内部回路６ａ、６
ｂから構成されており、コンタクトパッド７ａ、７ｂも
前記集積回路の周辺に配置されている。ダイシング領域
３上には隣接する第１および第２の半導体チップ２ａ、
２ｂの内蔵メモリ５ａ、５ｂの不良検出を行うメモリＢ
ＩＳＴ回路１５が設けられている。このメモリＢＩＳＴ
回路１５は、各内蔵メモリ５ａ、５ｂのそれぞれのテス
トに使用する半導体チップ２ａ、２ｂのコンタクトパッ
ド７ａ、７ｂと配線１６によって電気的に接続されてい
る。また、メモリＢＩＳＴ回路１５は第１の実施形態と
同様に起動するのに最低限必要なパッドからなるテスト
専用コンタクトパッド１７がダイシング領域３に設けら
れている。なお、メモリＢＩＳＴ回路１５は各内蔵メモ
リ５ａ、５ｂのテストに使用する各半導体チップ２ａ、
２ｂの各コンタクトパット７ａ、７ｂ近傍のダイシング
領域３上に配置するのが望ましい。したがって、図４に
示すように第１および第２の半導体チップ２ａ、２ｂは
メモリＢＩＳＴ回路１５を介して向かい合うように形成
するとよい。
２ａ、２ｂの集積回路は第１の実施形態において説明し
た同じ回路を想定している。すなわち、各半導体チップ
２ａ、２ｂの内蔵メモリ５ａ、５ｂと内部回路６ａ、６
ｂから構成されており、コンタクトパッド７ａ、７ｂも
前記集積回路の周辺に配置されている。ダイシング領域
３上には隣接する第１および第２の半導体チップ２ａ、
２ｂの内蔵メモリ５ａ、５ｂの不良検出を行うメモリＢ
ＩＳＴ回路１５が設けられている。このメモリＢＩＳＴ
回路１５は、各内蔵メモリ５ａ、５ｂのそれぞれのテス
トに使用する半導体チップ２ａ、２ｂのコンタクトパッ
ド７ａ、７ｂと配線１６によって電気的に接続されてい
る。また、メモリＢＩＳＴ回路１５は第１の実施形態と
同様に起動するのに最低限必要なパッドからなるテスト
専用コンタクトパッド１７がダイシング領域３に設けら
れている。なお、メモリＢＩＳＴ回路１５は各内蔵メモ
リ５ａ、５ｂのテストに使用する各半導体チップ２ａ、
２ｂの各コンタクトパット７ａ、７ｂ近傍のダイシング
領域３上に配置するのが望ましい。したがって、図４に
示すように第１および第２の半導体チップ２ａ、２ｂは
メモリＢＩＳＴ回路１５を介して向かい合うように形成
するとよい。
【００３６】したがって、１つのメモリＢＩＳＴ回路１
５を用いて２つの半導体チップ２の内蔵メモリ５ａ、５
ｂをそれぞれダイソート・テストを行うことができる。
５を用いて２つの半導体チップ２の内蔵メモリ５ａ、５
ｂをそれぞれダイソート・テストを行うことができる。
【００３７】本実施形態のダイシング領域３は第１の実
施形態において説明したように、最狭線幅０．１８μｍ
世代では半導体チップ２ａ、２ｂの１辺が５ｍｍでは約
４５Ｋゲート、１０ｍｍでは約９０ＫゲートのメモリＢ
ＩＳＴ回路１５を形成することが可能である。
施形態において説明したように、最狭線幅０．１８μｍ
世代では半導体チップ２ａ、２ｂの１辺が５ｍｍでは約
４５Ｋゲート、１０ｍｍでは約９０ＫゲートのメモリＢ
ＩＳＴ回路１５を形成することが可能である。
【００３８】以上より、メモリＢＩＳＴ回路１５をダイ
シング領域３に形成できるので、半導体チップ２の回路
規模はメモリＢＩＳＴ回路１５分だけ小さくすることが
できる。２つの半導体チップ２ａ、２ｂのダイソート・
テストはダイシング領域３内にある１つのメモリＢＩＳ
Ｔ回路１５とテスト専用コンタクトパッド１７を用いて
行うことができるので、従来と同様のテストを行うこと
ができ、故障検出率も下げることはない。
シング領域３に形成できるので、半導体チップ２の回路
規模はメモリＢＩＳＴ回路１５分だけ小さくすることが
できる。２つの半導体チップ２ａ、２ｂのダイソート・
テストはダイシング領域３内にある１つのメモリＢＩＳ
Ｔ回路１５とテスト専用コンタクトパッド１７を用いて
行うことができるので、従来と同様のテストを行うこと
ができ、故障検出率も下げることはない。
【００３９】さらにダイソート・テスト後はこのメモリ
ＢＩＳＴ回路１５は不必要となる回路なので、ダイシン
グする際に半導体チップ２からメモリＢＩＳＴ回路１５
を切り離し、半導体チップ２は製品化される。この結
果、製品化された半導体チップ２には不要なテスト回路
は存在しなくなり、従来においてテスト回路に流れてい
た電流を抑えることができる。
ＢＩＳＴ回路１５は不必要となる回路なので、ダイシン
グする際に半導体チップ２からメモリＢＩＳＴ回路１５
を切り離し、半導体チップ２は製品化される。この結
果、製品化された半導体チップ２には不要なテスト回路
は存在しなくなり、従来においてテスト回路に流れてい
た電流を抑えることができる。
【００４０】なお、メモリＢＩＳＴ回路１５以外のテス
ト回路をダイシング領域３に設けても本発明の効果を得
ることができることはいうまでもない。すなわち、内部
回路６ａ、６ｂのテストを行うロジックＢＩＳＴ回路や
テスト用入力データ発生回路等を第１および第２の半導
体チップ２ａ、２ｂ間のダイシング領域３上に形成し、
内部回路６ａ、６ｂのテストに使用するコンタクトパッ
ド１７とロジックＢＩＳＴ回路等とを電気的に接続すれ
ばよい。
ト回路をダイシング領域３に設けても本発明の効果を得
ることができることはいうまでもない。すなわち、内部
回路６ａ、６ｂのテストを行うロジックＢＩＳＴ回路や
テスト用入力データ発生回路等を第１および第２の半導
体チップ２ａ、２ｂ間のダイシング領域３上に形成し、
内部回路６ａ、６ｂのテストに使用するコンタクトパッ
ド１７とロジックＢＩＳＴ回路等とを電気的に接続すれ
ばよい。
【００４１】なお、上記実施形態においてはダイシング
領域３上には１または２の半導体チップに対して１つの
テスト回路が形成された実施形態について説明したが、
２以上のテスト回路を形成してもよい。また、テスト回
路を形成することができるダイシング領域は上記実施形
態のように１辺に限定することなく、半導体チップ２周
辺のダイシング領域３であればどこでも形成することが
できる。
領域３上には１または２の半導体チップに対して１つの
テスト回路が形成された実施形態について説明したが、
２以上のテスト回路を形成してもよい。また、テスト回
路を形成することができるダイシング領域は上記実施形
態のように１辺に限定することなく、半導体チップ２周
辺のダイシング領域３であればどこでも形成することが
できる。
【００４２】
【発明の効果】 以上詳述したように本発明により、高
い故障検出率を保ちつつテスト回路による半導体チップ
面積の増大を防ぐことができる。
い故障検出率を保ちつつテスト回路による半導体チップ
面積の増大を防ぐことができる。
【図１】 本発明の実施形態の半導体ウェーハを示した
上面図である。
上面図である。
【図２】 本発明の第１の実施形態の半導体ウェーハの
一部を拡大した上面図である。
一部を拡大した上面図である。
【図３】 本発明の第２の実施形態の半導体ウェーハの
一部を拡大した上面図である。
一部を拡大した上面図である。
【図４】 本発明の第３の実施形態の半導体ウェーハの
一部を拡大した上面図である。
一部を拡大した上面図である。
【図５】 従来技術による半導体ウェーハの一部を拡大
した上面図である。
した上面図である。
１…半導体ウェーハ、２，２ａ，２ｂ…半導体チップ、
３…ダイシング領域、４，１５…メモリＢＩＳＴ回路、
５，５ａ，５ｂ…内蔵メモリ、６，６ａ，６ｂ、１０…
内部回路、７，１１…コンタクトパッド、８，１３，１
５…テスト専用コンタクトパッド、９，１４，１６…配
線、１２…ロジックＢＩＳＴ回路
３…ダイシング領域、４，１５…メモリＢＩＳＴ回路、
５，５ａ，５ｂ…内蔵メモリ、６，６ａ，６ｂ、１０…
内部回路、７，１１…コンタクトパッド、８，１３，１
５…テスト専用コンタクトパッド、９，１４，１６…配
線、１２…ロジックＢＩＳＴ回路
Claims (5)
- 【請求項１】 各々が複数のコンタクトパッドを有する
複数の半導体チップと、 隣接する前記半導体チップ間を分離するダイシング領域
と、 このダイシング領域上に形成されたメモリＢＩＳＴ回路
とを具備し、 前記半導体チップのコンタクトパッドの一部と前記メモ
リＢＩＳＴ回路とが電気的に接続されていることを特徴
とする半導体ウェーハ。 - 【請求項２】 各々が複数のコンタクトパッドを有する
複数の半導体チップと、 隣接する前記半導体チップ間を分離するダイシング領域
と、 このダイシング領域上に形成されたロジックＢＩＳＴ回
路とを具備し、 前記半導体チップのコンタクトパッドの一部と前記ロジ
ックＢＩＳＴ回路とが電気的に接続されていることを特
徴とする半導体ウェーハ。 - 【請求項３】 各々が複数のコンタクトパッドを有する
複数の半導体チップと、 隣接する前記半導体チップ間を分離するダイシング領域
と、 このダイシング領域上に形成されたテスト用入力データ
発生回路とを具備し、 前記半導体チップのコンタクトパッドの一部と前記テス
ト用入力データ発生回路とが電気的に接続されているこ
とを特徴とする半導体ウェーハ。 - 【請求項４】 複数のコンタクトパッドを有する第１の
半導体チップと、 この第１の半導体チップと隣接し、複数のコンタクトパ
ッドを有する第２の半導体チップと、 前記第１の半導体チップと前記第２の半導体チップとを
分離するダイシング領域と、 このダイシング領域上に形成された前記第１の半導体チ
ップおよび第２の半導体チップのテスト回路とを具備
し、 前記第１の半導体チップのコンタクトパッドの一部と前
記テスト回路とが電気的に接続し、かつ、前記第２の半
導体チップのコンタクトパッドの一部と前記テスト回路
とが電気的に接続されていることを特徴とする半導体ウ
ェーハ。 - 【請求項５】 前記テスト回路は、メモリＢＩＳＴ回
路、ロジックＢＩＳＴ回路、テスト用入力データ発生回
路からなる群から選択される少なくとも１つの回路であ
ることを特徴とする請求項４記載の半導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314710A JP2003124275A (ja) | 2001-10-12 | 2001-10-12 | 半導体ウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314710A JP2003124275A (ja) | 2001-10-12 | 2001-10-12 | 半導体ウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124275A true JP2003124275A (ja) | 2003-04-25 |
Family
ID=19132975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001314710A Pending JP2003124275A (ja) | 2001-10-12 | 2001-10-12 | 半導体ウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124275A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294719A (ja) * | 2004-04-05 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2006352487A (ja) * | 2005-06-15 | 2006-12-28 | Epson Toyocom Corp | 圧電発振器の製造方法、及び圧電発振器 |
| EP1826580A2 (en) | 2006-02-28 | 2007-08-29 | Fujitsu Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| JP2010027658A (ja) * | 2008-07-15 | 2010-02-04 | Hitachi Ulsi Systems Co Ltd | プローブ試験方法と半導体ウェハ及びプローブカード |
| US7969169B2 (en) | 2008-04-07 | 2011-06-28 | Elpida Memory, Inc. | Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer |
| JP2014099630A (ja) * | 2013-12-25 | 2014-05-29 | Ps4 Luxco S A R L | 半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法 |
| CN110853696A (zh) * | 2019-10-31 | 2020-02-28 | 上海华力集成电路制造有限公司 | 用于静态存储器功能检测的晶圆允收测试模块和方法 |
-
2001
- 2001-10-12 JP JP2001314710A patent/JP2003124275A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294719A (ja) * | 2004-04-05 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4572564B2 (ja) * | 2004-04-05 | 2010-11-04 | パナソニック株式会社 | 半導体装置 |
| JP2006352487A (ja) * | 2005-06-15 | 2006-12-28 | Epson Toyocom Corp | 圧電発振器の製造方法、及び圧電発振器 |
| JP4661383B2 (ja) * | 2005-06-15 | 2011-03-30 | エプソントヨコム株式会社 | 圧電発振器の製造方法 |
| EP1826580A2 (en) | 2006-02-28 | 2007-08-29 | Fujitsu Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| EP1826580A3 (en) * | 2006-02-28 | 2008-03-19 | Fujitsu Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| US7603248B2 (en) | 2006-02-28 | 2009-10-13 | Fujitsu Microelectronics Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| US7969169B2 (en) | 2008-04-07 | 2011-06-28 | Elpida Memory, Inc. | Semiconductor integrated circuit wafer, semiconductor integrated circuit chip, and method of testing semiconductor integrated circuit wafer |
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| JP2014099630A (ja) * | 2013-12-25 | 2014-05-29 | Ps4 Luxco S A R L | 半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法 |
| CN110853696A (zh) * | 2019-10-31 | 2020-02-28 | 上海华力集成电路制造有限公司 | 用于静态存储器功能检测的晶圆允收测试模块和方法 |
| US11462290B2 (en) | 2019-10-31 | 2022-10-04 | Shanghai Huali Integrated Circuit Corporation | Wafer acceptance test module and method for a static memory function test |
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