JP3097643B2 - 半導体装置の試験方法及び半導体装置 - Google Patents
半導体装置の試験方法及び半導体装置Info
- Publication number
- JP3097643B2 JP3097643B2 JP10006110A JP611098A JP3097643B2 JP 3097643 B2 JP3097643 B2 JP 3097643B2 JP 10006110 A JP10006110 A JP 10006110A JP 611098 A JP611098 A JP 611098A JP 3097643 B2 JP3097643 B2 JP 3097643B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- marking
- circuit
- semiconductor device
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はウエハ上の機能テス
トにより不良と判断されたチップを識別するためにラッ
チアップにより外観上識別可能な損傷を与えることがで
きるマーキング用トランジスタ回路を備えた半導体装置
の試験方法及び半導体装置に関する。
トにより不良と判断されたチップを識別するためにラッ
チアップにより外観上識別可能な損傷を与えることがで
きるマーキング用トランジスタ回路を備えた半導体装置
の試験方法及び半導体装置に関する。
【０００２】
【従来の技術】ウエハ上の機能テストを行う場合には、
不良と判定されたチップはマーキングする必要がある。
この不良チップへのマーキングは、プローバ装置のイン
カなどの機械的手段を用いて行うのが一般的である。し
かし、このような機械的手段では、マーキング位置がず
れた場合に、隣のチップに誤ってマーキングする虞があ
る。そこで、機械的手段に依らずに、ＬＳＩ内部に特殊
回路を設けてマーキングする方法が提案されている。
不良と判定されたチップはマーキングする必要がある。
この不良チップへのマーキングは、プローバ装置のイン
カなどの機械的手段を用いて行うのが一般的である。し
かし、このような機械的手段では、マーキング位置がず
れた場合に、隣のチップに誤ってマーキングする虞があ
る。そこで、機械的手段に依らずに、ＬＳＩ内部に特殊
回路を設けてマーキングする方法が提案されている。
【０００３】図６は、特開昭６１−６４１３７号公報に
記載された半導体装置のマーキング方法を説明するため
の半導体チップの模式的平面図である。この半導体チッ
プ３４には、マーキング専用パッド３１と、ＧＮＤパッ
ド３２と、マーキング用回路３３とが搭載されている。
マーキング用回路３３はアルミニウム等の溶断し易い材
料で構成され、一方がマーキング専用パッド３１に、他
方がＧＮＤパッド３２に接続されている。
記載された半導体装置のマーキング方法を説明するため
の半導体チップの模式的平面図である。この半導体チッ
プ３４には、マーキング専用パッド３１と、ＧＮＤパッ
ド３２と、マーキング用回路３３とが搭載されている。
マーキング用回路３３はアルミニウム等の溶断し易い材
料で構成され、一方がマーキング専用パッド３１に、他
方がＧＮＤパッド３２に接続されている。
【０００４】この従来の半導体装置においては、ウエハ
の機能テストにて、そのチップが不良と判定されたとき
には、マーキング専用パッド３１に高電圧又は高電流を
印加することによって、マーキング用回路３３を溶断さ
せる。その後、溶断箇所を外観上識別することにより、
不良チップを選別する。
の機能テストにて、そのチップが不良と判定されたとき
には、マーキング専用パッド３１に高電圧又は高電流を
印加することによって、マーキング用回路３３を溶断さ
せる。その後、溶断箇所を外観上識別することにより、
不良チップを選別する。
【０００５】また、特開昭６３−１０２３３２号公報に
は、熱発色性色素又はそれを含有する樹脂を半導体装置
チップの表面に塗布しておき、不良品チップの場合に前
記色素に通電して発色させることより不良品チップを識
別する方法が開示されている。
は、熱発色性色素又はそれを含有する樹脂を半導体装置
チップの表面に塗布しておき、不良品チップの場合に前
記色素に通電して発色させることより不良品チップを識
別する方法が開示されている。
【０００６】更に、特開平２−９０５４９号公報には、
良品又は不良品の上昇を入力して保持する記憶素子が内
蔵された半導体装置が開示されている。
良品又は不良品の上昇を入力して保持する記憶素子が内
蔵された半導体装置が開示されている。
【０００７】更にまた、特開平６−５３２９２号公報に
は、半導体集積回路部が異常である場合に、動作チェッ
ク用回路部の電源端子に過大の電圧を印加して動作チェ
ック用回路部を破壊することにより目視等で検出できる
ようにした半導体装置の検査方法が開示されている。
は、半導体集積回路部が異常である場合に、動作チェッ
ク用回路部の電源端子に過大の電圧を印加して動作チェ
ック用回路部を破壊することにより目視等で検出できる
ようにした半導体装置の検査方法が開示されている。
【０００８】更にまた、特開平９−１９９６７２号公報
には、第１及び第２の電極と、内部回路への配線の途中
にヒューズを設け、不良チップに対して、第１及び第２
の電極の両者に入力許容範囲外の電圧を供給してヒュー
ズを切断し、内部回路への電源供給を停止するように構
成された半導体集積回路装置の検査方法が開示されてい
る。
には、第１及び第２の電極と、内部回路への配線の途中
にヒューズを設け、不良チップに対して、第１及び第２
の電極の両者に入力許容範囲外の電圧を供給してヒュー
ズを切断し、内部回路への電源供給を停止するように構
成された半導体集積回路装置の検査方法が開示されてい
る。
【０００９】
【発明が解決しようとする課題】しかし、この特開昭６
１−６４１３７号公報に記載された従来技術において
は、以下に示すような問題点があった。第1の問題点
は、印加する電圧又は電流が不足した場合、マーキング
回路３３が溶断されないことがある。この場合は不良チ
ップを良品だと誤って判断することとなる。第2の問題
点は、逆に過度の電流又は電圧印加を行った場合、隣の
チップまで破壊してしまう虞がある。
１−６４１３７号公報に記載された従来技術において
は、以下に示すような問題点があった。第1の問題点
は、印加する電圧又は電流が不足した場合、マーキング
回路３３が溶断されないことがある。この場合は不良チ
ップを良品だと誤って判断することとなる。第2の問題
点は、逆に過度の電流又は電圧印加を行った場合、隣の
チップまで破壊してしまう虞がある。
【００１０】その他の公報に記載の方法も、過剰な電流
又は電圧を印加する必要があったり、その作動電圧より
低い電圧の場合には、識別できなかったりするという欠
点は上記公報の場合と同様である。また、特開平２−９
０５４９号公報の場合は、専用の記憶素子が必要である
という難点がある。
又は電圧を印加する必要があったり、その作動電圧より
低い電圧の場合には、識別できなかったりするという欠
点は上記公報の場合と同様である。また、特開平２−９
０５４９号公報の場合は、専用の記憶素子が必要である
という難点がある。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、不良チップを確実に識別させることができ
ると共に、隣接するチップへの悪影響がない半導体装置
の試験方法及び半導体装置を提供することを目的とす
る。
のであって、不良チップを確実に識別させることができ
ると共に、隣接するチップへの悪影響がない半導体装置
の試験方法及び半導体装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
の試験方法は、半導体チップにマーキング用トランジス
タ回路を設け、チップの機能テストを実施し、そのチッ
プが不良であると判定されたときに、前記マーキング用
トランジスタ回路にラッチアップを生じさせる信号を入
力し、前記マーキング用トランジスタ回路を損傷させて
外観上識別可能とすることを特徴とする。
の試験方法は、半導体チップにマーキング用トランジス
タ回路を設け、チップの機能テストを実施し、そのチッ
プが不良であると判定されたときに、前記マーキング用
トランジスタ回路にラッチアップを生じさせる信号を入
力し、前記マーキング用トランジスタ回路を損傷させて
外観上識別可能とすることを特徴とする。
【００１３】前記マーキング用トランジスタ回路は、Ｃ
ＭＯＳトランジスタ回路であり、前記ラッチアップを生
じさせる信号を入力させるテスト用信号端子を有するよ
うに構成することができる。この場合に、前記マーキン
グ用トランジスタ回路は、電源パッドと接地パッドとの
間に直列接続されたＰ型ＭＯＳトランジスタ及びＮ型Ｍ
ＯＳトランジスタと、テスト用信号端子に入力が接続さ
れその出力端が前記Ｎ型ＭＯＳトランジスタのドレイン
に接続された第１のインバータと、この第１のインバー
タの出力信号が入力されその出力端が前記Ｐ型ＭＯＳト
ランジスタのドレインに接続された第２のインバータと
を有するものにすることができる。
ＭＯＳトランジスタ回路であり、前記ラッチアップを生
じさせる信号を入力させるテスト用信号端子を有するよ
うに構成することができる。この場合に、前記マーキン
グ用トランジスタ回路は、電源パッドと接地パッドとの
間に直列接続されたＰ型ＭＯＳトランジスタ及びＮ型Ｍ
ＯＳトランジスタと、テスト用信号端子に入力が接続さ
れその出力端が前記Ｎ型ＭＯＳトランジスタのドレイン
に接続された第１のインバータと、この第１のインバー
タの出力信号が入力されその出力端が前記Ｐ型ＭＯＳト
ランジスタのドレインに接続された第２のインバータと
を有するものにすることができる。
【００１４】また、本発明に係る半導体装置は、半導体
チップに機能回路の他に設けられたマーキング用トラン
ジスタ回路と、前記マーキング用トランジスタ回路にラ
ッチアップを生じさせる信号を入力するテスト用信号端
子と、を有し、このテスト用信号端子に信号を入力する
ことにより前記マーキング用トランジスタにラッチアッ
プを生じさせて前記マーキング用トランジスタを損傷さ
せることができることを特徴とする。更に、本発明に係
る他の半導体装置は、半導体チップに機能回路の他に設
けられたマーキング用トランジスタ回路と、前記マーキ
ング用トランジスタ回路にラッチアップを生じさせる信
号を入力するテスト用信号端子と、前記テスト用信号端
子に接続された自己診断テストを行うテスト回路とを有
し、前記テスト回路からの信号により前記マーキング用
トランジスタ回路にラッチアップを生じさせ損傷させる
ことを特徴とする。
チップに機能回路の他に設けられたマーキング用トラン
ジスタ回路と、前記マーキング用トランジスタ回路にラ
ッチアップを生じさせる信号を入力するテスト用信号端
子と、を有し、このテスト用信号端子に信号を入力する
ことにより前記マーキング用トランジスタにラッチアッ
プを生じさせて前記マーキング用トランジスタを損傷さ
せることができることを特徴とする。更に、本発明に係
る他の半導体装置は、半導体チップに機能回路の他に設
けられたマーキング用トランジスタ回路と、前記マーキ
ング用トランジスタ回路にラッチアップを生じさせる信
号を入力するテスト用信号端子と、前記テスト用信号端
子に接続された自己診断テストを行うテスト回路とを有
し、前記テスト回路からの信号により前記マーキング用
トランジスタ回路にラッチアップを生じさせ損傷させる
ことを特徴とする。
【００１５】この半導体装置において、前記マーキング
用トランジスタ回路は、ＣＭＯＳトランジスタ回路であ
るように構成することができる。この場合に、前記マー
キング用トランジスタ回路は、電源パッドと接地パッド
との間に直列接続されたＰ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタと、テスト用信号端子に接続され
その出力端が前記Ｎ型ＭＯＳトランジスタのドレインに
接続された第１のインバータと、この第１のインバータ
の出力信号が入力されその出力端が前記Ｐ型ＭＯＳトラ
ンジスタのドレインに接続された第２のインバータとを
有するものにすることができる。
用トランジスタ回路は、ＣＭＯＳトランジスタ回路であ
るように構成することができる。この場合に、前記マー
キング用トランジスタ回路は、電源パッドと接地パッド
との間に直列接続されたＰ型ＭＯＳトランジスタ及びＮ
型ＭＯＳトランジスタと、テスト用信号端子に接続され
その出力端が前記Ｎ型ＭＯＳトランジスタのドレインに
接続された第１のインバータと、この第１のインバータ
の出力信号が入力されその出力端が前記Ｐ型ＭＯＳトラ
ンジスタのドレインに接続された第２のインバータとを
有するものにすることができる。
【００１６】本発明においては、ラッチアップ特性が特
に弱いトランジスタからなるマーキング用トランジスタ
回路を半導体チップに搭載しておき、ウエハ上の機能テ
スト時において不良と判断されたチップに対し、そのマ
ーキング用トランジスタ回路にラッチアップを発生さ
せ、トランジスタ周辺を破壊させることにより、外観上
不良チップであることを判別させる。このように、本発
明においては、ラッチアップを生じさせる信号は、高電
圧又は高電流である必要がないので、従来のような不都
合が生じない。
に弱いトランジスタからなるマーキング用トランジスタ
回路を半導体チップに搭載しておき、ウエハ上の機能テ
スト時において不良と判断されたチップに対し、そのマ
ーキング用トランジスタ回路にラッチアップを発生さ
せ、トランジスタ周辺を破壊させることにより、外観上
不良チップであることを判別させる。このように、本発
明においては、ラッチアップを生じさせる信号は、高電
圧又は高電流である必要がないので、従来のような不都
合が生じない。
【００１７】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る半導体装置を示す回路図である。本実施例
においては、各チップに、電源パッド１と、テスト用信
号パッド２と、ＧＮＤ（接地）パッド３と、マーキング
用トランジスタ回路４とが設けられている。マーキング
用トランジスタ回路４は、電源パッド１とＧＮＤパッド
３との間に直列に接続されたＰ型ＭＯＳトランジスタ１
０及びＮ型ＭＯＳトランジスタ１１と、第１のインバー
タ８及び第２のインバータ９とを有する。
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る半導体装置を示す回路図である。本実施例
においては、各チップに、電源パッド１と、テスト用信
号パッド２と、ＧＮＤ（接地）パッド３と、マーキング
用トランジスタ回路４とが設けられている。マーキング
用トランジスタ回路４は、電源パッド１とＧＮＤパッド
３との間に直列に接続されたＰ型ＭＯＳトランジスタ１
０及びＮ型ＭＯＳトランジスタ１１と、第１のインバー
タ８及び第２のインバータ９とを有する。
【００１８】第１のインバータ８にはテスト用信号パッ
ド２に接続されていて、このパッド２からテスト用信号
６が入力される。第２のインバータ９は第１のインバー
タ８の出力信号を入力に持つ。Ｐ型ＭＯＳトランジスタ
１０のソース及びゲートは電源パッド１に接続されてい
て、この電源パッド１から電源信号５が入力される。Ｐ
型ＭＯＳトランジスタ１０のドレインは第２のインバー
タ９の出力端に接続されている。Ｎ型ＭＯＳトランジス
タ１１のソース及びゲートはＧＮＤパッド３に接続され
ており、このＧＮＤパッド３からＧＮＤ信号７が入力さ
れる。Ｎ型ＭＯＳトランジスタ１１のドレインは第１の
インバータ８の出力端に接続されている。
ド２に接続されていて、このパッド２からテスト用信号
６が入力される。第２のインバータ９は第１のインバー
タ８の出力信号を入力に持つ。Ｐ型ＭＯＳトランジスタ
１０のソース及びゲートは電源パッド１に接続されてい
て、この電源パッド１から電源信号５が入力される。Ｐ
型ＭＯＳトランジスタ１０のドレインは第２のインバー
タ９の出力端に接続されている。Ｎ型ＭＯＳトランジス
タ１１のソース及びゲートはＧＮＤパッド３に接続され
ており、このＧＮＤパッド３からＧＮＤ信号７が入力さ
れる。Ｎ型ＭＯＳトランジスタ１１のドレインは第１の
インバータ８の出力端に接続されている。
【００１９】図２はマーキング回路４の構造を示す模式
的断面図である。Ｐ型半導体基板１２上にＮウエル領域
１３が形成されており、Ｎウエル領域１３内には、Ｎ型
ウエルコンタクト１４と、Ｐ型トランジスタ１０のソー
ス１５と、Ｐ型トランジスタ１０のゲート１６と、Ｐ型
トランジスタ１０のドレイン１７とが設けられている。
Ｐ型半導体基板１２のＮウエル領域１３以外の領域の表
面には、Ｎ型トランジスタ１１のドレイン１８と、Ｎ型
トランジスタ１１のゲート１９と、Ｎ型トランジスタ１
１のソース２０と、Ｐ型サブコンタクト２１とが設けら
れている。Ｎ型ウエルコンタクト１４と、Ｐ型トランジ
スタソース１５と、Ｐ型トランジスタゲート１６は、電
源パッド１に接続されていて電源信号５が入力されるよ
うになっている。また、Ｎ型トランジスタゲート１９
と、Ｎ型トランジスタソース２０と、Ｐ型サブコンタク
ト２１はＧＮＤパッド３に接続されていてＧＮＤ信号７
が入力される。Ｐ型トランジスタ１０のドレイン１７は
第２のインバータ９の出力に接続され、Ｎ型トランジス
タ１１のドレイン１８は、第１のインバータ８の出力に
接続されている。
的断面図である。Ｐ型半導体基板１２上にＮウエル領域
１３が形成されており、Ｎウエル領域１３内には、Ｎ型
ウエルコンタクト１４と、Ｐ型トランジスタ１０のソー
ス１５と、Ｐ型トランジスタ１０のゲート１６と、Ｐ型
トランジスタ１０のドレイン１７とが設けられている。
Ｐ型半導体基板１２のＮウエル領域１３以外の領域の表
面には、Ｎ型トランジスタ１１のドレイン１８と、Ｎ型
トランジスタ１１のゲート１９と、Ｎ型トランジスタ１
１のソース２０と、Ｐ型サブコンタクト２１とが設けら
れている。Ｎ型ウエルコンタクト１４と、Ｐ型トランジ
スタソース１５と、Ｐ型トランジスタゲート１６は、電
源パッド１に接続されていて電源信号５が入力されるよ
うになっている。また、Ｎ型トランジスタゲート１９
と、Ｎ型トランジスタソース２０と、Ｐ型サブコンタク
ト２１はＧＮＤパッド３に接続されていてＧＮＤ信号７
が入力される。Ｐ型トランジスタ１０のドレイン１７は
第２のインバータ９の出力に接続され、Ｎ型トランジス
タ１１のドレイン１８は、第１のインバータ８の出力に
接続されている。
【００２０】Ｐ型トランジスタドレイン１７とＮウエル
領域１３との重なりは極力小さくし、更に、Ｎ型トラン
ジスタドレイン１８とＮウエル領域１３との間隔も極力
小さくしておく。また、Ｎウエル領域１３は不純物濃度
を低くし、Ｎウエル領域１３の深さを浅くするようにす
る。このことにより、マーキング回路４のラッチアップ
特性が悪くなる。
領域１３との重なりは極力小さくし、更に、Ｎ型トラン
ジスタドレイン１８とＮウエル領域１３との間隔も極力
小さくしておく。また、Ｎウエル領域１３は不純物濃度
を低くし、Ｎウエル領域１３の深さを浅くするようにす
る。このことにより、マーキング回路４のラッチアップ
特性が悪くなる。
【００２１】Ｎ型ウエルコンタクト１４とＰ型サブコン
タクト２１は、ガードバンドとしてマーキング回路４を
取り囲むように配置しておく。これは、マーキング回路
４がラッチアップを起こした際にマーキング回路４の外
の回路に悪影響を与えないためと、外部回路のノイズな
どの原因でマーキング回路４が予想外のラッチアップを
発生しないようにするためである。
タクト２１は、ガードバンドとしてマーキング回路４を
取り囲むように配置しておく。これは、マーキング回路
４がラッチアップを起こした際にマーキング回路４の外
の回路に悪影響を与えないためと、外部回路のノイズな
どの原因でマーキング回路４が予想外のラッチアップを
発生しないようにするためである。
【００２２】次に、図３のフローチャートも参照して、
本実施例の半導体装置の試験方法について説明する。各
チップのウエハ機能テストを実施する前に、電源パッド
１には所定の電源電圧を、ＧＮＤパッド３にはＧＮＤ電
圧を印加する。テスト用信号パッドはローレベルに保持
しておく（ステップＡ１）。
本実施例の半導体装置の試験方法について説明する。各
チップのウエハ機能テストを実施する前に、電源パッド
１には所定の電源電圧を、ＧＮＤパッド３にはＧＮＤ電
圧を印加する。テスト用信号パッドはローレベルに保持
しておく（ステップＡ１）。
【００２３】次に、通常のウエハ機能テストを実行する
（ステップＡ２）。ステップＡ２の結果がＰＡＳＳ（良
品）であれば、そのチップは機能テスト良品と判断し、
処理を終了する（ステップＡ３）。一方、ＰＡＳＳでな
い（不良品）場合は、テスト用信号パッド２に入力する
信号をハイレベルに変更する（ステップＡ４）。
（ステップＡ２）。ステップＡ２の結果がＰＡＳＳ（良
品）であれば、そのチップは機能テスト良品と判断し、
処理を終了する（ステップＡ３）。一方、ＰＡＳＳでな
い（不良品）場合は、テスト用信号パッド２に入力する
信号をハイレベルに変更する（ステップＡ４）。
【００２４】そうすると、Ｐ型トランジスタドレイン１
７はハイレベルに、Ｎ型トランジスタドレイン１８はロ
ーレベルになる。このとき、Ｐ型トランジスタドレイン
１７に蓄えられた正孔の一部はＮウエル領域１３を越え
てＮ型トランジスタドレイン１８に到達し、逆にＮ型ト
ランジスタドレイン１８に蓄えられた電子の一部はＮウ
エル領域１３を通過してＰ型トランジスタドレイン１７
に到達する。そして、Ｐ型トランジスタドレイン１７と
Ｎ型トランジスタドレイン１８との間隔が狭いため、こ
の間に電流が流れやすくなり、これをきっかけにＰ型半
導体基板１２とＮウエル領域１３との間の電流が増幅さ
れ、電源信号５とＧＮＤ信号７との間に多大な貫通電流
が流れるラッチアップ現象が起こる（ステップＡ５）。
マーキング回路４は多大な貫通電流が流れることによ
り、例えばマーキング回路４内にあるアルミニウム配線
が溶断するなど、マーキング回路４内部に何らかの損傷
が生ずる。これにより、例えば、ウエハ上の外観検査に
て、マーキング回路４近辺が破壊されているか否かで不
良チップを識別させることが可能となる（ステップＡ
６）。
７はハイレベルに、Ｎ型トランジスタドレイン１８はロ
ーレベルになる。このとき、Ｐ型トランジスタドレイン
１７に蓄えられた正孔の一部はＮウエル領域１３を越え
てＮ型トランジスタドレイン１８に到達し、逆にＮ型ト
ランジスタドレイン１８に蓄えられた電子の一部はＮウ
エル領域１３を通過してＰ型トランジスタドレイン１７
に到達する。そして、Ｐ型トランジスタドレイン１７と
Ｎ型トランジスタドレイン１８との間隔が狭いため、こ
の間に電流が流れやすくなり、これをきっかけにＰ型半
導体基板１２とＮウエル領域１３との間の電流が増幅さ
れ、電源信号５とＧＮＤ信号７との間に多大な貫通電流
が流れるラッチアップ現象が起こる（ステップＡ５）。
マーキング回路４は多大な貫通電流が流れることによ
り、例えばマーキング回路４内にあるアルミニウム配線
が溶断するなど、マーキング回路４内部に何らかの損傷
が生ずる。これにより、例えば、ウエハ上の外観検査に
て、マーキング回路４近辺が破壊されているか否かで不
良チップを識別させることが可能となる（ステップＡ
６）。
【００２５】このように、本実施例においては、ＬＳＩ
チップ内の特定の位置にあるマーキング回路を破壊させ
ることにより、後工程のウエハ検査にてマーキングされ
ている箇所を容易に認識することが可能となる。また、
本実施例においても、プローバ装置等の機械的手段を用
いるときのようなマーキング箇所のばらつきが解消さ
れ、隣のチップに誤ってマーキングすることがないこと
は勿論である。
チップ内の特定の位置にあるマーキング回路を破壊させ
ることにより、後工程のウエハ検査にてマーキングされ
ている箇所を容易に認識することが可能となる。また、
本実施例においても、プローバ装置等の機械的手段を用
いるときのようなマーキング箇所のばらつきが解消さ
れ、隣のチップに誤ってマーキングすることがないこと
は勿論である。
【００２６】更に、本実施例においては、ＣＭＯＳトラ
ンジスタのラッチアップ特性を利用して、そのトランジ
スタにラッチアップを生じさせることにより、トランジ
スタを破壊するから、従来技術のように、高電圧又は高
電流を印加する必要がない。
ンジスタのラッチアップ特性を利用して、そのトランジ
スタにラッチアップを生じさせることにより、トランジ
スタを破壊するから、従来技術のように、高電圧又は高
電流を印加する必要がない。
【００２７】次に、本発明の他の実施例について説明す
る。図４は本実施例の半導体装置を示す回路図である。
本実施例が図１に示す実施例と異なる点は、テスト用信
号パッド２の代わりに、ＬＳＩ内部で自己診断テストを
行うテスト回路２２を設け、このテスト回路２２による
自己診断テストの結果、このＬＳＩチップが不良である
場合には、テスト回路２２が不良チップであることを示
すフェイル信号２３を出力する。即ち、本実施例におい
ては、図１の実施例のテスト信号６がフェイル信号２３
に置き換わっていることを除けば、その構成は図１及び
図２に示すものと同様である。
る。図４は本実施例の半導体装置を示す回路図である。
本実施例が図１に示す実施例と異なる点は、テスト用信
号パッド２の代わりに、ＬＳＩ内部で自己診断テストを
行うテスト回路２２を設け、このテスト回路２２による
自己診断テストの結果、このＬＳＩチップが不良である
場合には、テスト回路２２が不良チップであることを示
すフェイル信号２３を出力する。即ち、本実施例におい
ては、図１の実施例のテスト信号６がフェイル信号２３
に置き換わっていることを除けば、その構成は図１及び
図２に示すものと同様である。
【００２８】次に、本実施例の動作について、図５のフ
ローチャートも参照して説明する。即ち、各チップのウ
エハ機能テストを実施する前に、電源パッド１には所定
の電源電圧を、ＧＮＤパッド３にはＧＮＤ電圧を印可す
る。テスト回路２２の出力であるフェイル信号２３はロ
ーレベルに保持されている（ステップＢ１）。
ローチャートも参照して説明する。即ち、各チップのウ
エハ機能テストを実施する前に、電源パッド１には所定
の電源電圧を、ＧＮＤパッド３にはＧＮＤ電圧を印可す
る。テスト回路２２の出力であるフェイル信号２３はロ
ーレベルに保持されている（ステップＢ１）。
【００２９】次に、テスト回路２２を用いてＬＳＩチッ
プ自身の自己診断テストを行う（ステップＢ２）。ステ
ップＢ２の結果がＰＡＳＳであれば、そのチップは自己
診断テストで良品と判断され、処理を終了する（ステッ
プＢ３）。一方、ＰＡＳＳでない場合は、テスト回路２
２はハイレベル信号をフェイル信号２３として出力する
（ステップＢ４）。これにより、マーキング用トランジ
スタ回路４がラッチアップを起こす（ステップＢ５）。
そして、マーキング用トランジスタ回路４の破壊箇所で
不良チップを外観上認識する（ステップＢ６）。
プ自身の自己診断テストを行う（ステップＢ２）。ステ
ップＢ２の結果がＰＡＳＳであれば、そのチップは自己
診断テストで良品と判断され、処理を終了する（ステッ
プＢ３）。一方、ＰＡＳＳでない場合は、テスト回路２
２はハイレベル信号をフェイル信号２３として出力する
（ステップＢ４）。これにより、マーキング用トランジ
スタ回路４がラッチアップを起こす（ステップＢ５）。
そして、マーキング用トランジスタ回路４の破壊箇所で
不良チップを外観上認識する（ステップＢ６）。
【００３０】本実施例が図１乃至３に示す実施例と異な
る点は、図１乃至３に示す実施例が、不良チップに対し
てマーキング用トランジスタ回路４内のトランジスタの
ラッチアップを引き起こすトリガーとなる信号を、外部
端子から入力しているのに対し、本実施例が内部回路に
てこれを発生させていることである。このため、本実施
例では、ＬＳＩ内部のテスト回路２２からフェイル信号
２３を発生させることにより、外部端子を１つ削減する
ことが可能である。
る点は、図１乃至３に示す実施例が、不良チップに対し
てマーキング用トランジスタ回路４内のトランジスタの
ラッチアップを引き起こすトリガーとなる信号を、外部
端子から入力しているのに対し、本実施例が内部回路に
てこれを発生させていることである。このため、本実施
例では、ＬＳＩ内部のテスト回路２２からフェイル信号
２３を発生させることにより、外部端子を１つ削減する
ことが可能である。
【００３１】
【発明の効果】以上説明したように、本発明において
は、ＣＭＯＳトランジスタ構成等のマーキング用トラン
ジスタ回路をラッチアップすることにより、このトラン
ジスタを損傷させて不良チップにマーキングを施すか
ら、確実にマーキングすることができ、後工程のウエハ
検査にてマーキングされている箇所を容易に認識するこ
とが可能となる。また、本発明においては、ＣＭＯＳト
ランジスタ等のラッチアップ特性を利用してトランジス
タに損傷を与えるので、従来技術にあるような高電圧又
は高電流を印加する必要がなく、周囲の回路に対する悪
影響を回避することができる。
は、ＣＭＯＳトランジスタ構成等のマーキング用トラン
ジスタ回路をラッチアップすることにより、このトラン
ジスタを損傷させて不良チップにマーキングを施すか
ら、確実にマーキングすることができ、後工程のウエハ
検査にてマーキングされている箇所を容易に認識するこ
とが可能となる。また、本発明においては、ＣＭＯＳト
ランジスタ等のラッチアップ特性を利用してトランジス
タに損傷を与えるので、従来技術にあるような高電圧又
は高電流を印加する必要がなく、周囲の回路に対する悪
影響を回避することができる。
【図１】本発明の実施例に係る半導体装置を示す回路図
である。
である。
【図２】同じくそのマーキング用トランジスタ回路の構
造を示す模式的断面図である。
造を示す模式的断面図である。
【図３】同じくその動作を説明するフローチャート図で
ある。
ある。
【図４】本発明の他の実施例に係る半導体装置を示す回
路図である。
路図である。
【図５】同じくその動作を説明するフローチャート図で
ある。
ある。
【図６】従来の半導体装置のマーキング方法を説明する
ための半導体チップの模式的平面図である。
ための半導体チップの模式的平面図である。
１：電源パッド ２：テスト用信号パッド ３：ＧＮＤパッド ４：マーキング用トランジスタ回路 ５：電源信号 ６：テスト用信号 ７：ＧＮＤ信号 ８、９：インバータ １０：Ｐ型ＭＯＳトランジスタ １１：Ｎ型ＭＯＳトランジスタ ２２：テスト回路 ２３：フェイル信号
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/26
Claims (7)
- 【請求項１】 半導体チップにマーキング用トランジス
タ回路を設け、チップの機能テストを実施し、そのチッ
プが不良であると判定されたときに、前記マーキング用
トランジスタ回路にラッチアップを生じさせる信号を入
力し、前記マーキング用トランジスタ回路を損傷させて
外観上識別可能とすることを特徴とする半導体装置の試
験方法。 - 【請求項２】 前記マーキング用トランジスタ回路は、
ＣＭＯＳトランジスタ回路であり、前記ラッチアップを
生じさせる信号を入力させるテスト用信号端子を有する
ことを特徴とする請求項１に記載の半導体装置の試験方
法。 - 【請求項３】 前記マーキング用トランジスタ回路は、
電源パッドと接地パッドとの間に直列接続されたＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、テス
ト用信号端子に入力が接続されその出力端が前記Ｎ型Ｍ
ＯＳトランジスタのドレインに接続された第１のインバ
ータと、この第１のインバータの出力信号が入力されそ
の出力端が前記Ｐ型ＭＯＳトランジスタのドレインに接
続された第２のインバータとを有することを特徴とする
請求項２に記載の半導体装置の試験方法。 - 【請求項４】 半導体チップに機能回路の他に設けられ
たマーキング用トランジスタ回路と、前記マーキング用
トランジスタ回路にラッチアップを生じさせる信号を入
力するテスト用信号端子と、を有し、このテスト用信号
端子に信号を入力することにより前記マーキング用トラ
ンジスタにラッチアップを生じさせて前記マーキング用
トランジスタを損傷させることができることを特徴とす
る半導体装置。 - 【請求項５】 前記マーキング用トランジスタ回路は、
ＣＭＯＳトランジスタ回路であることを特徴とする請求
項４に記載の半導体装置。 - 【請求項６】 前記マーキング用トランジスタ回路は、
電源パッドと接地パッドとの間に直列接続されたＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、テス
ト用信号端子に接続されその出力端が前記Ｎ型ＭＯＳト
ランジスタのドレインに接続された第１のインバータ
と、この第１のインバータの出力信号が入力されその出
力端が前記Ｐ型ＭＯＳトランジスタのドレインに接続さ
れた第２のインバータとを有することを特徴とする請求
項４に記載の半導体装置。 - 【請求項７】 半導体チップに機能回路の他に設けられ
たマーキング用トランジスタ回路と、前記マーキング用
トランジスタ回路にラッチアップを生じさせる信号を入
力するテスト用信号端子と、前記テスト用信号端子に接
続された自己診断テストを行うテスト回路とを有し、前
記テスト回路からの信号により前記マーキング用トラン
ジスタ回路にラッチアップを生じさせ損傷させることを
特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006110A JP3097643B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の試験方法及び半導体装置 |
| KR1019990000382A KR100309302B1 (ko) | 1998-01-14 | 1999-01-11 | 반도체 장치의 시험방법 및 마킹용 트랜지스터 회로가 설치된 반도체 장치 |
| TW088100422A TW434770B (en) | 1998-01-14 | 1999-01-12 | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
| US09/229,749 US6211689B1 (en) | 1998-01-14 | 1999-01-14 | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006110A JP3097643B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の試験方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11204593A JPH11204593A (ja) | 1999-07-30 |
| JP3097643B2 true JP3097643B2 (ja) | 2000-10-10 |
Family
ID=11629373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006110A Expired - Fee Related JP3097643B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置の試験方法及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6211689B1 (ja) |
| JP (1) | JP3097643B2 (ja) |
| KR (1) | KR100309302B1 (ja) |
| TW (1) | TW434770B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10258511A1 (de) * | 2002-12-14 | 2004-07-08 | Infineon Technologies Ag | Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung |
| FR2868600A1 (fr) * | 2004-04-05 | 2005-10-07 | St Microelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
| US7692442B2 (en) * | 2005-11-17 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus for detecting a current and temperature for an integrated circuit |
| JP2010187047A (ja) * | 2009-02-10 | 2010-08-26 | Renesas Electronics Corp | テスト回路、及びテスト方法 |
| RU2474918C1 (ru) * | 2011-08-16 | 2013-02-10 | Федеральное государственное унитарное предприятие "НПО "ОРИОН" | Способ обнаружения скрытых электрических дефектов матричных или линейных кремниевых моп мультиплексоров |
| TWI494673B (zh) * | 2012-09-21 | 2015-08-01 | Innocom Tech Shenzhen Co Ltd | 顯示裝置 |
| CN103258757B (zh) * | 2013-04-28 | 2015-10-28 | 华东师范大学 | 量子效应光电探测阵列与读出电路的封装测试方法 |
| KR102647936B1 (ko) * | 2023-09-26 | 2024-03-15 | 주식회사 퓨어스마트 | Ic 칩에 대한 고장 판단 방법 및 이러한 방법을 수행하는 ic 칩 인코딩 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164137A (ja) | 1984-09-05 | 1986-04-02 | Sharp Corp | 半導体装置 |
| JPS63102332A (ja) | 1986-10-20 | 1988-05-07 | Matsushita Electronics Corp | 半導体装置の検査方法 |
| JPH0290549A (ja) | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 半導体装置 |
| JPH03196539A (ja) | 1989-12-25 | 1991-08-28 | Mitsubishi Electric Corp | 半導体装置 |
| JPH05198630A (ja) | 1992-01-20 | 1993-08-06 | Nec Corp | 半導体装置 |
| JPH0653292A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | 半導体装置及びその検査方法 |
| US5473500A (en) * | 1994-01-13 | 1995-12-05 | Atmel Corporation | Electrostatic discharge circuit for high speed, high voltage circuitry |
| US5721445A (en) * | 1995-03-02 | 1998-02-24 | Lucent Technologies Inc. | Semiconductor device with increased parasitic emitter resistance and improved latch-up immunity |
| JP3495835B2 (ja) | 1996-01-23 | 2004-02-09 | 松下電器産業株式会社 | 半導体集積回路装置及びその検査方法 |
| US6023186A (en) * | 1996-04-30 | 2000-02-08 | Kabushiki Kaisha Toshiba | CMOS integrated circuit device and inspection method thereof |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
-
1998
- 1998-01-14 JP JP10006110A patent/JP3097643B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-11 KR KR1019990000382A patent/KR100309302B1/ko not_active IP Right Cessation
- 1999-01-12 TW TW088100422A patent/TW434770B/zh not_active IP Right Cessation
- 1999-01-14 US US09/229,749 patent/US6211689B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6211689B1 (en) | 2001-04-03 |
| JPH11204593A (ja) | 1999-07-30 |
| TW434770B (en) | 2001-05-16 |
| KR100309302B1 (ko) | 2001-09-26 |
| KR19990067822A (ko) | 1999-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100466984B1 (ko) | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 | |
| US5861652A (en) | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering | |
| US8164091B2 (en) | Multi-purpose poly edge test structure | |
| CA1188426A (en) | Identification of repaired integrated circuits | |
| KR100358609B1 (ko) | 반도체기판에집적된전자회로의검사방법,전자회로및집적회로 | |
| JP2000011684A (ja) | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 | |
| US7229858B2 (en) | Semiconductor wafer and semiconductor device manufacturing method using the same | |
| JP3097643B2 (ja) | 半導体装置の試験方法及び半導体装置 | |
| US7365555B2 (en) | Semiconductor device, method for testing the same and IC card | |
| US6346820B1 (en) | Characteristics evaluation circuit for semiconductor wafer and its evaluation method | |
| US20030080334A1 (en) | Semiconductor device having test element and method of testing using same | |
| US6175245B1 (en) | CMOS SOI contact integrity test method | |
| JP2713258B2 (ja) | 半導体装置およびその検査方法 | |
| Lisenker et al. | Fault model for VLSI circuits reliability assessment | |
| Sanada | Evaluation and detection of CMOS-LSI with abnormal IDDQ | |
| KR100649827B1 (ko) | 입력 보호회로 | |
| JP3239869B2 (ja) | Ｌｓｉの内部論理判定回路 | |
| KR0164801B1 (ko) | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 | |
| JP2894090B2 (ja) | 半導体装置 | |
| JP2023044103A (ja) | 半導体装置の製造方法および半導体ウェハ | |
| JPH05243356A (ja) | 半導体集積回路装置及びその試験方法 | |
| JPH06295948A (ja) | 半導体素子特性評価方法及び半導体素子特性評価用回路 | |
| KR950015176B1 (ko) | 테스트가 용이한 반도체 칩 | |
| Thian et al. | Illumination-sensitive failure mechanism-a case study on transient I/sub cc/failure | |
| Vinson et al. | Failure Analysis Techniques |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |