KR100309302B1 - 반도체 장치의 시험방법 및 마킹용 트랜지스터 회로가 설치된 반도체 장치 - Google Patents
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Abstract
마킹용 트랜지스터 회로가 반도체 칩에 설치된다. 이 회로는 전원 패드와 접지 패드 사이에 직렬 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터, 시험용 신호 단자에 접속되어 상기 N-형 MOS 트랜지스터의 드레인에 접속된 출력단을 갖는 제 1 인버터와 상기 제 1 인버터의 출력 신호가 입력되어 상기 P-형 MOS 트랜지스터의 드레인에 접속되는 출력단을 갖는 제 2 인버터를 포함한다. 칩의 기능 시험이 실시되어 상기 칩이 불량으로 판정되면, 이어서 상기 마킹용 트랜지스터 회로에 랫치업을 발생시키기 위하여 상기 단자에 입력된 신호는 높은 레벨로 되어 상기 트랜지스터가 손상되고, 그리하여 상기 마킹용 트랜지스터 회로는 외관상 식별 가능해진다. 그 결과로써, 불량칩을 확실하게 식별하고 인접 칩에 악영향을 미치는 것을 방지하는 것이 가능하다.
Description
본 발명은 기능 시험에 의하여 불량이라고 판정된 웨이퍼상의 칩을 식별하기 위하여 랫치업 (latch-up)에 의해 외관상 식별 가능한 손상을 부여할 수 있는 마킹용 트랜지스터 회로가 설치된 반도체 장치의 시험방법 및 마킹용 트랜지스터가 설치된 반도체 장치에 관한 것이다.
웨이퍼 상의 기능 시험을 실시하는 경우에는, 불량이라고 판정된 칩은 마킹될 필요가 있다. 상기 불량칩의 마킹은 프로빙 (Probing) 장치에 설치된 잉커 (inker)등의 기계적 수단을 사용하여 실시하는 것이 일반적이다. 그와 같은 기계적 수단을 사용할 경우에는 마킹 위치가 차이가 나는 경우에 불량칩에 인접한 칩이 잘못 마킹될 염려가 있다. 그러므로, 기계적 수단을 사용하지 않고 LSI에 특수 회로를 설치하여 마킹하는 방법이 제안되어 있다.
도 1 은 일본 특허출원 공개공보 제 61-64137호에 기재된 반도체 장치의 마킹 방법을 설명하기 위한 반도체 칩의 전형적인 평면도이다. 이 반도체 칩 (34)에는 마킹 전용 패드 (31), GND 패드 (32) 및 마킹용 회로 (33)가 제공되어 있다. 상기 마킹용 회로 (33)는 알루미늄과 같이 융합하기 용이한 재료로써 구성된다. 상기 회로 (33)의 일 종단은 상기 마킹 전용 패드 (31)에 접속되고 그것의 다른 종단은 상기 GND 패드 (32)에 접속되어 있다.
종래의 반도체 장치에서는, 웨이퍼 기능 시험에 의하여 상기 칩이 불량이라고 판정될 경우에는, 상기 마킹 전용 패드 (31)에 고전압 또는 고전류를 인가하는 것에 의하여 상기 마킹용 회로 (33)가 융합된다. 이어서, 상기 융합 부분이 외관상 식별되고, 그리하여 상기 불량칩이 선별된다.
또, 일본 특허출원 공개공보 제 63-102332호에는 열발색성 색소 또는 그것을 함유하는 수지를 반도체 장치 칩의 표면에 미리 도포하여 불량칩이 있는 경우에 상기 색소에 전류를 인가하여 발색시키고 불량칩으로 식별하는 것을 특징으로 하는 불량칩 식별 방법이 공개되어 있다.
추가적으로, 일본 특허출원 공개공보 제 2-90549호에는 양품 또는 불량품의 발생을 입력해서 저장하는 기억소자가 내장된 반도체 장치가 공개되어 있다.
또한, 일본 특허출원 공개공보 제 6-53292호에는 예를 들어 동작 확인용 회로부의 전원 단자에 과도한 전압을 인가해서 동작 확인용 회로부를 손상시키는 것에 의하여 반도체 집적 회로부가 이상이 있다는 것이 외관상 검출 가능한 반도체 장치의 검사방법이 공개되어 있다.
더욱이, 일본 특허출원 공개공보 제 9-199672호에는 제 1 및 제 2 전극과 내부회로에 접속된 각각의 배선 중간에 퓨즈 (fuse)를 설치하여, 상기 제 1 및 제 2 전극의 양자에 입력 허용 범위 이상의 전압을 공급하여 퓨즈를 절단하여, 불량칩의 내부 회로에의 전원 공급을 정지하도록 하는 구성을 갖는 반도체 집적회로 장치의 검사방법이 공개되어 있다.
일본 특허출원 공개공보 제 61-64137호에 기재된 상기 종래기술은 다음과 같은 문제점을 갖고 있다. 제 1 문제점으로는, 충분하지 않은 전압 또는 전류가 인가된 경우, 상기 마킹 회로 (33)는 융합되지 않을 수도 있다. 이 경우에, 불량칩은 양품으로 판정된다. 제 2 문제점으로는, 상기 제 1 문제점과는 반대로, 과도한 전류 또는 전압이 인가되면, 불량칩 뿐만 아니라 상기 불량칩에 인접한 칩까지 손상될 염려가 있다.
앞서 언급하지 않은 다른 참고 문헌에 기재된 방법들도 유사한 단점을 갖고 있다; 즉, 과도한 전류 또는 전압이 인가되거나 전압이 동작 전압보다 낮은 경우에는, 불량칩이 식별되지 않을 수도 있다. 그 외에, 일본 특허출원 공개공보 제 2-90549호의 상기 기술은, 전용 기억 소자가 필요하다는 난점이 있다.
따라서, 불량칩을 확실하게 식별하고 상기 불량칩에 인접한 칩에 악영향을미치지 않는 반도체 장치의 시험방법 및 마킹용 트랜지스터 회로가 설치된 반도체 장치를 제공하는 것이 본 발명의 목적이다.
도 1 은 반도체 장치를 마킹하는 종래 방법을 설명하는 반도체 칩의 전형적인 평면도이다.
도 2 는 본 발명에 따른 실시예의 반도체 장치를 도시하는 회로도이다.
도 3 은 본 발명에 따른 실시예의 반도체 장치의 마킹용 트랜지스터 회로의 구조를 도시하는 전형적인 단면도이다.
도 4 는 본 발명에 따른 실시예의 반도체 장치의 동작을 설명하는 플로우 차트이다.
도 5 는 본 발명에 따른 또 다른 실시예의 반도체 장치를 도시하는 회로도이다.
도 6 은 본 발명에 따른 또 다른 실시예의 반도체 장치의 동작을 설명하는 플로우 차트이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 전원 패드
2 : 시험용 신호 패드
3 : GND 패드
4: 마킹용 트랜지스터 회로
5 : 전원 신호
6 : 시험용 신호
7 : GND 신호
8, 9 : 인버터
10 : P-형 MOS 트랜지스터
11 : N-형 MOS 트랜지스터
22 : 시험 회로
23 : 실패 (Fail) 신호
본 발명에 따른 반도체 장치의 시험방법은, 반도체 칩에 마킹용 트랜지스터 회로를 설치하는 단계와; 상기 칩의 기능 시험을 실시하여 상기 칩의 불량 여부를 판정하는 단계와; 상기 칩이 불량으로 판정되었을 경우 상기 마킹용 트랜지스터 회로에 랫치업을 발생시키는 신호를 입력하고, 또한 상기 마킹용 트랜지스터 회로를 손상시켜 상기 마킹용 트랜지스터 회로의 외관상의 식별이 가능케 하는 단계를 포함한다.
상기 마킹용 트랜지스터 회로는 CMOS 트랜지스터 회로이고, 또한 상기 랫치업을 발생시키는 신호를 입력시키는 시험용 신호 단자를 갖고 있는 회로로 구성하는 것이 가능하다. 이 경우에, 상기 마킹용 트랜지스터 회로는: 전원 패드와 접지 패드 사이에 직렬로 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터와; 상기 시험용 신호 단자에 접속되어 그의 출력단이 상기 N-형 MOS 트랜지스터의 드레인에 접속된 제 1 인버터와; 및 상기 제 1 인버터의 출력 신호가 입력되는 제 2 인버터로써, 그의 출력단이 상기 P-형 MOS 트랜지스터의 드레인에 접속된 상기 제 2 인버터를 포함할 수 있다.
추가적으로, 본 발명에 따른 반도체 장치는: 반도체 칩에 설치된 기능회로 이외의 마킹용 트랜지스터 회로와; 상기 마킹용 트랜지스터 회로에 랫치업을 발생시킨 신호를 입력하는 시험용 신호 입력 단자를 포함하고, 상기 시험용 신호 입력단자에 상기 신호를 입력하는 것에 의해 상기 마킹용 트랜지스터에 상기 랫치업을 발생시켜서 상기 마킹용 트랜지스터를 손상시키는 것을 특징으로 한다.
상기 반도체 장치에 있어서, 상기 마킹용 트랜지스터 회로는 CMOS 트랜지스터 회로 구조로 구성될 수 있다. 이 경우에, 상기 마킹용 트랜지스터 회로는: 전원 패드와 접지 패드 사이에 직렬로 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터와; 상기 시험용 신호 단자에 접속되어 그의 출력단이 상기 N-형 MOS 트랜지스터의 드레인에 접속된 제 1 인버터와; 및 상기 제 1 인버터의 출력 신호가 입력되는 제 2 인버터로써, 그의 출력단이 상기 P-형 MOS 트랜지스터의 드레인에 접속된 상기 제 2 인버터를 포함할 수 있다.
본 발명에 따르면, 랫치업 특성이 특히 약한 트랜지스터로 구성된 마킹용 트랜지스터 회로가 반도체 칩에 탑재된다. 웨이퍼 기능 시험이 실시될 경우, 불량이라고 판정된 칩의 상기 마킹용 트랜지스터 회로에 랫치업이 발생되고 트랜지스터 주변 부분이 손상되어, 외관상 불량 칩으로 판별한다. 그러므로, 본 발명에 있어서는, 랫치업을 발생시키는 신호는 고전압 또는 고전류 신호일 필요가 없다. 따라서, 상기 종래기술의 난점은 발생하지 않는다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부도면을 참조하여 구체적으로 설명한다. 도 2 는 본 발명의 실시예에 따른 반도체 장치를 도시하는 회로도이다. 본 실시예에 있어서는, 각 칩에 전원 패드 (1), 시험용 신호 패드 (2), GND(접지) 패드 (3) 및 마킹용 트랜지스터 회로 (4)가 설치된다. 상기 마킹용 트랜지스터 회로 (4)는 상기 전원 패드 (1)와 상기 GND 패드 (3) 사이에 직렬 접속된 P-형 MOS 트랜지스터 (10) 및 N-형 MOS 트랜지스터 (11)와, 제 1 인버터 (8) 및 제 2 인버터 (9)를 포함한다.
상기 제 1 인버터 (8)는 상기 시험용 신호 패드 (2)에 접속된다. 상기 패드 (2)로부터, 시험용 신호 (6)가 입력된다. 상기 제 2 인버터 (9)는 상기 제 1 인버터 (8)의 출력 신호를 입력한다. 상기 P-형 MOS 트랜지스터 (10)의 소스 및 게이트는 상기 전원 패드 (1)에 접속된다. 상기 전원 패드 (1)로부터, 전원 신호 (5)가 입력된다. 상기 P-형 MOS 트랜지스터 (10)의 드레인은 상기 제 2 인버터 (9)의 출력단에 접속된다. 상기 N-형 MOS 트랜지스터 (11)의 소스 및 게이트는 상기 GND 패드 (3)에 접속된다. 상기 GND 패드 (3)로부터, GND 신호 (7)가 입력된다. 상기 N-형 MOS 트랜지스터 (11)의 드레인은 상기 제 1 인버터 (8)의 출력단에 접속된다.
도 3 은 상기 마킹 회로 (4)의 구조를 도시하는 전형적인 단면도이다. P-형 반도체 기판 (12)에 N 웰 (well) 영역 (13)이 형성된다. 상기 N 웰 영역 (13) 내에는 N-형 웰 컨택트 (contact) (14), 상기 P-형 트랜지스터 (10)의 소스 (15), 상기 P-형 트랜지스터 (10)의 게이트 (16) 및 상기 P-형 트랜지스터 (10)의 드레인 (17)이 설치된다. 상기 P-형 반도체 기판 (12)의 상기 N-웰 영역 (13) 이외의 영역의 표면에는 상기 N-형 트랜지스터 (11)의 드레인 (18), 상기 N-형 트랜지스터 (11)의 게이트 (19), 상기 N-형 트랜지스터 (11)의 소스 (20) 및 P-형 서브-컨택트 (sub-contact) (21)가 설치된다. 상기 N-형 웰 컨택트 (14), 상기 P-형 트랜지스터 소스 (15) 및 상기 P-형 트랜지스터 게이트 (16)는 상기 전원 패드(1)에 접속되어 전원 신호 (5)가 상기 컨택트 (14), 상기 소스 (15) 및 상기 게이트 (16)에 입력된다. 상기 N-형 트랜지스터 게이트 (19), 상기 N-형 트랜지스터 소스 (20) 및 상기 P-형 서브-컨택트 (21)는 상기 GND 패드 (3)에 접속되어 GND 신호 (7)가 상기 게이트 (19), 상기 소스 (20) 및 상기 서브-컨택트 (21)에 입력된다. 상기 P-형 트랜지스터 (10)의 드레인 (17)은 상기 제 2 인버터 (9)의 출력에 접속된다. 상기 N-형 트랜지스터 (11)의 드레인 (18)은 상기 제 1 인버터 (8)의 출력에 접속된다.
상기 P-형 트랜지스터 (17)와 상기 N 웰 영역 (13) 사이의 중첩은 최소화된다. 상기 N-형 트랜지스터 드레인 (18)과 상기 N 웰 영역 (13) 사이의 간격은 최단화된다. 상기 N 웰 영역 (13)의 불순물 농도는 낮춰지고 상기 N 웰 영역 (13)의 깊이는 얕게 된다. 그렇게 함으로써, 상기 마킹 회로 (4)의 랫치업 특성이 낮아진다.
상기 N-형 웰 컨택트 (14) 및 상기 P-형 서브-컨택트 (21)는 가드 밴드 (guard band)로써 상기 마킹 회로 (4)를 둘러싸며 배치된다. 이것은 상기 마킹 회로 (4)의 랫치업이 외부 회로에 악영향을 미치지 않도록 하고 외부 회로의 노이즈 등의 원인으로 상기 마킹 회로 (4)에 예상외의 랫치업을 발생시키지 않도록 하기 위한 것이다.
다음으로, 도 4의 플로우 차트를 참조하여 본 실시예에서의 반도체 장치의 시험방법을 설명한다. 각 칩의 웨이퍼 기능 시험을 실시하기 전에, 상기 전원 패드 (1) 및 상기 GND 패드 (3)에 미리 정해진 전원 전압 및 GND 전압이 각각 인가되고 상기 시험용 신호 패드는 로우 (low) 레벨로 유지된다 (단계 A1).
다음으로, 정상적인 웨이퍼 기능 시험이 실시된다 (단계 A2). 상기 단계 A2의 결과가 PASS인 (양품)경우, 상기 칩은 기능 시험에 의해 양품으로 판정되어 처리가 종료된다 (단계 A3). 상기 단계 A2의 결과가 PASS가 아닌 (불량품) 경우, 상기 시험용 신호 패드 (2)에 입력되는 신호는 하이 (high) 레벨로 변경된다 (단계 A4).
그렇게 변경하면, 상기 P-형 트랜지스터 드레인 (17)은 하이 레벨로 되고 상기 N-형 트랜지스터 드레인 (18)은 로우 레벨로 된다. 이 시점에서, 상기 P-형 트랜지스터 드레인 (17)에 축적된 정공의 일부는 상기 N 웰 영역 (13)을 통과하여 상기 N-형 트랜지스터 드레인 (18)에 도달한다. 반대로, 상기 N-형 트랜지스터 드레인 (18)에 축적된 전자의 일부는 상기 N 웰 영역 (13)을 통과하여 상기 P-형 트랜지스터 드레인 (17)에 도달한다. 상기 P-형 트랜지스터 드레인 (17)과 상기 N-형 트랜지스터 드레인 (18) 사이의 좁은 간격으로 인하여, 그 사이에 전류가 흐르게 된다. 이것을 계기로 P-형 반도체 기판 (12)과 상기 N 웰 영역 (13) 사이에 전류를 증폭시키고 상기 전원 신호 (5)와 상기 GND 신호 (7) 사이에 다량의 관통 전류가 흐르는 랫치업 현상이 발생한다 (단계 A5). 다량의 관통 전류가 흐르는 것에 의하여, 상기 마킹 회로 (4)내에 설치된 알루미늄 배선 요소를 융합하는 것과 같이 상기 마킹 회로 (4) 내부는 어느 정도 손상된다. 그리하여 예를 들면, 웨이퍼 외관 검사에서 마킹 회로 (4)의 주변이 손상되었는지 여부에 기초하여 불량칩을 식별하는 것이 가능하다 (단계A6).
전술한 바와 같이, 본 실시예에서, 상기 LSI 칩 내부의 특정 위치에 설치된 마킹 회로를 손상시킨 것에 의하여 이후 공정에서 실시된 웨이퍼 시험에서 마킹되어 있는 부분을 용이하게 인식하는 것이 가능하다. 본 실시예에서, 프로빙 장치 등의 기계적 수단을 사용할 경우에 나타나는 마킹 부분의 변화 문제가 해소될 수 있고 인접한 칩에 잘못 마킹하는 것은 발생하지 않는 것은 물론이다.
더욱이, 본 실시예에서는 상기 CMOS 트랜지스터의 랫치업 특성을 이용하여 상기 트랜지스터의 랫치업을 발생시킨 것에 의해, 트랜지스터를 손상시킨다. 이에 따라서, 상기 종래기술과 달리, 본 실시예에서는 고전압 또는 고전류를 인가할 필요가 없다.
다음으로, 본 발명의 또 다른 실시예를 설명한다. 도 5 는 본 실시예에서 반도체 장치를 도시하는 회로도이다. 본 실시예는 시험용 신호 패드 (2) 대신에 상기 LSI 내부에서 자체진단 시험을 실시하는 시험 회로 (22)가 설치된다는 점에서 도 2에 도시한 실시예와 다르다. 상기 시험 회로 (22)의 자체진단 시험 결과 LSI 칩이 불량인 경우에는, 상기 시험 회로 (22)가 상기 칩이 불량인 것을 나타내는 실패 신호 (23)를 출력한다. 부언하면, 도 2의 실시예에서 상기 시험용 신호 (6)가 실패 신호 (23)로 교체되는 것을 제외하면 본 실시예의 구성은 도 2 및 도 3과 같다.
다음으로, 본 실시예의 동작을 도 6의 플로우 차트를 참조하여 설명한다. 즉, 각 칩에 웨이퍼 기능 시험을 실시하기 전에, 상기 전원 패드 (1) 및 GND 패드(3)에 미리 정해진 전원 전압 및 GND 전압을 각각 인가한다. 상기 시험 회로 (22)의 출력인 상기 실패 신호 (23)는 로우 레벨로 유지된다 (단계 B1).
상기 시험 회로 (22)를 사용하여, LSI 칩 자체에 자체진단 시험이 실시된다 (단계 B2). 상기 단계 B2의 결과가 PASS인 경우, 상기 칩은 자체진단 시험에서 양품이라고 판정되어 처리는 종료된다 (단계 B3). 상기 결과가 PASS가 아닌 경우, 상기 시험용 신호 (22)는 실패 신호 (23)로써 하이 레벨 신호를 출력한다 (스텝 B4). 그 결과로써, 상기 마킹용 트랜지스터 회로 (4)에 랫치업이 발생해서 (단계 B5) 상기 마킹용 트랜지스터 회로 (4)의 손상 부분에서 불량 칩이 외관상 식별된다 (단계 B6).
본 실시예가 도 2 내지 도 4에 도시한 실시예와 다른 점은 다음과 같다. 도 2 내지 도 4의 실시예에서, 상기 마킹용 트랜지스터 회로 (4)내의 상기 트랜지스터의 랫치업을 발생시킨 트리거(trigger) 신호가 외부 단자로부터 입력된다. 본 실시예에서는, 반대로, 해당하는 신호가 상기 내부 회로 내에서 발생된다. 이에 따라서, 본 실시예에서는, 상기 LSI 내부에 설치된 상기 시험 회로 (22)로부터 실패 신호 (23)를 발생시킨 것에 의해 하나의 외부 단자를 감소하는 것이 가능하다.
이상의 설명과 같이, 본 발명에 따르면, 예를 들어 CMOS 트랜지스터 구성의 상기 마킹용 트랜지스터 회로의 랫치업을 발생시키는 것에 의해, 상기 트랜지스터는 손상되고 불량칩은 마킹된다. 불량칩은 확실하게 마킹되고 이후 단계의 웨이퍼 검사에서 마킹한 부분을 용이하게 확인하는 것이 가능하게 된다. 또, 본 발명에 따르면, 상기 트랜지스터가 CMOS 트랜지스터 등의 랫치업 특성을 이용하여 손상되기 때문에, 종래기술에서 보여진 바와 같은 고전압 또는 고전류를 인가할 필요가 없으며 주변 회로에 대한 악영향을 회피하는 것이 가능하다.
Claims (2)
- 반도체 장치의 시험방법에 있어서,반도체 칩에 마킹용 트랜지스터 회로를 설치하는 단계;상기 칩의 기능 시험을 실시하여 상기 칩의 불량 여부를 판정하는 단계; 및상기 칩이 불량으로 판정되었을 경우 상기 마킹용 트랜지스터 회로에 랫치업을 발생시키는 신호를 입력하고, 또한 상기 마킹용 트랜지스터 회로를 손상시켜 상기 마킹용 트랜지스터 회로의 외관상의 식별이 가능케 하는 단계들을 포함하되,상기 마킹용 트랜지스터 회로는, CMOS 트랜지스터 회로이고, 또한 상기 랫치업을 발생시키는 신호를 입력시키는 시험용 신호 단자를 가지며,상기 마킹용 트랜지스터 회로는,전원 패드와 접지 패드 사이에 직렬로 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터,상기 시험용 신호 단자에 접속되어 그의 출력단이 상기 N-형 MOS 트랜지스터의 드레인에 접속된 제 1 인버터, 및상기 제 1 인버터의 출력 신호가 입력되는 제 2 인버터로서, 그의 출력단이 상기 P-형 MOS 트랜지스터의 드레인에 접속된 상기 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 장치의 시험방법.
- 반도체 장치에 있어서,반도체 칩에 설치된 기능회로 이외의 마킹용 트랜지스터 회로; 및상기 마킹용 트랜지스터 회로에 랫치업을 발생시키는 신호를 입력하는 시험용 신호 입력 단자를 포함하되,상기 시험용 신호 입력 단자에 상기 신호를 입력하는 것에 의해 상기 마킹용 트랜지스터 회로에 상기 랫치업을 발생시켜서 상기 마킹용 트랜지스터 회로를 손상시키며,상기 마킹용 트랜지스터 회로는 CMOS 트랜지스터 회로이고,상기 마킹용 트랜지스터 회로는,전원 패드와 접지 패드 사이에 직렬로 접속된 P-형 MOS 트랜지스터 및 N-형 MOS 트랜지스터, 상기 시험용 신호 단자에 접속되어 그의 출력단이 상기 N-형 MOS 트랜지스터의 드레인에 접속된 제 1 인버터, 및 상기 제 1 인버터의 출력 신호가 입력되는 제 2 인버터로서, 그의 출력단이 상기 P-형 MOS 트랜지스터의 드레인에 접속된 상기 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
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