TW434770B - Method for testing semiconductor device and semiconductor device with transistor circuit for marking - Google Patents

Description

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本發明係有關於一種具有用來標識（mark) ，的半導體測試裝置，能夠藉由拴鎖作用（latch晶，電 定義出在一晶圓上之晶月的一種視覺上的損害，而^而 功能性測試’來決定此晶片及一具有用來辨識之一 的半導體裝置是否為有缺陷的（defective ) ^ 電路 a當在一晶圓上進行功能性測試時，一標識其為缺 阳片工作是必須的。—般，缺陷晶片之標識是有效的， 可利用機械裝置如一墨棒（inker)，用於一探針探觸、 兀（probing unit)。但其顧慮即為使用該種機械裝 情形下’當標識之位置移動至下一位置，一片晶片若接^ 下一片有缺陷的晶片，則標識可能會弄錯。因此，過去始 經有申請不利用機械裝置，而於一大型積體電路（曰 scale integration，LSI)中設計一特殊的電路而標識的 方法。 第1圖為一半導體晶片之典型的平面圖，用以說明標 識依半導體裝置之方法，如日本專利公開公報第61_64137 號所述。此半導體晶片34係包括一標識點31，一地（gnd )32，以及一標識電路33。此標識電路33則由一種容易融 合（fuse )的材料，如鋁所組成，而該標識電路之一端係 連接於該標識點31 ’另一端則連接於地32。 於此習知之半導體裝置中’當該晶片係經由該晶圓之 功能性測試而被視為缺陷的，此標識電路3 3則因加入一高 電壓或是高電流至此標識點31而融化。自此，該融化之部

分係為視覺上的定義且該，陷之晶片因此被遮嘁

434770 五、發明說明（2) (screened )。 因此，日本專利公開公痺第63-1 02332號揭露了一種 定義出一缺陷晶片的方法’其中，係預先供應一種熱著色 物質（thermal coloring material)或包含該種熱著色 物質之樹脂至該半導體裝置之晶片表面，且若有任何缺陷 晶片，係藉由提供電流至該著色物質被上色而定義。 此外，日本專利公開公報第2-90549號揭露一種具有 記憶體單元’其用於記憶與儲存一缺陷或非缺陷之升高的 半導體裝置。 更甚於此，日本專利公開公報第6-53293號揭露了一 、 種用於檢查能夠偵測的半導體裝置的方法，例如，於視覺 上而言，係藉由加入一過度之電壓至一工作檢驗電路之電 源供應器端子，而使得該工作檢驗電路部分損毀的一種半 導體積體電路部分異常。 甚 於檢查 且，日 半導體 種構造，係為 線中點 本專利公 積體電路 在連接於 皆接上保 條導

壓至第一與第 應至一 缺陷之晶 專利公開 之麻煩； 路33也許 不具缺陷 開公報第9- 1 99672號揭露了 一種用 的方法，該半導體積體電路具有— 第一與第二電極與一内部電路之每 險絲’再提供一超過輸入所允許之 電極’使得保險絲中斷，因而終止 片其内部電路。 公報第61-64137中所揭露之習知之 第一，若提供不足夠之電壓或電 不會融化’假若如此’則一缺陷之 的、晶片。第二，相對於嘩广點，若 4347?〇 五、發明說明（3) 加入一過高的電壓或電流’則除了損毀該缺陷之晶片’恐 怕連下一片晶片也會損壞。 於上述並未提及之其他參考例子，所述之方法亦具有 類似之問題，亦即，若加入一過高之電流或電壓，或是所 加入之電壓係低於工作電壓，則無法確認出一缺陷之晶 片。此外，曰本專利公開公報第2-90549號所揭露之技術 具有一個缺點即為該記憶體單元並非必須的。

因此，本發明之目標在於提供一種測試依半導體裝置 之方法’其可確定一缺陷之晶片，且不會影響到鄰近該缺 陷晶片之其他晶片，並提供一具有用以辨識之晶體電路的 半導體裝置》 依據本發明之一種測試半導體裝置的方法，包括下列 步驟：提供一具有用以辨識之晶體電路的半導體裝置；對 晶片進行功能性測試’以確認該晶片有否損壞；當該晶片 視為有缺陷的’並損害該標識晶體電路以使該標識晶體於 視覺上係可定義為缺陷的’則輸入一訊號，使拴鎖作用於 該晶體電路發生而辨識。

此用於標識之晶體電路可由—CM〇s晶體電路所構成， 且具有一訊號端，以測試一拴鎖訊號之輸入。在此情形 下’該種用於標識之晶體電路可包括：一 p-型之M〇s電晶體 以及一串聯在一電源供應器與地之間的N型M〇s電晶體；一 第一反相器’係連接於該用於測試之訊號端，且具有—連 接於該N型MOS電晶趙之没極的輸出端：以及一坌_ 器，係輸入該第一反…輸出訊：，且：輸接

434770 五、發明說明（4) 於該P型M0S電晶體之汲極。 此外，依據本發明之一 路，用以標識一提供於一半 試訊號輸入端’用以輸入一 訊號以標識’其中，用於標 訊號係藉由輸入該訊號至該 之晶體電路因此而損壞。 於此種半導體裝置中， CMOS晶體電路構造所構成， 晶體電路可包括··一P型肋5 應器與地之間的N型M0S電晶 該用於測試之訊號端，且具 汲極的輸出端；以及一第二 之輸出訊號，且其輸出端係 極。 依據本發明，一用於標 組成’且其具有特別弱之拴 片上。當完成一晶圓之功能 垂直部分損壞，係於該晶體 識一晶片，因此於視覺上定 本發明中，一用於使得拴鎖 壓或是高電流訊號，所以， 為讓本發明之上述目的 僅，下文特舉一較佳實施例 種半導體裝置包括··一晶體電 導體晶片之功能性電路；一測 於該晶體電路發生拴鎖作用之 識之產生於該晶體電路之拴鎖 輸入訊號測試端且該用於標識 該用於標識之晶體電路可由 在此情形下’此種用於標識之 電晶體’以及串聯在一電源供 體；一第一反相器，係連接於 有一連接於該N型M0S電晶體之 反相器’係輸入該第一反相器 連接於該P型M0S電晶體之汲 識之晶體電路係由一電晶體所 鎖特性，係安裝於一半導體晶 性測試’因為缺陷且該晶體之 電路中發生一拴鎖作用，以標 義其為缺陷之晶片。因此，於 作用發生的訊號並不需要高電 並不會產生習知技術之缺點β 、特徵、和優點能更明顯易 ’並配合所附圖式，作詳細說

434770 —-—--- 五、發明說明（5) 明如下： 圖式之簡單說明： 第1圖為一半導體晶片 識半導體裝置的方法； 十面圖，用以說明習知之褶 第2圖為一雷技 體裝置； ·’不攸據本發明之實施例其半導 第3圖為一截面圖，顯 體裝置之用於桿依據本發明之實施例其半導 第4®主： 電路的構造； 第4圖為一流程圖，

其半導體裝置之操作；、用Μ敘述依據本發明之實施例 半導體積體為電：路以圖及顯不依據本發明之其他實施例其 第6圖為一流程圖，用以敘述依據本發明之其他實施 例其半導體積體電路之操作。 符號說明 31標識點 1電源供應端 3 地（GND ) 5電源供應訊號 7 GND訊號 9第二反相器 11 Ν型M0S電晶體 13 Ν丼 1 5 1 〇之源極 34半導體晶片 2測試訊號端 4用於標識之電路 6測試訊號. 8第一反相器 10 Ρ型M0S電晶體 12半導體基底 Μ Ν型接觸 1 6 1 0之閘極

第8頁 434770 . 五、發明說明（6) 1 8 11之汲極 2 0 11之源極 2 2測試電路 1 7 10之汲極 1 9 1 1之閘極 21 P型接觸 23錯誤訊號 參考圖示，接下來將要清楚地敘述依據本發明之較佳 實施例。第2圖為一電路圖，顯示依據本發明之實施例其 半導體裝置；於此實施例中，每一晶片皆配置一電源供應 端1 ’ —測試訊號端2 ’ 一地（GND )3，以及一用於標識之 晶體電路4。此用於標識之晶體電路4包括一p型M〇s電晶體 10 ’以及串聯在一電源供應端j與地3之間的N型肋8電晶體 Π ’與第一反相器8及第二反相器9。 此第一反相器8係連接至該測試訊號端2，而測試訊號 6係由該測試訊號端2輸入至該第一反相器8 ;第二反相器9 則輸入該第一反相器8之輸出。p型㈣^電晶體10之源極與 閘極係連接於該電源供應端1 ’電源供應訊號5係由該電源 供應端所提供，且p型M0S電晶體1 〇之汲極係連接於該第二 反相器9之輸出端。N型MOS電晶體1 1之源極與閘極係連接 於地（GND)3 ’且由該地（GND)3係產生一GND訊號7。此 N型M0S電晶體11之汲極則連接於該第一反相器8之輸出。 第3圏為截面圖，係顯示此標識電路4之截面構造；一 N井（N well) 13係形成於一 P型半導體基底中。一N型 接觸14 ’該P型晶體1〇之源極15，該p型晶體10之閘極16， 以及該P型晶體1〇之汲極17係提供於該N井13。該N型晶體 11之汲極18，該Ν型晶體11之閘極1 9，該Ν型晶體11之源極

第9頁 434770 五 '發明說明（7) 20，以及一 P型接觸21係提供於此P型半導體基質12之N井 之外的區域表面。此N型接觸14，此P型晶體源極1 5以及此 P型晶體閘極1 6係連接於此電源供應端1，因此電源供應訊 號5輸入此接觸點14，此源極15，以及閘極16。該N型晶體 源極20與P型接觸21係連接於地（GND ) 3，以致地訊號7係 輸入該閘極19，該源極20，以及該接觸點21。此P型晶體 10之汲極17則連接於該第二反相器9之輸出，而N型晶體11 係連接於該第一反相器8之輸出。

在P型晶體17與該N丼13間之重昼作用（overlap)是 盡可能的小，而在N型晶體1 8與N井1 3之間的距離則盡可能 的短。此N井13的濃度純度低，且此N井13的厚度係薄；因 為這樣的作法’標識電路4之拴鎖作用才降低》 此N型接觸14與P型接觸21係排列以環繞該標識電路4 如一警戒部隊（guard band )，因而趨向於防止該標識電 路4之拾鎖作用相反地影響到外部電路，並防止起因於雜 訊或是該外部電路類似之狀況。未預期到之拾鎖作用發生 至該標識電路4。 接著，參考第4圖之流程圖，將要說明於本發明之實 施例中’測試半導體裝置的方法；首先對每一片晶片進行 一晶圓之功能性測試，一預定之電源供應查壓及一地電壓d 係個別供應至該電源供應端丨與地3，且此測試訊號端係為 持低位準（步驟A1 )。 接下來’進行一般性的晶圓功能性測試（步驟A2 ). 當步驟A2之結果係為通過（非缺陷的），則此晶片經此功

434770 五、發明說明（8) 能性測試而視為非缺陷的，且程序結束。（步驟A3 ) ^當 步驟A2之結果不是通過（缺陷的），則輸入此測試訊號端 2之訊號則變為高位準（步驟A4)。 若這樣的改變，則P型晶體汲極1 7轉變成高位準，且n 型晶趙汲極1 8轉變為低位準。此時，一部份儲存於該p型 晶體没極1 7的電洞通過該n井1 3，並到達N型晶體汲極1 8。 相反的’一部份儲存於該N型晶體汲極丨8的電子通過此N井 13 ’並到達該p型晶鱧没極I?。由於在此p型晶體没極I?與 此N型晶體汲極1 8之間的距離窄，電流容易流過其間。這 導致在P型半導體基質12與n井13之間的電流放大，且產生 一拾鎖現象’以致大量的穿透電流在電源供應訊號5與該 地訊號7之間流過（步驟A5 )。大量穿透電流流過的結 果’該標識電路4之内部受到損害’如該標識電路4之鋁導 線凡件融化。因此，不論是否依據該標識電路内垂直方向 上的損壞程度’可能辨識—缺陷的晶片，例如，一晶圓外 觀（appearance )測試（步驟A6 )。 由上述.可以看出於本發明之實施例中，在LSi晶片内 之特定部分所提供之標識電路之破壞，於稍後之步驟，可 以很容易地分辨出於一晶圓中所進行的測試之標識部分。 不消說’在習知之使用機械襞置如墨棒單元所產生的看到 標識部分其變化問題’於本發明之實施例中可以解決，並 且不會發生鄰近晶片之錯誤標識。 更甚於此’本發明之實施例係利用CM〇s電晶體之拴鎖 特性，並造成電晶體之栓鎖，因而損壞該電晶艘。關於這

$ 11頁 434770 五、發明說明¢9) 一點，不像習知技術’本發明之實施例並不需要供應—高 電壓或高電流。

接下來，將要說明依據本發明之其他實施例；第5圖 係為電路圖’顯示於本發明之實施例其半導體裝置。本實 施例與第2圖中所示之實施例不同的地方在於一測試電路 22會在LSI内產生一自我判斷測試（diagnostic test)， 而取代訊號端之測試2。且當測試電路22之自我判斷測試 結果顯示一LS I晶片係為缺陷的，則該測試電路22係輸出 一錯誤訊號23以代表該晶片為缺陷的β換句話說，本發明 之實施例的構造除了在第2圖之實施例中的測試訊號6被錯 誤訊號23取代以外，其餘皆與第2圖及第3圖相同。 參考第6圖，接下來將要說明本實施例之操作；首 先’先對每一晶月進行晶圓功能性測試，再個別加入一預 定之電源供應電壓與一地電壓至該電源供應端1以及地3。 此測試電路22之輸出錯誤訊號23係維持於低位準（步驟Β1 )。利用此測試電路22，於一 LSI晶片中產生一自我判斷 測試（步驟B2 )’當步驟B2之結果為通過，則此晶片於自 我判斷測試中係被視為非缺陷性的，因此程序結束（步驟 B3 ) °若結果不是通過，則此測試訊號22輸出一高位準訊

號作為一錯誤訊號23(步驟B4) ^結果，禧鎖作用發生至 該辨識晶體電路4 (步驟B5 ) ’且此晶片因辨識晶體電路4 之破壞部分而視作缺陷的（步驟B6 )。 本實施例如下所述並不同於第2圖到第4圖之實施例； 於第2圓到第4囷之實施例中’ 一造成該晶體電路内之電晶

第12頁 〇477〇 五、發明說明（10) 體的拴鎖作用，其用於辨識4之觸發訊號係由一外部端點 輸入。而於本實施例中’相對地，在該内部電路中產生一 對應之訊號。因為如此，於本實施例中，藉由在LSI内提 供此測試電路22以產生錯誤訊號，是有可能減少一個外部 端點。 如上所述，依據本發明’藉由造成該晶體電路之拴鎖 作用以辨識，例如，CMOS電晶體構造，此電晶體損壞且辨 識出一缺陷晶片。這缺定一缺陷晶片之辨識，並在之後的 步称中，能夠更容易地於晶圓測試辨識出該標識部分β此 外，依據本發明，因為此電晶體，例如由一CM〇s電晶體之 j鎖特性而受損害’因此並不需要向習知技術中所示加入 高電麼或是高電流，因此防止了影響垂直方向上的電 路。 雖然本發明已以較佳實施例揭露如上，然其並非用以 =定本發明，任何熟習此項技藝者，在不脫離本發明之精 t =圍内’當可作更動與潤飾’因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。

Claims (1)

1. 43477ο 六 '申請專利範圍 驟： 種用於測試一半導體裝置的方法，包括下列步 提供一具有用 對該晶片進行 的 當該晶片係視 使該辨識蟲體於視 體電路產生一拴鎖 2.如申請專利 法，其中，該辨識 測試訊號端，用以 3·如申請專利 法，其中，該辨識 一Ρ型M0S電晶 供應端與一地之間 一第一反相器 連接於該Ν型M0S電 一第二反相器 相器，且其輸出端 4. 一種半導體 —用於辨識之 供於一半導體晶片 一測試訊號輸 該辨識晶體電路之 以標識之晶體電路之半導體晶片； 一功能性測試以決定該晶片是否為缺陷 為缺陷性的’並損壞該辨識晶體電路而 覺上可辨識’則輸入一訊號，以對該晶 作用。 範圍第1項所述之半導體裝置測試方 晶體電路係為CMOS晶體電路，並具有^一 輸入造成拴鎖發生之訊號。 範圍第2項所述之半導體裝置測試方 晶體電路包括： 體與一N型M0S電晶體，係串聯在一電源 9 ，連接於該測试訊说端’且其輸出端係 晶體之汲極；以及 ，該第一反相器之輸出係輸入該第二反 係連接於該P型M0S電晶體之汲極。 裝置，包括： ' 晶體電路，不同於一功能性電路，係提 * 9 入端，用於輸入一造成择鎖作用發生於 訊號，其中，該拴鎖作用係藉由輸入該 Λ

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   六、申請專利範圍 訊號至該測試訊號端而發生裏該辨識晶體電路’而。亥辨s 晶體電路因此損壞。 5. 如申請專利範圍第4項所述之半導體裝置’其中 該辨識晶體電路係為CMOS晶體電路。 ， 6. 如申請專利範圍第4項所述之半導體裝置’其中 該辨識晶體電路包括： 一P型M0S電晶體與一N型M0S電晶體，係串聯在一電;原 供應端與一地之間； 一第一反相器，連接於該測試訊號端，且其輸出端係 連接於該N型M0S電晶體之汲極；以及 一第二反相器，該第一反相器之輸出係 相器，且其輸出端係連接於該P型電曰曰雜八該第二反 日曰趲之及極。

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