JPH0290549A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0290549A JPH0290549A JP24113388A JP24113388A JPH0290549A JP H0290549 A JPH0290549 A JP H0290549A JP 24113388 A JP24113388 A JP 24113388A JP 24113388 A JP24113388 A JP 24113388A JP H0290549 A JPH0290549 A JP H0290549A
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- Japan
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- wafer
- chip
- defective
- inspection
- semiconductor
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- Pending
Links
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に半導体装置製造時にお
ける半導体回路素子の検査結果に基づくチップ選別技術
に関する。
ける半導体回路素子の検査結果に基づくチップ選別技術
に関する。
半導体ウェハかもＩＣチップ（ベレット）全製造するに
当って、半導体ウエノ・−主面上に多数個のチップに対
応するＩＣ回路を形成し、このＩＣ回路の端子忙プロー
バを接触させることにより電気的特性測定を行い、その
検査結果に基いてベレットの“不良“を識別するための
着色液体「インク」を施してウェハ分断後圧「インク」
の付いたベレットを排除する「インクマーク方式」が知
られている。
当って、半導体ウエノ・−主面上に多数個のチップに対
応するＩＣ回路を形成し、このＩＣ回路の端子忙プロー
バを接触させることにより電気的特性測定を行い、その
検査結果に基いてベレットの“不良“を識別するための
着色液体「インク」を施してウェハ分断後圧「インク」
の付いたベレットを排除する「インクマーク方式」が知
られている。
また、他の方法として検査結果により１不良”のベレッ
トに傷を付け、又は高電圧をかけて破壊する「破壊型マ
ーク方式」がある。
トに傷を付け、又は高電圧をかけて破壊する「破壊型マ
ーク方式」がある。
なお、米国特許ＵＳＰ４，４１９，７４７に半導体装置
内に製造プロセスの進行状態や検査結果を記憶する回路
を内蔵させたものがある。ただしこれは回路の良、不良
を選別するためのものではない。
内に製造プロセスの進行状態や検査結果を記憶する回路
を内蔵させたものがある。ただしこれは回路の良、不良
を選別するためのものではない。
前記した「インクで夕方式」によれば、インクを時おり
補給しなければならないこと、インクが液体であるため
に誤って良品ベレットに付着し良品の判別がつかなくな
ること、インク付着後にベーク処理を約−時間程度行う
必要があるのでＳＴ（検査時間）が長くなること、イン
クのセツティングに約１０分を要すること、ならびにセ
ツティングはほとんどマニエアル操作によるため操作き
スが起り易いこと等の欠点がある。
補給しなければならないこと、インクが液体であるため
に誤って良品ベレットに付着し良品の判別がつかなくな
ること、インク付着後にベーク処理を約−時間程度行う
必要があるのでＳＴ（検査時間）が長くなること、イン
クのセツティングに約１０分を要すること、ならびにセ
ツティングはほとんどマニエアル操作によるため操作き
スが起り易いこと等の欠点がある。
前記した「破壊型マーク方式」忙よれば、不良品の再生
（再検査）が不可能であること、および不良品を解析す
ることができないこと等の欠点がある。
（再検査）が不可能であること、および不良品を解析す
ることができないこと等の欠点がある。
また、半導体チップ内に記憶回路を内蔵させる方式では
、チップ内のＩＣ回路が複雑になり、記憶回路の面積が
大きく占めるととになって実際上好ましくない。
、チップ内のＩＣ回路が複雑になり、記憶回路の面積が
大きく占めるととになって実際上好ましくない。
本発明は上記した問題点を解消するためになされたもの
であって、その目的はペレットへのマーキングのための
セツティング、ベーク処理を不要とし、ＳＴ低減を行う
ものであり、また、インク汚れを防止し、不良品の再生
処理を可能とする半導体装置技術を提供することにある
。
であって、その目的はペレットへのマーキングのための
セツティング、ベーク処理を不要とし、ＳＴ低減を行う
ものであり、また、インク汚れを防止し、不良品の再生
処理を可能とする半導体装置技術を提供することにある
。
上記目的は半導体基板上に半導体回路素子な形成すると
ともにこの基板の一部に上記回路素子を検査した結果に
基づく回路素子の”良”もしくは１不良”の電気的情報
を保持する記憶素子を内蔵させることＫより実現できる
、 〔作用〕 半導体チップ（ペレット）中に検査結果による良、不良
な記憶する記憶回路を形成することにより、インクによ
るマーキングや破壊によるマーキングが不要であり、セ
ツティングやベーク処理等の余分な工程を低減し、不良
品の処理も可能となる。
ともにこの基板の一部に上記回路素子を検査した結果に
基づく回路素子の”良”もしくは１不良”の電気的情報
を保持する記憶素子を内蔵させることＫより実現できる
、 〔作用〕 半導体チップ（ペレット）中に検査結果による良、不良
な記憶する記憶回路を形成することにより、インクによ
るマーキングや破壊によるマーキングが不要であり、セ
ツティングやベーク処理等の余分な工程を低減し、不良
品の処理も可能となる。
以下実施例について図面を参照し説明する。
第１図はウェハの状態における半導体チップ（ペレット
）全体を示す平面図である。同図において、１は一つの
チップとなる基板部分、２はロジック回路やリニア回路
を含むＩＣ形成部分であり、斜線ハツチングを施した部
分は周辺部であって、配線端子（ポンディングパッド）
等が設けである。３は記憶素子と他領域領域とを電気的
に隔離するアイソレージロン部である。このアイソレー
ジ１７部３は記憶素子や電極が内部回路（ＩＣ）２に影
響しないように充分の間隔をもたせてあり１例えばＳｉ
Ｏ＊（酸化シリコン）のごとき絶縁体が好ましい。４は
不揮発性の記憶素子であって、たとえば（ＥＰ−ＲＯＭ
、ＥＥＰ−ＲＯＭ）等からなる。
）全体を示す平面図である。同図において、１は一つの
チップとなる基板部分、２はロジック回路やリニア回路
を含むＩＣ形成部分であり、斜線ハツチングを施した部
分は周辺部であって、配線端子（ポンディングパッド）
等が設けである。３は記憶素子と他領域領域とを電気的
に隔離するアイソレージロン部である。このアイソレー
ジ１７部３は記憶素子や電極が内部回路（ＩＣ）２に影
響しないように充分の間隔をもたせてあり１例えばＳｉ
Ｏ＊（酸化シリコン）のごとき絶縁体が好ましい。４は
不揮発性の記憶素子であって、たとえば（ＥＰ−ＲＯＭ
、ＥＥＰ−ＲＯＭ）等からなる。
５は電極端子（パッド）であって、記憶素子とＡｅ配線
で結ばれる。
で結ばれる。
第２図は他の実施例を示すものであって、記憶素子を拡
大した平面図である。
大した平面図である。
不揮発性記憶素子は最低１個あればよいが、その場合、
同図に示すように記憶素子４と電極５との間に示すよう
に記憶素子４と電極５との間にヒユーズ６を介在させＡ
ｅ線７で接続する。記憶素子４が動作不良の場合、ヒユ
ーズ６を熔断する。
同図に示すように記憶素子４と電極５との間に示すよう
に記憶素子４と電極５との間にヒユーズ６を介在させＡ
ｅ線７で接続する。記憶素子４が動作不良の場合、ヒユ
ーズ６を熔断する。
これにより、保持電圧なｄにしたのと同じ状態となる。
このとき、そのペレットは不良品となる。
第３図は記憶素子４を複数個用いて並列接続したもので
、不要なものはヒユーズ６を熔断することで歩留を向上
させることができる。
、不要なものはヒユーズ６を熔断することで歩留を向上
させることができる。
次に第４図（工程ブロック線チャート）全参照し、実施
態様を説明する。
態様を説明する。
（ａ） 半導体ウェハ上に複数のチップに対応するＩ
Ｃ（回路素子）を形成し、各チップごとに記憶素子４を
内蔵させる。
Ｃ（回路素子）を形成し、各チップごとに記憶素子４を
内蔵させる。
Φ） ウニへの状態で、各チップに対応するＩＣにプロ
ーブを接触させて外部の試験装置により電気的特性９機
能の検査を行う。
ーブを接触させて外部の試験装置により電気的特性９機
能の検査を行う。
（Ｃ） 検査の結果に基づいて電極３を通じて外部か
ら記憶素子４に電圧を印加する、または、記憶素子に光
を照射する。電圧印加または光照射の入力に応じた状態
で記憶素子に情報が保持（記憶）され、電源を切った後
もその状態を保持しつづける。
ら記憶素子４に電圧を印加する、または、記憶素子に光
を照射する。電圧印加または光照射の入力に応じた状態
で記憶素子に情報が保持（記憶）され、電源を切った後
もその状態を保持しつづける。
たとえば、良品の場合には、保持電圧な°Ｌ″とし、不
良の場合は“Ｈ”として記憶する。
良の場合は“Ｈ”として記憶する。
（ｄ） この後、クエハスクライビング、又はダイシ
ング忙より、個々のＩＣを有するチ・ノブ（ペレット）
Ｋ分割する。
ング忙より、個々のＩＣを有するチ・ノブ（ペレット）
Ｋ分割する。
（ｅ） 半導体チップをパッケージングに組立る際に
、上記記憶素子の電極にコンペレータのプローバを接触
させて検知し、良、不良を判定して不良チップはその場
で排除することになる。
、上記記憶素子の電極にコンペレータのプローバを接触
させて検知し、良、不良を判定して不良チップはその場
で排除することになる。
本発明は以上説明したように構成されているので以下に
記載のような効果を奏する。
記載のような効果を奏する。
＋１１ 半導体装置の検査のためのセツティングが不
要であり、それによって工数作業時間低減ができ、検査
ミスを防止できる。
要であり、それによって工数作業時間低減ができ、検査
ミスを防止できる。
（２）記憶素子について検査するのであるから、在来の
インクマーク方式の場合の誤マーキング、インク汚れを
防止できる。
インクマーク方式の場合の誤マーキング、インク汚れを
防止できる。
（３）ベーク処理が不要であり、それによる時間低減に
なる。
なる。
（４）マーキングを電気的に行うので、マーキング装置
についてもほとんどメンテナンス７１Ｊ−トスることが
できる、 （５）組立時の良品、不良品の検出も電気的に行うこと
ができ、ここでも時間低減となる。
についてもほとんどメンテナンス７１Ｊ−トスることが
できる、 （５）組立時の良品、不良品の検出も電気的に行うこと
ができ、ここでも時間低減となる。
（６）マーキングされたベレツ）［ついても、再生。
解析が可能である。
（カ ペレット寸法の大きいＩＣはど効果が大きく、ま
た、大量生産を要する半導体製品に適用して有効である
。
た、大量生産を要する半導体製品に適用して有効である
。
第１図乃至第４図は本発明の一実施例を示し、このうち
第１図はウェハ段階時の半導体装置の概略平面図である
、 第２図及び第３囚は記憶素子の部分の一部拡大平面図で
ある。 第４図は概略工程のブロックチャートである。 １・・・半導体チップ（ベレット）、２・・・ＩＣ形成
部、３・・・アイソレージ１７部、４・・・記憶素子、
５・・・電極、６・・・ヒーーズ、７川配線。 第１図 第２図 第 ３ 図 ／ −手 コＥ亡手トチ・ン７・（マレントン２−１Ｃ
彬氏郭 ３−１イ〜ル−ジ３ンπδ づｌ ｆｙ−ト舅鷺１１ミブ： Ｊ−賽グＱ
第１図はウェハ段階時の半導体装置の概略平面図である
、 第２図及び第３囚は記憶素子の部分の一部拡大平面図で
ある。 第４図は概略工程のブロックチャートである。 １・・・半導体チップ（ベレット）、２・・・ＩＣ形成
部、３・・・アイソレージ１７部、４・・・記憶素子、
５・・・電極、６・・・ヒーーズ、７川配線。 第１図 第２図 第 ３ 図 ／ −手 コＥ亡手トチ・ン７・（マレントン２−１Ｃ
彬氏郭 ３−１イ〜ル−ジ３ンπδ づｌ ｆｙ−ト舅鷺１１ミブ： Ｊ−賽グＱ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主表面に半導体回路素子が形成され
るとともに、上記基板の一部に上記回路素子の特性・機
能を検査した結果に基づく“良”もしくは“不良”の情
報を入力保持する記憶素子が内蔵されていることを特徴
とする半導体装置。 ２、記憶素子は不揮発性記憶素子である請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24113388A JPH0290549A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24113388A JPH0290549A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290549A true JPH0290549A (ja) | 1990-03-30 |
Family
ID=17069772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24113388A Pending JPH0290549A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
| US6211689B1 (en) | 1998-01-14 | 2001-04-03 | Nec Corporation | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
| FR2868600A1 (fr) * | 2004-04-05 | 2005-10-07 | St Microelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
-
1988
- 1988-09-28 JP JP24113388A patent/JPH0290549A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
| US6211689B1 (en) | 1998-01-14 | 2001-04-03 | Nec Corporation | Method for testing semiconductor device and semiconductor device with transistor circuit for marking |
| FR2868600A1 (fr) * | 2004-04-05 | 2005-10-07 | St Microelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
| WO2005101482A1 (fr) * | 2004-04-05 | 2005-10-27 | Stmicroelectronics Sa | Procede de preparation de puces electroniques, et ensemble de puces en resultant |
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