JP2001273793A - 半導体生産システム及び半導体装置の生産方法 - Google Patents

Abstract

(57)【要約】 【課題】 不良と判定された組立品のチップ位置情報を
パッケージの樹脂を除去せずに読み取り、不良原因の排
除を迅速に行い、チップの歩留まりを早く向上させる半
導体装置生産システムを提供する。 【解決手段】 置換アドレス読取装置41は、パッケージ
に封止された後の試験において不良となった半導体装置
の冗長回路から冗長アドレスを読み出す。チップ位置解
析装置42は、この冗長アドレスの組み合わせから、不良
となった半導体装置のロット番号，ウエハ番号及びチッ
プ番号を推定する。不良分布生成装置３２は、得られた
ロット番号，ウエハ番号及びチップ番号に基づき、ロッ
ト内の各ウエハにおける不良チップの分布を生成する。
不良原因推定装置34は、この分布に基づき、ウエハ工程
における不良原因となった製造装置やプロセス工程の推
定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、ウエハを複数の
チップに分割した後に不良となった半導体装置の不良原
因を推定する半導体生産システムとその生産方法および
不良解析装置に関するものである。

【０００２】

【従来の技術】近年、電子機器のライフサイクルは年々
短くなり、開発者は短期間に電子機器の設計を完了させ
て、タイムリーに市場に供給することが求められてい
る。また、電子機器に搭載される半導体装置の機能は向
上し、チップ上に形成される回路の高集積化が精力的に
行われる一方、半導体装置の低価格化が一層求められて
いる。

【０００３】通常、半導体装置は、数十種類の製造装置
（以下、製造ラインという）を用い、半導体ウエハに対
して所定のプロセス工程（ウエハ工程）が施されて製造
されている。半導体装置が低価格で安定的に供給される
ためには、１枚のウエハから得られる良品の数（以下、
収量という）、また、その比率（以下、歩留まりとい
う）を上げなければならない。製造装置は一般に複雑な
機構を有しており、数多くの歩留まり悪化要因を含んで
いる。また、製造装置の使い方やプロセス工程の条件設
定により、歩留まりは大きく左右される。

【０００４】新たに開発された半導体装置を量産開始す
る場合、あるいは、新たな製造装置を製造ラインに追加
した場合など、製造ラインの管理者は不良原因を解析し
て、製造ラインやプロセス工程を改善し、所望の歩留ま
りに収束するよう努力している。また、所望の歩留まり
に収束した後も、製造ラインの管理者は製造ラインを常
にモニタし、歩留まり悪化の兆しを事前にキャッチし、
安定した歩留まりを維持するよう努めている。

【０００５】このように、高集積化に必要な複数のプロ
セス工程の開発、及びこのプロセス工程の安定化を迅速
に行わなければ、必要とされる半導体装置を効果的なタ
イミングにおいて安定して出荷することが困難である。
このため、半導体装置の製造に必要な製造ラインやプロ
セス工程の開発、及び安定化には、半導体装置の不良解
析を行い、この不良解析の結果得られる不良原因と、そ
の要因である製造ラインやプロセス工程の不具合を直し
ていくことが不可欠である。

【０００６】しかしながら、１つの半導体装置ができる
までには、数１０もの製造装置と数１００ものプロセス
工程があり、どの製造装置またはプロセス工程で不良が
発生したかをいかに速く特定するかが大きな問題とな
る。不良原因の特定方法として、不良となった半導体装
置のウエハ上における不良分布、及びこのロットにおけ
るウエハ位置の不良依存性などにより行うことが知られ
ている。すなわち、不良となった半導体装置のチップの
ウエハ上における分布、及びこのウエハのロットにおけ
る位置により、半導体装置が不良となる原因となった製
造装置やプロセス工程を推定することが可能である。

【０００７】特開平１１−４５９１９号公報（以下、第
１従来技術という）には、複数の製造装置から構成され
る製造ラインおよび所望の製造工程（プロセス工程）で
半導体基板（ウエハ）を製造するとき、製造された複数
の半導体基板について各半導体基坂上に発生した不良の
位置を検査装置で検査する検査工程と、該検査工程で検
査された各半導体基板上の不良の位置データを半導体基
板上に対して設定された格子状の画素からなる画像デー
タ上に座標指定し、該画像データ上において格子状の画
素毎に不良の個数を複数の半導体基板について加算して
不良分布画像データを作成する不良分布画像データ作成
工程と、該不良分布画像データ作成工程で作成された不
良分布画像データを、複数用意された不良の発生原因が
推定可能な事例データベースと照合解析して不良の発生
原因を究明する不良解析工程とに基づいて行うことが開
示されている。

【０００８】例えば、図２３に示すように、ウエハ１０
０上の不良分布がパターン１１１であれば、過去に作成
した事例データベースと照合解析することにより、工程
Ａに原因があり、パターン１１３であれば工程Ｃに原因
があると推定できる。また、１つのロットを複数の同一
種類の製造装置（製造号機Ａ及び製造号機Ｂ）で枚葉式
に処理する工程があった場合、図２４に示されるよう
に、製造号機Ｂによる不良分布のパターン１１５が、製
造号機Ａのパターン１１４より多いと、製造号機Ｂ原因
があると推定できる。

【０００９】また、第１従来技術には明示されていない
が、図２５に示すように、同じ時に処理された全てのロ
ットにおいて、ウエハ１００の下部領域１０２に不良と
なる半導体装置が集中して存在することがある。この場
合、レジスト除去や酸化膜除去における浸漬型のウェッ
トエッチング工程が不良原因であると推定される。その
理由は、この工程においてウエハをエッチング液に浸漬
して引き上げるとき、ウエハは上部より下部の半導体装
置の方が長い時間浸漬され、かつ、引き上げたときエッ
チング液が下部方向に流れ、ウエハ下部領域１０２のパ
ターンや薄膜が余計にエッチングされることになるため
である。また、ウエハ１００の周辺領域に不良となる半
導体装置が集中して存在することがある。これはプラズ
マエッチング装置が不良原因であると推定され、その理
由は、周辺領域で電界が不均一になるためである。

【００１０】さらに、ウエハ番号Ｗ１において不良と判
定された半導体装置の数が、同一ロットの他のウエハ番
号Ｗ２〜Ｗ２５に比較して大幅に多くなった場合、パッ
チ式のプロセス工程が原因であると推定される。例え
ば、図２６に示すように、ウエハ番号Ｗ１〜Ｗ２５がキ
ャリア５０２に面方向に一列に並べられ、処理槽５００
内において処理液５０１によりウェットエッチングが行
われる。このとき、ウエハ番号Ｗ１〜Ｗ２５は矢印Ａの
方向が半導体装置の回路が形成された表面となってい
る。ウエハ番号Ｗ２〜Ｗ２５のウエハは表面側の空間が
狭いので反応済みのエッチング液が滞留するのに対し
て、ウエハ番号Ｗ１のウエハは他のウエハと比較して多
くの新鮮な処理液が存在するので、エッチングの進行が
早くなる。

【００１１】特開平１０−３３９９４３号公報（以下、
第２従来技術という）には、マスクまたはレチクルを用
いて投影露光を行う工程を有する半導体装置の製造方法
において、被露光半導体ウエハ上のチップ位置特定のた
めにチップ座標を用い、被露光半導体ウエハ上に分布し
ている不良チップのチップ座標データから、当該不良が
マスクまたはレチクルに起因するものか否かを判断し、
マスクまたはレチクルの欠陥の位置検出を短時間で容易
に行えるようにしたことが開示されている。

【００１２】例えば、図２７に示すように、ウエハ１０
０上の半導体装置が周期的に不良と判定される場合、マ
スクまたはレチクル１０１に起因することが推定され
る。いま、４つの半導体装置用パターン（露光単位）が
１つのレチクル１０１に形成され、特定の領域１０１ａ
に欠陥があるとする。このレチクル１０１を用いてステ
ッパによりウエハ上のレジストに焼き付けると、図２７
に示すように、ウエハ上で露光単位内の特定の位置が周
期的に不良となる。なお、図２７で「×」印の付いてい
るチップが不良チップを示している。

【００１３】上述したように、ウエハにおける不良と判
定された半導体装置のチップ位置依存、及びロットにお
けるウエハの位置依存に基づき、不良原因となったプロ
セス工程を推定することができる。現在、プロセス工程
に対する不良解祈は、半導体装置が不良となった原因の
プロセス工程の推定を、ウエハ状態における検査の結果
に基づき行っている。

【００１４】その後、ウエハ用テスタで所定の検査項目
をＰＡＳＳした半導体装置だけをパッケージに封入・組
立する。この状態の半導体装置を組立品と呼ぶ。その
後、この組立品を組立品用テスタで更に検査する。この
とき、検査項目がウエハ状態の検査より多くなるので、
ウエハ用テスタで除去できなかった不良が選別され、同
時に、組立段階に生じた不良も選別除去される。これら
の検査に合格した半導体装置だけが製品として出荷され
る。

【００１５】

【発明が解決しようとする課題】しかしながら、ウエハ
状態における半導体装置の検査は、高価な検査装置（ウ
エハ用テスタ）を用いて行われる。プローブに浮遊容量
があることや、半導体装置の高速化にウエハ用テスタの
高速化が間に合わないなどの理由により、高邁な動作検
査をウエハ状態で行うことができない。また、高い電圧
をかけて行う耐圧検査、常温／低温／高温の環境で行う
環境テストなどの特殊な検査項目もウエハ状態で行うに
は効率が悪い。さらに、ウエハ状態では複数の半導体装
置が同一の半導体基坂上に形成されているので、他のチ
ップからの干渉が生じる様な検査項目などを行うことが
できないという問題がある。

【００１６】また、限られた数のプローブを介して制御
信号やデータなどを半導体装置の入出力用のパッドに与
えるため、多数の半導体装置を同時に検査することがで
きない。言い換えれば、ウエハ状態における半導体装置
の検査には、一度に検査できる半導体装置の数が限られ
るため、多くの動作及び電気特性の検査を行うと生産効
率が低下する欠点もある。これにより、ウエハ状態にお
ける半導体装置の検査を増加させられない背景がある。

【００１７】たとえば、ウエハ状態で１チップずつ検査
が行われる場合、生産性を確保するためには、限られた
検査項目だけを選び、検査項目として２０項目を検査時
間５分で行わなければならない。これに対して、組立品
は６４〜１２８個を検査用基板に実装して多数の検査用
基板を並列に検査することができるので、検査項目が４
００項目あって検査時間が２時間要しても、半導体装置
１個あたりに要する時間は短くすることができる。

【００１８】組立後の検査において不良と判定される半
導体装置は、ウエハ検査での不良率に比べれば多くはな
いが、ある程度の割合で存在する。ウエハ段階における
不良率低減だけでなく、組立品の不良率を速やかに低減
することが必要である。しかし、一旦、パッケージに組
み立てると、組立品はウエハ状態における位置情報を有
していないので、第１、第２従来技術のようなプロセス
工程の推定が行えないという欠点がある。

【００１９】このため、ウエハ状態において良品と判断
された半導体装置の中には、パッケージに封止した組立
後に、上述した試験において不良と判定される半導体装
置が多く存在するため、従来の不良原因となるプロセス
工程の推定には、正確なプロセス工程の推定が行えない
という欠点がある。すなわち、ウエハ状態の試験の結果
だけでは、不良の原因となるプロセ工程の推定に用いら
れる半導体装置のデータとして、実際の解析に必要なデ
ータ数としては不十分であることが考えられる。

【００２０】以上の欠点を解決するため、特開平４−２
８８８１１号公報（以下、第３従来技術という）には、
ウエハ情報、及びこのウエハにおける半導体装置のチッ
プ位置情報をウエハ工程の段階で、各チップに特有なパ
ターンデータとして半導体装置のチップ表面に形成して
おき、市場不良となった半導体装置のウエハ情報などを
得る方法が開示されている。しかしながら、第３従来技
術を利用して、パッケージ組立後に、半導体装置が不良
と判定されたとき、パッケージの樹脂を除去し、上記パ
ターンデータを顕微鏡により、逐一確認しながらウエハ
情報などを読み取り、ウエハ上の不良と判定された半導
体装置の不良分布を生成する必要がある。

【００２１】このため、上記ウエハ上におけるチップの
位置確認方法には、解析する必要のある全ての半導体装
置のパッケージの封止の樹脂を除去する必要があるた
め、非常な時間が必要となるという欠点がある。さら
に、上記ウエハ上におけるチップの位置確認方法には、
解析者が顕微鏡で一つずつチップのパターンデータを読
み取っていくため、同様にパターンデータの読み取りに
時間がかかり、かつパターンデータの読み取り違いが起
こる可能性が高いという欠点がある。また、一旦パッケ
ージの樹脂を除去すると、半導体装置の表面が樹脂を除
去する液で侵される、半導体チップと外部端子とを接続
するためのボンディングワイヤが外れたりするため、組
立品の電気的検査を行うことは事実上不可能となり、ど
の特性が不良となったのか検査できなくなる。

【００２２】特開平１１−４５８３９号公報（以下、第
４従来技術という）には、所在のウエハに所定の回路機
能を有する多数の半導体チップ領域を形成した後、各チ
ップ領域を分割する前に、チップ領域毎に設けた記憶素
子などにウエハ上のチップ位置情報を付与することで、
各半導体チップの製造プロセス履歴すなわち製造データ
と半導体チップの特性データとの関連付けを容易化し、
チップ実装後の半導体製品の歩留まり改善を従来より格
段に容易化可能にすることが開示されている。

【００２３】第４従来技術は、組立後に不良となった半
導体装置が、ウエハ段階でどのような製造プロセス履歴
と特性データであったかを知ることで不良解析を短期間
で行うようにするものである。しかし、第４従来技術に
は、不良解析の手順について示唆する記載はなく、また
第１、第２従来技術を適用することも考えられていな
い。

【００２４】仮に、組立後の検査の結果とウエハの位置
情報を関連付けたとしても、不良の原因となるプロセス
工程の推定に用いられる不良品のデータ数としては不十
分である。すなわち、組立品の不良数は前述のようにウ
エハ段階の不良数に比べて少ないので、ウエハ位置に対
応させて不良分布を描いても、どの不良分布パターンに
対応するか判断するだけの解祈に必要なデータが得られ
ないことがあり、不良分布パターンを誤認することがあ
った。また、第４従来技術は、ウエハの位置情報を半導
体装置本来の機能とは別に設けられなければならず、半
導体装置のチップサイズが大きくなり、低価格化を阻害
するという問題もある。

【００２５】本発明はこのような背景の下になされたも
ので、パッケージ組立後の半導体装置であっても、ウエ
ハにおける半導体装置のチップ位置情報、ウエハ位置情
報、ロット情報を取得することができ、また、少量の不
良数であっても不良分布パターンを誤認することなく解
析することができ、不良原因のプロセス工程の改善を迅
速に行え、チップの歩留まりを速く向上させられ、か
つ、パッケージの樹脂を除去せずに、半導体装置のチッ
プのロット情報、ウエハ情報及びこのウエハにおけるチ
ップの位置情報を抽出することが可能な半導体生産シス
テムを提供することにある。また、他の目的は、半導体
装置が本来有する機能を利用して、ウエハにおける半導
体装置のチップ位置情報、ウエハ位置情報、ロット情報
を取得することができるようにしたウエハ情報取得方法
を提供することにある。

【００２６】

【課題を解決するための手段】請求項１記載の発明は、
半導体生産システムにおいて、複数の半導体チップが格
子状に配列されたウエハを所定のウエハ製造装置で製造
する製造ラインと、前記半導体チップの電気的特性を検
査するウエハ用テスタと、前記半導体チップにウエハ上
の位置情報を書き込む位置情報書込手段と、前記ウエハ
用テスタよリ出力される第１検査結果と前記ウエハ上の
チップ位置情報とを関連付けて記憶するウエハ検査情報
記憶手段と、前記ウエハを個々の前記半導体チップに分
割し、パッケージに封入された半導体験置を製造するパ
ッケージ組立装置と、前記半導体装置の電気的特性を検
査する製品用テスタと、パッケージヘ封入された後に前
記半導体装置の前記ウエハ上の位置情報を検出するチッ
プ位置検出手段と、前記製品用テスタより出力される第
２検査結果と前記チップ位置検出手段により検出された
前記ウエハ上のチップ位置情報とを関連付けて記憶する
ウエハ検査情報記憶手段と、前記第１と第２検査結果お
よび前記チップ位置情報に基づき前記ウエハ用テスタで
不良と判定された位置情報と前記製品用テスタで不良と
判定された位置情報とをまとめてウエハに対応した位置
の不良分布を生成する不良分布生成装置とを具備し、前
記不良分布に基づき不良原因となった前記ウエハ製造装
置を推定することを特徴とする。

【００２７】請求項２記載の発明は、請求項１に記載の
半導体生産システムにおいて、前記半導体チップが冗長
回路を有する半導体メモリであって、前記位置情報書込
手段が冗長アドレス用ヒューズを切断するトリミング装
置であることを特徴とする。

【００２８】請求項３記載の発明は、半導体生産システ
ムにおいて、複数の半導体メモリが格子状に配列された
ウエハを所定のウエハ製造装置で製造する製造ライン
と、前記半導体メモリの電気的特性を検査するウエハ用
テスタと、前記半導体メモリの冗長メモリヘの冗長アド
レスを決定し、該冗長アドレスに対応するヒューズを切
断するトリミング装置と、前記冗長アドレスと前記ウエ
ハ上の位置情報とを関連付けて記憶するウエハ検査情報
記憶手段と、前記ウエハをダイシングして個々の前記半
導体チップに分割し、パッケージに封入された半導体装
置を製造するパッケージ組立装置と、前記半導体メモリ
の電気的特性を検査するとともに置換アドレスを読み出
す製品用テスタと、読み出した該置換アドレスと前記冗
長アドレスとを比較することにより位置情報を推定する
位置推定手段と、前記製品用テスタより出力される第２
検査組果と前記位置検出手段により検出された前記位置
情報とを関連付けて記憶する製品検査情報記憶手段と、
前記第２検査結果を前記位置情報に対応させて不良分布
を作成する不良分布作成装置とを具備し、前記不良分布
に基づき不良原因を推定することを特徴とする。

【００２９】請求項４記載の発明は、半導体生産システ
ムにおいて、複数の半導体メモリが格子状に配列された
ウエハを所定のウエハ製造装置で製造する製造ライン
と、前記半導体メモリの電気的特性を検査するウエハ用
テスタと、前記半導体メモリの冗長メモリヘの置換アド
レスを決定し、該置換アドレスに対応するヒューズを切
断するトリミング装置と、前記置換アドレスと前記ウエ
ハ上の位置情報とを関連付けて記憶する位置情報記憶手
段と、前記ウエハを個々の前記半導体メモリに分割し、
パッケージに封入された半導体メモリを製造するパッケ
ージ組立装置と、チップ分割後の前記半導体メモリの電
気的特性を検査するとともに置換アドレスを読み出す製
品用デスタと、読み出した該置換アドレスと前記位置情
報記憶手段に記憶された前記置換アドレスとを比較する
ことにより位置情報を推定する位置推定手段と、前記ウ
エハ用テスタより出力される第１の検査結果と前記製品
用テスタより出力される第２検査結果と前記位置検出手
段により検出された前記ウエハ上のチップ位置情報とを
関連付けて記憶する製品検査情報記憶手段と、前記第１
と第２検査結果および前記チップ位置情報に基づき、前
記ウエハ用テスタで不良と判定された位置情報と前記製
品用テスタで不良と判定された位置情報とをまとめて不
良分布を作成する不良分布作成装置とを具備し、前記不
良分布に基づき不良原因を推定することを特徴とする。

【００３０】請求項５記載の発明は、製造された半導体
装置の検査結果にもとづき不良発生箇所を推定するよう
にした半導体生産システムにおいて、前記半導体装置の
パッケージヘ封止された後に、この半導体装置における
所定の回路に予め書かれている位置情報を電気的に読み
出す位置情報読出手段と、このチップデータに基づき、
この半導体装置のウエハ工程におけるロット番号、ロッ
ト内のウエハ番号及びこのウエハにおける位置情報を抽
出する位置情報抽出手段と、チップ分割前後の検査結果
を１つの不良分布にまとめて作成し、チップ分割後に不
良となった原因を推定する不良原因推定手段とを具備す
ることを特徴とする。

【００３１】請求項６記載の発明は、請求項５記載の半
導体生産システムにおいて、パッケージに封止された後
の半導体装置の検査において、不良と判定された半導体
装置の前記位置情報に基づき、ウエハ工程における不良
の原因を推定する堆定手段を具備することを特徴とす
る。

【００３２】請求項７記載の発明は、請求項５または請
求項６に記載の半導体生産システムにおいて、前記位置
情報が、不良メモリセルと置き換えた置換アドレスであ
り、ウエハ状態における半導体装置の良否の検査におい
て、前記位置情報と前記置換アドレスとの関係を示す対
照表を作成する対照表作成手段を具備し、前記位置情報
抽出手段がパッケージに封止された組立後の前記半導体
装置から読み出したアドレスデータに基づき、この半導
体装置の位置情報を、前記対照表から抽出することを特
徴とする。

【００３３】請求項８記載の発明は、請求項５または請
求項６に記載の半導体生産システムにおいて、記憶回路
と、ウエハ状態における半導体装置の良否の試験時点に
おいて、トリミングデータを前記記憶回路へ書き込むデ
ータ書込手段と、前記記憶回路から前記トリミングデー
タを読み出すデータ読出手段と、前記位置情報と前記ト
リミングデータとの関係を示す対照表を作成する対照表
作成手段とを具備し、前記位置情報抽出手段が前記半導
体装置から読み出したトリミングデータに基づき、この
トリミングデータに対応する半導体装置の前記位置情報
を、前記対照表から抽出することを特徴とする。

【００３４】請求項９記載の発明は、不良解析装置にお
いて、ウエハを複数の半導体メモリチップに分割する前
と後の不良分布をウエハ上の位置に対応させて表示する
ようにしたことを特徴とする。

【００３５】請求項１０記載の発明は、不良解析装置に
おいて、不良解析装置ウエハ上のチップの位置を推定す
るチップ位置解析手段と、不良となった半導体チップの
分布を生成する不良分布作成手段と、前記分布から不良
原因を推定する不良原因推定手段とからなることを特徴
とする。

【００３６】請求項１１記載の発明は、請求項１０に記
載の不良解析装置において、前記チップ位置解析手段が
半導体メモリの置換アドレスに基づいてウエハ上の位置
を推定するようにしたことを特徴とする。

【００３７】請求項１２記載の発明は、半導体装置の生
産方法において、ウエハを複数の半導体メモリチップに
分割した後に、この半導体メモリチップが各々記憶して
いる、冗長回路により置換された置換アドレスに基づい
て、この半導体メモリチップのウエハ上の位置情報を推
定することを特徴とする。

【００３８】請求項１３記載の発明は、請求項１２に記
載の半導体装置の生産方法において、前記位置情報に基
づき、半導体テスタにより不良となった前記半導体メモ
リチップのウエハ上での分布を推定することを特徴とす
る。

【００３９】請求項１４記載の発明は、請求項１３に記
載の半導体装置の生産方法において、前記分布から、半
導体メモリチップの製造ラインにおける不良の原因とな
った製造装置を推定することを特徴とする。

【００４０】請求項１５記載の発明は、半導体装置の生
産方法において、複数のプロセス工程を経てウエハ上に
半導体装置を形成するウエハ工程と、ウエハ状態におい
て前記ウエハの検査を行うウエハテスト工程と、前記ウ
エハから半導体装置をチップとして切り出し、検査でパ
スしたチップのみをパッケージに封止する組立工程と、
パッケージ状態において検査を行い良品の選別を行う組
立品テスト工程と、この組立品テスト工程において不良
品と判定された半導体装置における所定の回路に予め書
かれているチップデータを電気的に読み出すチップデー
タ読み出し工程と、このチップデータに基づきこの半導
体装置の前記ウエハ工程におけるロット番号、ロット内
におけるウエハ番号及びこのウエハにおけるチップ座標
とからなる位置情報を抽出する位置情報抽出工程とを有
することを特徴とする。

【００４１】請求項１６記載の発明は、請求項１５記載
の半導体装置の生産方法において、前記ウエハ番号及び
前記位置情報から不良原因となるプロセス工程を推定す
る推定工程を有し、前記ロット番号からロットの各プロ
セス工程の処理日時を検出し、ウエハ工程における各プ
ロセス工程における処理品質の工程管理が行われること
を特徴とする。

【００４２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の第１実施形態
による半導体生産システムの構成図、図２は半導体生産
システムの流れ図を示す。図１において、ウエハ製造ラ
イン２０は、様々な半導体プロセスを処理する製造装置
から構成さる。図２のプロセス工程ＳＡ１において、こ
のウエハ１００の表面にトランジスタ素子や配線が形成
され、半導体装置が製造される。通常、２０〜５０枚の
ウエハ１００が１つのキャリアに収納され、これを１つ
の処理単位（以下、ロットという）としてウエハ製造ラ
イン２０に投入され、所定の製造装置で所定のウエハ工
程が施される。各ロットには、所定のウエハ工程ロット
番号（以下、特に指定しないかぎりロット番号と記す）
が付与される。

【００４３】付与されたロット番号は、キャリアに表示
されるとともに、製造履歴情報ファイル２１に記録され
る。製造履歴情報ファイル２１には、図４に示すよう
に、製造対象の半導体装置の製品名、ロット番号、処理
対象のウエハ番号、このウエハに対して処理したプロセ
ス工程の工程名、処理した日時（製造日時）、プロセス
工程に使用した装置の番号（製造号機）、プロセス工程
の製造条件やその仕様書番号などが保存される。ここ
で、製造履歴情報ファイル２１、後述のウエハ検査情報
ファイル２３、及び組立品検査情報ファイル２８におい
て、１行分の情報をレコードと呼ぶ。

【００４４】図３は、ウエハ製造ライン２０の具体的な
構成例を示す。ウエハ製造ライン２０は、レジスト塗布
装置２０ａ、露光装置２０ｂ、現像装置２０ｃ、エッチ
ング装置２０ｄ、イオン注入装置２０ｅ、成膜装置２０
ｆ、ＣＭＰ装置２０８、洗浄装置２０ｈなどから構成さ
れる。各製造装置２０ａ〜２０ｈは、半導体装置の生産
性を向上させるため、複数台の同一機種が設置されるこ
とが多く、各製造装置には号機番号（１号機、２号機、
…）が付与される。

【００４５】投入されたウエハ１００は、搬送装置２０
ｊによって各製造装置２０ａ〜２０ｈ間を移動して、所
定の順序で所定のプロセス工程ＳＡ１が施される。その
製造履歴は、通信ライン２０ｋを介して製造履歴情報フ
ァイル２１に保存される。図１に戻り、ウエハ製造ライ
ン２０で製造されたウエハ１００の表面には、複数の半
導体装置が格子状に配置されている。以下、パッケージ
に組み立てる前の半導体装置を半導体チップまたは単に
チップと呼ぶ。半導体チップの形成が完了したウエハ
は、ウエハ用テスタ２２で電気的特性が検査される。検
査方法は半導体チップに形成された入出力パッドにプロ
ーブを接触させて、所定の検査信号を供給し、その出力
が所定の規格内（PASS）か規格外（FAIL）かを判定す
る。

【００４６】各半導体チップにはウエハ上の座標または
シリアル番号が付与されており、これをチップ番号と呼
ぶ。ウエハ検査工程ＳＡ２（図２）において、ウエハ用
テスタ２２で検査された結果は、チップ番号とともにウ
エハ検査情報ファイル２３に保存される。ウエハ検査情
報ファイル２３には、図５に示すように、チップ情報と
検査情報とからなり、チップ情報は、製品名、ロット番
号、ウエハ番号、チップ番号、検査項目、検査日時、検
査に使用したウエハ用テスタ２２の番号（検査号機）、
検査条件やその仕様書番号、検査結果、総合的なPASS/F
AIL判定結果などが保存される。

【００４７】工程ＳＡ３において、ウエハ用テスタ２２
でFAILと判定されたチップには、選別機２４でマークな
どが印されて、後の工程で廃棄される。また、全てのウ
エハ１００の検査が終了した時点で、不良分布生成工程
ＳＡ１１、不良原因推定工程ＳＡ１２、不良原因除去工
程ＳＡ１３に移る。この工程は第１従来技術と同じであ
る。

【００４８】工程ＳＡ３において、ウエハ用テスタ２２
でPASSと判定されたチップには、チップ情報書込装置２
５でチップ番号などが書き込まれる（図２ 工程ＳＡ
４）。各チップには、図６に示すチップ情報記憶回路が
形成されており、同図（Ａ）は不揮発性メモリ素子ＥＰ
１〜ＥＰｎを用いた例、同図（Ｂ）はヒューズ素子ＦＰ
１〜ＦＰｎを用いた例を示す。

【００４９】図６（Ａ）に示すチップ情報記憶回路は、
不揮発性メモリ素子ＥＰ１〜ＥＰｎと読み書き回路ＥＤ
１〜ＥＤｎとで構成される。選択信号ＳＥＬが活性化さ
れることにより、読み書き回路ＥＤ１〜ＥＤｎが動作す
る。書込時には、プローブなどによりデータパスＤＯ１
〜ＤＯｎに所定の信号を与えることで、不揮発性メモリ
素子ＥＰ１〜ＥＰｎにチップ情報を書き込むことができ
る。また、読出時には、不揮発性メモリ素子ＥＰ１〜Ｅ
Ｐｎに記憶されたチップ情報が読み書き回路ＥＤ１〜Ｅ
Ｄｎを介してデータバスＤＯ１〜ＤＯｎに読み出され
る。

【００５０】図６（Ｂ）に示すチップ情報記憶回路は、
ヒューズ素子ＦＰ１〜ＦＰｎと読み書き回路ＦＤ１〜Ｆ
Ｄｎとで構成される。書込時には、ヒューズ素子をレー
ザトリミング装置３により切断／非切断することにより
チップ情報を書き込むことができる。また、読出時に
は、選択信号ＳＥＬを活性化することにより、読出回路
ＦＤ１〜ＦＤｎが動作し、ヒューズ素子ＦＰ１〜ＦＰｎ
に記憶されたチップ情報が読出回路ＦＤ１〜ＦＤｎを介
してデータバスＤＯ１〜ＤＯｎに読み出される。

【００５１】図１、図２に戻り、以上の処理が終了した
ウエハ１００は、パッケージ組立装置２６内のダイシン
グ装置で複数のチップに分割される。ウエハ用テスタ２
２でPASSと判定されたチップは、パッケージ組立装置２
６でリードフレームにマウントされ、樹脂などで封入さ
れる（図２ 工程ＳＡ５）。以下、樹脂封入された半導
体装置を組立品という。組立品には、組立工程の処理単
位毎に組立ロット番号が付与される。また、パッケージ
表面にはウエハ工程ロット番号と組立ロット番号との組
み合わせで決定される製造ロット番号がマークされる。

【００５２】組立品は、組立品用テスタ２７で直流特性
試験（ＤＣテスト）、動作試験（ＡＣテスト）及び加速
試験（寿命試験）などが行われる（図２ 工程ＳＡ
６）。ＤＣテストは、組立品の各端子が所定の直流規格
を満たしているか否かを試験するもので、例えば回路電
流、ハイレベル／ローレベル出力電圧、ハイレベル／ロ
ーレベル出力電流などがある。ＤＣテストは、ＡＣテス
トや寿命試験に比べて高速に短時間で検査できるので、
これらの試験に先立ち実施され、不良と判定された組立
品はＡＣテストや寿命試験が省略されることもある。

【００５３】ＡＣテストは、所定の信号パターンを組立
品に入力して、出力に期待される信号パターンが出力さ
れるか否かを試験することで、組立品が所望の機能を実
現することを確かめる。加速試験は、組立品の初期不良
を除去するためのもので、例えば、高電源電圧を所定時
間印加するバイアス試験、高温／低温保管試験、プレッ
シャークッカ試験などがある。

【００５４】組立品用テスタ２７で検査された結果は、
組立品検査情報ファイル２８に保存される。組立品検査
情報ファイル２８は、図７に示すように、組立品チップ
情報と組立品検査情報とからなり、組立品チップ情報
は、製品名、ロット番号、組立品ロット番号、ウエハ番
号、チップ番号、サンプル番号からなり、組立品検査情
報は、検査項目、検査日時、検査に使用した組立品用テ
スタ２７の番号（検査号機）、検査条件やその仕様書番
号、検査結果、総合的な良品（PASS）／不良品（FAIL）
の判定結果などが保存される。なお、この段階では、チ
ップ番号とサンプル番号は保存されない。

【００５５】工程ＳＡ７において、組立品用テスタ２７
で良品と判定された組立品は、選別機２９を通過し、製
品３０として出荷される（図２ 工程ＳＡ８）。不良品
と判定された組立品は選別機２９でサンプル番号が付与
され、組立品検査情報ファイル２８の所定のレコードに
サンプル番号が保存される。また、不良品はチップ情報
書込装置２５で書き込まれたチップ番号がチップ情報読
取装置３２によって読み出される（図２ 工程ＳＡ２
１）。このチップ番号は、組立品検査情報ファイル２８
内のサンプル番号に対応したレコードに保存される（図
７）。工程ＳＡ２２において、データ数が不足と判定さ
れた場合、即ち、不良分布として表示される点の数が少
ない場合には、次工程ＳＡ２５で不良分布データベース
３５とのパターンマッチングが正確に行うことができな
くなり、誤った不良原因が推定されることになる。これ
を防止するため、ウエハ検査情報ファイルと結合（マー
ジ）して不良分布を表示することが望ましい（図２ 工
程ＳＡ２３）。

【００５６】不良分布生成装置３２は、ウエハ検査情報
ファイル２３と組立品検査情報ファイル２８より判定結
果がFAILと判定されたレコードを抽出し、所望の処理を
施して、１つのウエハ上のチップ番号位置に対応させて
不良の分布を表示装置３３に表示させたり、この分布を
１ロット分累積して表示させたり、ウエハ番号別に不良
の分布を表示させたり、ロット番号別の不良発生率の推
移を表示させたりする（図２ 工程ＳＡ２４）。不良分
布データベース３５には、不良分布のパターンと、これ
に対応した不良原因、不良を発生させる製造装置やプロ
セス工程が予め保存されている。不良原因推定装置３４
は、不良分布生成装置３２によって得られた不良分布と
不良分布データベース３５に保存されている不良分布と
を比較して、最も近い不良原因を抽出する（図２ 工程
ＳＡ２５）。

【００５７】ウエハ製造ライン２０のライン管理者は、
この抽出結果をもとに不良原因と推定された製造装置や
プロセス工程を調べる。この不良原因が、ウエハ段階の
不良原因除去工程ＳＡ１３で既に対策済みであれば、工
程ＳＡ２６において、工程ＳＡ２８に移る。工程ＳＡ２
６において、未対策であれば、ウエハ製造ライン２０や
プロセス工程ＳＡ１の不良個所を突き止めて、不良原因
を解消する（図２ 工程ＳＡ２７）。

【００５８】工程ＳＡ２８において、他の検査項目にお
いて分析すべき不良（FAIL）が残っている場合には、工
程ＳＡ２２に戻り、他の検査項目について不良分布を生
成し、工程ＳＡ２２〜ＳＡ２７を繰り返す。他の検査項
目において分析すべき不良（FAIL）が残っていない場合
には、不良解析の処理を終了する。

【００５９】次に、図８をもとに不良分布生成工程ＳＡ
２４と不良原因推定工程ＳＡ２５の詳細な流れ図を説明
する。工程ＳＡ２４ａにおいて、不良分布生成装置３２
は、組立品検査情報ファイル２８及び／又はウエハ検査
情報ファイル２３より検査情報とチップ情報を取得す
る。工程ＳＡ２４ｂにおいて、不良分布生成装置３２
は、不良（FAIL）となった検査項目を検査項目毎にロッ
ト番号別、ウエハ番号別に分類する。所定の検査項目に
ついて、ウエハ番号と不良発生数との関係を求めると、
図１０のパターンＫ、Ｌに示すようなグラフを表示させ
ることができる。このグラフは特定のロット番号だけを
表示させることもできるし、各ロットの不良発生数を累
積した結果を表示させることもできる。この結果によっ
て、所定のロットにおける不良発生がウエハの位置、又
は処理順番に依存性を有するか否かを分析することがで
きる。工程ＳＡ２４ｃにおいて、不良分布生成装置３２
は、所定ロットの１つのウエハ番号内で不良（FAIL）と
なった検査項目を検査項目毎にウエハ番号毎にチップ番
号順に配列しなおす。

【００６０】所定の検査項目について、チップ番号に対
応したウエハ上の位置と不良項目との関係、または該位
置と不良発生数との関係を求めると、図９のパターンＡ
〜Ｄ等に示すようなウエハに対応させた不良位置を表示
させることができる。この不良位置は特定のウエハ番号
だけを表示させることもできるし、各ウエハや各ロット
の不良発生数を累積した結果を表示させることもでき
る。この結果によって、所定のウエハ又は所定のロット
における不良発生がチップ位置に依存するか否かを分析
することができる。工程ＳＡ２４ｄにおいて、不良分布
生成装置３２は、所定の検査項目について、不良（FAI
L）となった数量をロット毎に、ウエハ番号毎に、又は
チップ番号毎に分類する。

【００６１】所定の検査項目について、不良発生数の時
系列的変化を求めると、図１０のパターンＰに示すよう
な製造日時などに対応させた不良発生数の推移を表示さ
せることができる。この不良発生数は特定のロット番
号、ウエハ番号、チップ番号だけを表示させることもで
きるし、各チップ、各ウエハや各ロットの不良発生数を
累積した結果を表示させることもできる。この分析によ
って、不良発生数の時系列的変化を把握することで、装
置の消耗品が故障したり、処理液の処理能力が無くなる
前にウエハ製造ライン２０やウエハプロセス工程ＳＡ１
を保守することができる。このため、大量の不良発生を
未然に防止でき、半導体装置の安定供給が可能になる。

【００６２】工程ＳＡ２５ａにおいて、不良原因推定装
置３４は、不良分布生成装置３２によって得られた不良
分布と不良分布データベース３５に保存されている不良
分布パターンＡ、Ｂ、…、Ｐ、…とを比較して、最も近
い不良分布パターンを抽出する。不良分布データベース
３５には、図９と図１０に示すように、不良分布のパタ
ーンＡ、Ｂ、…、Ｐ、…と、これに対応した不良原因、
改善すべき製造装置やプロセス工程などが予め保存され
ている。

【００６３】例えば、抽出された不良分布パターンがパ
ターンＡに近似していたとすると、レジストやＳＯＧな
どのように液体を回転塗布する装置SA25aに不良原因が
あると推定される。その他の不良分布パターン８、…、
Ｐ、…についても、同様に、不良原因SA25b〜SA25h…を
推定することができる。一方、第４従来技術のように、
加速度センサ程度の簡単な構造であれば、製造装置の数
やプロセス工程数は少ないので、不良となった組立品の
ウエハ段階での製造プロセス履歴と特性データを知るこ
とで、比較的容易に不良原因を推定することができる。
しかし、半導体装置のように製造装置が数１００、プロ
セス工程が数１０００もあると、ウエハ段階での製造プ
ロセス履歴と特性データを知ることができたとしても、
不良原因を突き止めるまでにはかなりの時間を要するこ
とになる。

【００６４】これに対して、本実施形態によれば、不良
分布をもとに不良原因を推定できるので、短時間に不良
原因を突き止めることが可能になる。また、不良数が少
なくて、どの不良分布に対応するか判断できない場合に
は、ウエハ検査情報ファイルとマージすることで、不良
分布とのパターンマッチングを間違えることなく判定す
ることができる。

【００６５】また、ＤＲＡＭチップに生成された容量素
子の電荷保持特性は、測定に時間がかかるので、ウエハ
段階で検査するには非効率的である。このため、複数の
組立品を試験用基板に挿入して、同時に検査すること
で、組立品１個当たりの検査時間を短縮している。この
ようなウエハ段階でFAILとならない検査項目は、第１従
来技術では分析することができず、この検査項目がどの
製造装置やプロセス工程で不良となったかを容易に、し
かも短期間に推定することができなかった。本実施形態
によれば、組立品の検査結果であってもチップ情報をも
とに、ウエハ上のチップ位置やウエハ位置に対応させて
不良分布を表示させることができるので、不良を引き起
こした製造装置やプロセス工程を容易に、しかも短期間
に推定することがでる。

【００６６】次に、図１１は、本発明の第２の実施形態
による半導体装置生産システム（図１１）の構成例を説
明する。ここで、上記第１の実施形態と同様な構成につ
いては同一の符号を付し、詳細な説明を省略する。以
下、生産される半導体装置を、複数のメモリセルと、欠
陥を有するメモリセル（以下、欠陥セルとする）を置き
換え可能なメモリセルからなる冗長回路とを有するメモ
リ、例えばＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）として説明していく。

【００６７】ウエハ１００は、ウエハ製造ライン２０に
投入され、所定のプロセス工程が施され、ウエハ表面に
複数の半導体メモリが形成される。ここで、ウエハ製造
ライン２０とは、ウエハをチップに分割するプロセス工
程までの段階を指し、イオンインプランテーション工程
（不純物注入工程），拡散工程，薄膜堆積工程，レジス
ト塗布工程，露光工程，エッチング工程，及びバックグ
ラインド工程等の、ウエハ表面にトランジスタを形成す
るプロセス工程の全てを含む。

【００６８】そして、ステップ２０のウエハ製造ライン
の工程が終わると、ＬＳＩテスタ１は、ＣＰＵ，記憶部
及びメモリ等から構成され、この記憶部に記憶された試
験プログラムに従い、ウエハ状態（ウエハ工程後）のチ
ップとしての半導体装置に対して動作試験（ＡＣテス
ト）及び直流的特性試験（ＤＣテスト）を行う。また、
ＬＳＩテスタ１は、従来例と同様に、ウエハ状態におけ
る半導体メモリの試験を行い、メモリセルアレイ（チッ
プ）におけるフェイルした欠陥セルの欠陥セル検査情報
（ビットマップのデータ）を、チップ単位で、欠陥セル
検査情報ファイル４に保存する。

【００６９】そして、置換アドレス決定装置２は、ウエ
ハ毎に入力されるビットマップのデータに基づき、ウエ
ハの各チップ毎にフェイルとなったビットを、効率的に
救済するため、ワード線及びビット線の組み合わせを解
析する。次に、置換アドレス決定装置２は、ワード線及
びビット線を各々冗長ワード線と冗長ビット線とに置き
換えるため、上記解析結果から得られたワード線のアド
レス及びビット線のアドレスから、各々のワード線のア
ドレス及びビット線に対応するヒューズアドレスを図１
２に示すフォーマットのヒューズアドレスファイルで、
ウエハ工程のロット毎に決定する。ここで、ウェハ段階
のトリミング装置３に供給するビットマップのデータを
もとに算出した置換のためのアドレスを「冗長アドレ
ス」と定義し、後に述べる組立品から抽出した「冗長ア
ドレス」のことを「置換アドレス」と定義する。

【００７０】置換アドレス決定装置２は、欠陥セル検査
情報ファイル４から入力される欠陥セルの欠陥セル検査
情報に基づき、欠陥セルを冗長回路の冗長ワード線で置
き換えるか。または冗長ビットでの置き換えるかを決定
する。すなわち置換アドレス決定装置２は、いずれが不
良ビットの救済を効率的に（冗長ビット線及び冗長ワー
ド線への置き換え本数を少なく）行えるかの解析を、順
次入力されるチップ毎に行う。冗長アドレスの決定は、
ウエハ内の全チップ、ロット内の全ウエハに対して行わ
れる。

【００７１】ここで、置き換え可能なメモリセルは、冗
長ワード線に接続され、ワード線方向に配設された冗長
メモリセル領域と、冗長ビット線に接続されて、ビット
線方向に配設された冗長メモリセル領域とで構成されて
いる。これらの、冗長メモリセル領域は、各々複数から
なる。

【００７２】例えば、複数有る欠陥セルの内、３個が１
本のワード線上に存在している場合、ワード線を冗長ワ
ード線へ置換すれば、１本の置き換えで済むが、ビット
線を冗長ビット線へ置換した場合、３本必要になるた
め、ワード線を冗長ワード線と置換した方が使用本数の
効率が良くなる。置換アドレス決定装置２は、上述した
ように、ビットマップの複数の欠陥セルを、冗長メモリ
セルのメモリセルと置換する場合、欠陥セルを効率的に
置換する冗長ワード線と冗長ビット線との組み合わせの
決定を行う。

【００７３】さらに、置換アドレス決定装置２は、上記
解析結果として選択されたビット線及びワード線の各々
と置き換えられる各々の冗長ビット線及び冗長ワード線
を、対応するワード線及びビット線のアドレスと同一の
アドレスとするヒューズアドレスを生成する。

【００７４】すなわち、冗長ワード線及び冗長ビット線
は、後に詳細に説明するが、各々冗長アドレスを設定す
るための複数のヒューズからなるアドレス設定回路を有
している。このヒューズのなかから所望のアドレスに対
応した所定のヒューズを切断することで、冗長アドレス
を任意に設定することが出来る。置換アドレス決定装置
２は、上記置き換えるワード線及びビット線のアドレス
のデータに基づき、どのヒューズを切断するかを指定す
るヒューズアドレスを生成し、生成したヒューズアドレ
スをトリミング装置３へ出力する。また、置換アドレス
決定装置２は、このヒューズアドレスをヒューズ情報フ
ァイル５へに保存する。

【００７５】そして、置換アドレス決定装置２は、この
ヒューズアドレスファイルをトリミング装置３へ出力す
るとともに、ヒューズ情報ファイル５へ記憶させる。ま
た、チップ位置解析装置４２は、冗長回路におけるヒュ
ーズのグループ分け、すなわち、冗長ワード線及び冗長
ビット線のアドレスを設定するヒューズのグループが各
々どのヒューズ番号のヒューズから構成されているかを
示す図１４のテーブルフォーマットデータを生成し、上
記ヒューズアドレスファイルと関連づけて冗長アドレス
テーブルファイル４４へ記憶させる。

【００７６】次に、トリミング装置３は、入力されるヒ
ューズアドレスファイルに基づき、ウエハ工程のロット
のウエハ毎に、ウエハの各チップの冗長回路におけるヒ
ューズの切断を、レーザにより順次行う。そして、置換
アドレス決定装置２は、上述のように、ＬＳＩテスタ１
で検査されたビットマップに基づき作成された、所定の
ロットのヒューズファイルを、図１１に示すトリミング
装置３へ出力し、かつ、このヒューズファイルをヒュー
ズ情報ファイル５へ記憶させる。トリミング装置３は、
入力されたヒューズファイルに基づき、ウエハ毎に各チ
ップの対応するヒューズをレーザにより切断する。

【００７７】トリミング装置３は、ヒューズファイルに
基づき、各ウエハ毎に、ウエハにおける半導体装置のチ
ップのヒューズをレーザにより切断し、ワード線及びビ
ット線を冗長ワード線，冗長ビット線への置換設定を行
う。各ウエハは、上記ワード線及びビット線を冗長ワー
ド線，冗長ビット線への置換が終了したのち、冗長ワー
ド線と冗長ビット線とへの置き換えが決められたとおり
に行われていることを確認するため、再度、ウエハ用テ
スタ２２を用いて、半導体装置の試験を行う。ウエハ用
テスタ２２は、ＬＳＩテスタ１と同じであってもよい。
この試験でフェイル（ＦＡＩＬ）と判定されたチップに
はマークを印して、後の工程で廃棄される。この試験で
パス（ＰＡＳＳ）と判定されたチップは、パッケージ組
立装置２６により、チップ単位にカッターにより切断／
分離され、チップ単位でプラスチック樹脂などによりパ
ッケージングされ、組み立てられる。

【００７８】組立品用テスタ２７は、この組み立てられ
た半導体装置に対して、ウエハ状態では行えなかった試
験、すなわち、高速な動作試験，高い電圧をかけて行う
耐圧試験，長時間を要する常温／低温／高温の環境で行
う加速（寿命）試験及びウエハの基板を介して、ウエハ
状態においては他の半導体装置のチップからの干渉が生
じる様な試験などを実行する。この組立後の試験におい
て、ウエハ状態の試験項目ではＰＡＳＳと判定された半
導体装置の中から、選別機２９で再度試験を行い、追加
された試験項目や組立不良に対しては不良品と判定され
る半導体装置が検出される。ここで、不良品と判定され
た組立品には、そのロット内でユニークなサンプル番号
をパッケージに付して（捺印して）おく。また、このサ
ンプル番号を組立品検査情報ファイル２８に記憶させて
おく。

【００７９】次に、ウエハ用テスタ２２は、トリミング
装置３で冗長のためのヒューズを切断するレーザ処理を
行った後に、ウエハ上の各チップのテストを行う。この
結果、再度ビット不良が検出されたチップは、次の工程
において完全な不良チップとして廃棄される。これによ
り、冗長回路により救済された半導体装置のチップがパ
ッケージに封止され、組み立てられる。このとき、パッ
ケージ表面に組立ロットの番号と、製品名等が捺印され
る。

【００８０】そして、組立品用テスタ２７により、この
組立品に対して、ウエハ状態では行えなかった試験、す
なわち、高速な動作試験，高い電圧を書けて行う耐圧試
験，常温／低温／高温の環境で行う環境テスト及びウエ
ハの基板を介して、他のチップからの干渉が生じる様な
試験などが実行される。この組立後の試験において、ウ
エハ状態の試験ではＰＡＳＳと判定された半導体装置の
中から、追加された試験項目に対しては不良となる半導
体装置が検出される。

【００８１】次に、置換アドレス読取装置４１を用い
て、この不良となった組立品から、置換アドレスを抽出
し、図１９に示す置換アドレス情報ファイル４３を各チ
ップ毎に生成する。そして、製造における歩留まりの向
上を目的とし不良解析を行う。そして、不良となった組
立品を用いて、ウエハ工程のいずれのプロセス工程が原
因で不良となるかの解析を不良原因推定装置３４により
行う。

【００８２】ここで、不良原因推定装置３４ロットは、
不良分析データベース３５の不良パターンのデータに基
づき、ロットにおけるウエハの位置情報やウエハにおけ
る不良チップの発生パターン（位置情報）により、異常
なプロセス工程が推定可能であることを利用し、チップ
の不良原因がウエハ工程のいずれのプロセス工程の異常
に起因するのかの推定を行う。したがって、上記異常プ
ロセスの推定作業のため、半導体素子のロットにおける
ウエハの位置情報及びこのウエハにおけるチップの位置
情報を求めることが必要となる。そして、選別機２９で
良品と判定された組立品は、半導体メモリの製品３０と
して出荷される。

【００８３】次に、図１１をもとに、半導体メモリの生
産における不良解析工程の概要を説明する。半導体メモ
リの生産においては、非同期に以下に述べる不良解析が
行われる。置換アドレス読取装置４１は、組立品のテス
ト時に追加された検査項目の検査において、不良と判定
された組立品に対して後述のロールコールを行い、置換
アドレスを抽出する。なお、置換アドレス読取装置４１
として、組立品用テスタ２７の検査プログラムを変更す
ることにより、組立品用テスタ２７が組立品から置換ア
ドレスを読み取ることもできる。

【００８４】また、チップ位置解析装４２は、組立後の
試験により不良品と判定された組立品について、上記置
換アドレスデータを置換アドレス情報ファイル４３から
読み出し、この置換アドレスデータに記述された置換ア
ドレスの組み合わせに一致するチップ番号を、図１１に
示す冗長アドレステーブルファイル４４に記憶されてい
る冗長アドレステーブルから検索する。

【００８５】さらに、チップ位置解析装置４２は、検索
されたチップ情報を、組立品検査情報ファイル２８内の
サンプル番号が一致するレコード（記憶領域）に記憶す
る。図２０の組立品検査情報ファイル２８には、組立後
のパッケージに封止された半導体装置のサンプル番号
と、ウエハ工程における半導体装置のチップのロット番
号，ウエハ番号及びチップ番号との関係が示されてい
る。

【００８６】ここで、置換アドレス情報ファイル４３に
おけるレコードには、サンプル番号の情報が含まれてい
る。これにより、チップ位置解析装置４２は、置換アド
レス情報ファイル４３のフレコードから、上記サンプル
番号を抽出する。そして、チップ位置解析装置４２は、
このサンプル番号と、冗長アドレステーブルにおいて検
索された、このサンプル番号の半導体装置の冗長アドレ
スの組み合わせに一致するチップ番号とを対応させ、組
立品検査情報ファイル２８へ書き込む。

【００８７】例えば、チップ位置解析装置４２は、冗長
アドレステーブルファイル４４の冗長アドレステーブル
に記述されている、ウエハ工程のロット番号"CB95-303
0"，ウエハ番号"01"及びチップ番号"06,31"の冗長アド
レスの組み合わせ{X/3,4,A,C,D,… Y/1,5,7,9,A,…}
が、置換アドレス情報ファイル４３のサンプル番号"１"
に対応するレコードに記述されている置換アドレスの組
み合わせ{X/3,4,A,C,D,…Y/1,5,7,9,A,…}と一致したこ
とを検出したとする。ここで、「X/3,4,A,C,D,…」は、
ワード線における冗長アドレスの組み合わせを示し、
「Y/1,5,7,9,A,…」はビット線における冗長アドレスの
組み合わせを示している。

【００８８】このとき、チップ位置解析装置４２は、組
立後のパッケージに封止されたサンプル番号"１"の半導
体装置を、ウエハ工程のロット番号"CB95-3030"，ウエ
ハ番号"01"及びチップ番号"06,31"のチップとして検出
し、このサンプル番号"１"の"１"の文字列と、ロット番
号の"CB95-3030"，ウエハ番号の"01"及びチップ番号の"
06,31"の文字列とを対応付けて、組立品検査情報ファイ
ル２８へ書き込む。

【００８９】すなわち、図２０において、組立品検査情
報ファイル２８には、「ウエハ工程ロット番号」の項目
として、領域Ｒ４０１にウエハ工程のロット番号を示す
「CB95-3030」の文字列、「組立ロット番号」の項目と
して、領域Ｒ４０２に組立工程のロット番号を示す"35e
r008"の文字列、「ウエハ番号」の項目として、領域Ｒ
４０３に、識別子"W"とウエハ番号"01"の文字列、「チ
ップ番号」の項目として、領域Ｒ４０４にチップ番号"C
06,31"の文列、「サンプル番号」の項目として、領域Ｒ
５０５に組立後の半導体装置のサンプル番号を示す"1"
の文字列が、チップ位置解析装置４２により記述され
る。

【００９０】また、不良分布生成装置３２は、図２０の
組立品検査情報ファイル２８に基づき、フェイルとなっ
た半導体装置の不良原因が、ウエハ工程における何れの
プロセス工程の不具合に起因しているかを解析するため
の統計処理を行う。すなわち、不良分布生成装置３２
は、図２０の組立品検査情報ファイル２８からウエハ毎
にチップ番号を読み出し、このチップ番号に含まれる位
置座標に基づき、図２１に示すフェイルチップ分布表を
生成する。

【００９１】このフェイルチップ分布表は、領域Ｒ６０
１に識別子"W"とウエハ番号"01"との文字列が表示さ
れ、領域Ｒ６０２にウエハにおける縦方向のチップ座標
を示す"５"〜"１５"の文字列が記述され、領域Ｒ６０３
にウエハにおける横方向のチップ座標を示す"１０"〜"
３５"の文字列が記述されている。例えば、サンプル番
号１の半導体装置がロット番号"CB95-3030"，ウエハ番
号"01"，チップ番号"06,31"であるため、図２１のチッ
プ分布表に表示すると、チップ番号"06,31"の文字列に
おいて、「06」が縦方向のチップ座標を示し、「31」が
横方向のチップ座標を示すため、マークＲ６０５の位置
に、不良分布生成装置３２により記述される。

【００９２】同様に、サンプル番号２の半導体装置がロ
ット番号"CB95-3030"，ウエハ番号"01"，チップ番号"0
6,32"であるため、図２１のチップ分布表に表示する
と、マークＲ６０６の位置に、冗長アドレス決定装置２
により記述される。これらのマークＲ６０５及びマーク
Ｒ６０６などのマークが、フェイルチップを示してい
る。この分布表は、冗長アドレス決定装置２により、表
示装置３３に表示される。

【００９３】さらに、不良分布生成装置３２は、ウエハ
毎に生成された上記チップ分布表を、ロット毎に重ね合
わせることで、ウエハのどの領域にフェイルチップの分
布が集中しているかを検出する。不良分布を作成したと
き、不良数が少なくで分布パターンが特定できないこと
がある。この場合、ウエハ段階の検査項目であるウエハ
検査情報ファイル２３と組立品検査情報ファイル２８と
をマージして不良分布を作成してもよい。このようにす
ることで、不良分布パターンの情報量が増えるので、不
良分布パターンの特定が容易になり、不良原因の推定ミ
スを低減できる。

【００９４】そして、不良原因推定装置３４は、ロット
単位で重ね合わされたチップ分布表のマークのパターン
と、予め不良分布データベース３５に記憶されている、
不良原因となるプロセス工程に特有のウエハのフェイル
パターンとを比較することにより、最も近いフェイルパ
ターンを有するプロセス工程に不良原因が有ると推定
し、出力装置にロット単位で重ね合わされたチップ分布
表のマークのパターンと推定結果のプロセス工程の名称
とを表示装置３３へ表示する。

【００９５】なお、このとき、ウエハ工程終了後のウエ
ハ状態におけるフェイルとなった半導体装置のチップの
ウエハにおけるフェイルとなったチップの分布を、上記
チップ分布表に含め、プロセス工程の不良原因を推定す
るフェイルパターンと比較することで、より確度の高い
プロセス工程の不良解析が可能となる。

【００９６】以下に、使用される各ファイルのフォーマ
ットについて順次説明する。置換アドレス決定装置２が
トリミング装置３へ出力するヒューズアドレスのフォー
マットは、例えば、図１２に示す形式をしている。領域
Ｒ１には「製品名」の文字列が記述され、領域Ｒ２に
は、"LOT NO","LOTNAME"の文字列として、識別子"LOT N
O"の文字列及びロット番号"LOT NAME"の文字列とが記述
されている。

【００９７】そして、領域Ｒ３には、識別子"WXX01"の
文字列として、識別子"W"とウエハ番号"XX01"とが記述
されている。続いて、領域Ｒ４，領域Ｒ５，・・・・・・の行
には、上記ウエハ番号のウエハにおけるチップの順番
に、それぞれ"FY101"，"FY102"，・・・・・・の文字列とし
て、識別子"F"とVref FUSE番号"Y101","Y102",…とが記
述されている。

【００９８】また、領域Ｒ６には「チップ番号」が記述
され、この文字データは識別子“C"とチップ番号“A00
1"とで構成される。続いて、領域Ｒ７。領域Ｒ８、‥‥
‥の行には、切断されるヒューズの番号を示すRow FUSE
番号が各チップ毎に番号順に記述されている（Row FUSE
番号のヒューズアドレス列）。この文字データは、識別
子“F"とＦＵＳＥ番号“B101"，“FB102“,‥‥‥とで
構成される。RowFUSE番号は、リタンダンシ回路におけ
る冗長ワード線のアドレス設定用のヒューズと対応して
いる。ここで、各文字データは「：」により区切られて
いる。

【００９９】同様に、領域Ｒ９、領域Ｒ１０、‥‥‥の
行には、切断されるヒューズの番号を示すCo| FUSE番号
が各チップ毎に番号順に記述されている（Col FUSE番号
のヒューズアドレス列）。この文字データは、識別子
“F"とＦＵＳＥ番号“C101"、“C102“,‥‥‥とで構成
される。 Col FUSE番号は、リタンダンシ回路における
冗長ビット線のアドレス設定用のヒューズと対応してい
る。そして、領域Ｒ１１には、次のチップの番号を示す
文字列として、識別子"C"とチップ番号"A001"の文字列
が記述されている。

【０１００】以下、上述した順に、領域Ｒ１２〜領域Ｒ
１５には、各々チップ番号，Row FUSE番号及びCol FUSE
番号が記述されている。次に、領域Ｒ１６には、１枚目
のウエハのチップ番号，Row FUSE番号及びColFUSE番号
の終了識別子を示す"/E"の文字列が、ウエハ情報の終了
識別子として記述されている。

【０１０１】そして、領域Ｒ１７には、次のウエハ番号
を示す識別子"W"とウエハ番号"XX02"の文字列が記述さ
れている。以下、１枚目のウエハ番号"XX01"の場合と同
様に、領域Ｒ２５に示されるウエハ情報の終了識別子"/
E"の文字列の部分まで、すなわち、領域Ｒ１８〜Ｒ２４
までに、２枚目のウエハ番号"XX02"のVref FUSE番号，
各チップに対応したRow FUSE番号及びCol FUSE番号が各
々記述されている。さらに、以下同様に、領域Ｒ２に記
述されているロット番号「("LOT NAME")」のロットのウ
エハにおける各FUSE番号が順次記述されている。

【０１０２】また、上記説明で用いた各FUSE番号は、図
１３に示すヒューズの番号を示している。図１３は、１
本の冗長ワード線のアドレスを設定するヒューズ回路の
構成例を示す概念図である。通常、冗長ワード線は複数
準備されている。簡単化のため、ワード線に対するアド
レス信号を、アドレス信号Ａ０〜アドレス信号Ａ３の４
本として構成している。このアドレス信号の実際の本数
は、メモリ容量及びメモリの配列の構成により異なる。
冗長ビット線におけるヒューズ回路も図１３と同様な構
成をしている。

【０１０３】この図１３において、図１２におけるRow
FUSE番号は、ヒューズＦ１０１〜ヒューズＦ１０８に相
当している。すなわち、外部から入力されるアドレス信
号Ａ０は図示しないデコーダにより、同一信号のアドレ
ス信号Ａ０と反転信号のアドレス信号Ａ０Ｂとする相補
的な信号として、ｎチャネル型ＭＯＳ（金属-酸化膜-半
導体）トランジスタのトランジスタＴＲ１〜トランジス
タＴＲ８の対応するトランジスタのゲートに各々入力さ
れる。例えば、アドレス信号Ａ０はトランジスタＴＲ１
のゲートに入力され、アドレス信号Ａ０Ｂはトランジス
タＴＲ２のゲートに入力されている。

【０１０４】また、ヒューズＦ１０１の一端はトランジ
スタＴＲ１のドレインへ接続され、ヒューズＦ１０１の
他端は抵抗ＲＲを介して所定の電圧の電源へ接続されて
いる。同様に、ヒューズＦ１０２〜ヒューズＦ１０８の
一端は各々トランジスタＴＲ２，…，トランジスタＴＲ
８のドレインへ接続され、ヒューズＦ１０２〜ヒューズ
Ｆ１０８の他端は抵抗ＲＲを介して所定の電圧の電源へ
接続されている。そして、トランジスタＴＲ１〜トラン
ジスタＴＲ８のソースは、接地されている。また、各ヒ
ューズＦ１０１〜ヒューズＦ１０８の他端と抵抗ＲＲと
の接続点は、インバータＭ１の入力端子へ接続されてい
る。インバータＭ１及びインバータＭ２は、ワード信号
ＷＤのレベル調整及び波形整形を行う。

【０１０５】例えば、置換アドレス決定装置２は、ＬＳ
Ｉテスタ１で検査されたウエハ番号"0001"のビットマッ
プにおいて、アドレス信号｛A3,A2,A1,A0｝＝｛0,0,1,
1｝のワード線を、冗長ワード線へ置換することを決定
した場合、このアドレス信号｛0,0,1,1｝からヒューズ
アドレスを生成する。すなわち、アドレス信号｛0,0,1,
1｝が入力された場合、置換アドレス決定装置２は、ワ
ード信号ＷＤが「Ｈ」レベルとなるように、ヒューズＦ
１０１〜ヒューズＦ１０８の中から切断するヒューズを
決定する。

【０１０６】アドレス信号｛0,0,1,1｝が入力された場
合、「Ｈ」レベルとなるアドレス信号のアドレス列は、
アドレス列｛A3B,A2B,A1，A0｝である。このとき、アド
レス列「｛A3B,A2B,A1，A0｝」と相補の関係にあるアド
レス列｛A3,A2,A1B，A0B｝が「Ｌ」レベルであるため、
トランジスタＴＲ２，トランジスタＴＲ４，トランジス
タＴＲ５及びトランジスタＴＲ７は、オフ状態で電流は
流れない。

【０１０７】このため、このアドレス列｛A3B,A2B,A1，
A0｝がゲートに入力されるトランジスタに接続されてい
るヒューズを切断することで電流経路が無くなり、トラ
ンジスタＴＲ１，トランジスタＴＲ４，トランジスタＴ
Ｒ５及びトランジスタＴＲ８がオン状態となっても、電
流が流れないため、ワード信号ＷＤは「Ｈ」レベルとな
る。

【０１０８】したがって、冗長アドレス決定装置２は、
アドレス信号｛0,0,1,1｝に対応するワード線を、冗長
ワード線に置換するためのヒューズアドレスを、ヒュー
ズ番号の番号列{F108,F106,F103,F101}とする。また、
他の置換対象となったワード線のアドレス信号がアドレ
ス信号「｛1,1,0,0」である場合、冗長アドレス決定装
置２は、冗長ワード線に置換するためのヒューズアドレ
スを、ヒューズ番号の番号列{F115,F113,F112,F110}と
する。同様に、冗長アドレス決定装置２は、上記ビット
マップに基づき、ビット線を冗長ビット線と置換するた
めの、冗長ビット線を置換するビット線のアドレスに対
応させるための、ヒューズ番号の番号列{FC101,FC102,F
C103,FC104｝を生成する。

【０１０９】また、半導体記憶装置内部で使用する電源
電圧（内部電源電圧）を所定の電圧とするため、半導体
記憶装置はリファレンス電圧Ｖｒｅｆを生成し、この電
圧を基に内部電源電圧を生成している。リファレンス電
圧Ｖｒｅｆは、トランジスタのしきい値電圧Ｖｔを基準
に生成するが、しきい値電圧Ｖｔは一般に製造ラインの
プロセス工程に依存してばらついてしまう。このため、
ＬＳＩテスタ１でしきい値電圧Ｖｔを測定して、リファ
レンス電圧Ｖｒｅｆの電圧レベルが所定の電圧になるよ
う調整する必要がある。この調整もヒューズを切断する
ことで所定の電圧に調整する。すなわち、冗長アドレス
決定装置２は、半導体装置のチップ毎にＬＳＩテスタ１
で検査されたしきい値電圧Ｖｔに基づき、所定のリファ
レンス電圧Vrefとなるよう切断するVref FUSE番号の番
号列を決定する。例えばチップ番号“CA001"の番号列{F
Y101、FY102、FY103、FY104、…}のように、Vref FUSE番号
の番号列を対応するチップ毎に生成する。

【０１１０】また、置換アドレス決定装置２は、ヒュー
ズ番号の番号列を連続的に出力するため、例えば、Row
FUSE番号の番号列とすると図１２においては「...;Row
FUSE番号(Ｆ１０１);Row FUSE番号(Ｆ１０３);Row FUSE
番号(Ｆ１０６);Row FUSE番号(Ｆ１０８);Row FUSE番号
(Ｆ１１０);Row FUSE番号(Ｆ１１２);Row FUSE番号(Ｆ
１１３);Row FUSE番号(Ｆ１１５);...」のヒューズアド
レス列として記述される。

【０１１１】このため、チップ位置解析装置４２は、上
記ヒューズアドレス列において、例えば、冗長ワード線
を置換するワード線に対応させるRow FUSE番号及びCol
FUSE番号の番号列の区切りを示す、番号列の開始される
ヒューズ番号を、使用された冗長ワード線順にヒューズ
開始番号が記述された図１４に示すテーブルフォーマッ
トデータを生成し、このテーブルフォーマットデータを
冗長アドレステーブルファイル４４へ格納する。

【０１１２】このとき、Col FUSE番号の構成がＦ５１１
から始まり、Row FUSE番号と同様に４ビット構成のアド
レス信号とする。そして、ヒューズ番号Ｆ１０１〜ヒュ
ーズ番号Ｆ１０８をグループＧＲ１とし、ヒューズ番号
Ｆ１０９〜ヒューズ番号Ｆ１１０をグループＧＲ２と
し、…、ヒューズ番号Ｆ５０１〜ヒューズ番号Ｆ５０８
をグループＧＬ１とし、ヒューズ番号Ｆ５０９〜ヒュー
ズ番号Ｆ５１０をグループＧＬ２とし、…とする。ここ
で、Ｆ５０１，Ｆ５０２，Ｆ５０３，Ｆ５０４，…は、
FY101,FY102,FY103,FY104,…に対応する。

【０１１３】したがって、図１４において、領域５１に
はグループＧＲ１の先頭のヒューズ番号がヒューズＦ１
０１であることを示すRow Fuse先頭番号"Ｆ１０１,ＧＲ
１"の文字列が記述され、領域５２にはグループＧＲ２
の先頭のヒューズ番号がヒューズＦ１０９であることを
示す「Row Fuse先頭番号"Ｆ１０９,ＧＲ２"の文字列が
記述されている。以下、同様に、冗長ワード線の置換の
ためのヒューズに対応する、各グループを構成するヒュ
ーズの先頭番号が記述されている。

【０１１４】また、図１４において、領域６１にはグル
ープＧＬ１の先頭のヒューズ番号がヒューズＦ５０１で
あることを示すCol Fuse先頭番号"Ｆ５０１,ＧＬ１"の
文字が記述され、領域６２にはグループＧＬ２の先頭の
ヒューズ番号がヒューズＦ５０９であることを示すCol
Fuse先頭番号"Ｆ５０９,ＧＬ２"の文字列が記述されて
いる。以下、同様に、冗長ビットの置換のためのヒュー
ズに対応する、各グループを構成するヒューズの先頭番
号が記述されている。

【０１１５】そして、チップ位置解析装置４２は、図１
４のテーブルフォーマットに記述された先頭のヒューズ
番号により、図１２におけるRow Fuse番号のヒューズア
ドレス列及びCol Fuse番号のヒューズアドレス列を、各
々切断されるRow Fuse番号，または切断されるCol Fuse
番号で構成されるヒューズアドレスのグループに分割す
るのに用いる。

【０１１６】また、チップ位置解析装置４２は、図１２
に示すヒューズファイルを加工し、図１５に示す中間フ
ァイルを生成する。この図１５に示すように、この中間
ファイルは、図１２のヒューズファイルの「；」で区切
られた文字列を、１行に記述されるように変換されたフ
ァイルである。ここで、Row Fuse番号またはCol Fuse番
号は、各々上述したヒューズＦ１０１〜ヒューズＦ１０
８及びヒューズＦ５０１〜ヒューズＦ５０８を用いてい
る。

【０１１７】さらに、冗長アドレス決定装置２は、上記
中間ファイルから冗長アドレスを生成する。ここで、冗
長アドレスは、冗長ワード線及び冗長ビット線へ置換さ
れたワード線，ビット線のアドレスを示す。チップ位置
解析装置４２は、冗長アドレステーブルファイル４４に
記憶されているテーブルフォーマットデータに基づき、
図１５に示す中間ファイルにおけるヒューズアドレス列
を、各々切断されるRow Fuse番号，または切断されるCo
l Fuse番号で構成されるヒューズアドレスのグループに
分割する。例えば、チップ位置解析装置４２は、切断さ
れるRow Fuse番号で構成されるヒューズアドレスを、グ
ループＧＲ１{F108,F105,F104,F101}，グループＧＲ２
{F115,F113,F112,F110}，…に分割する。

【０１１８】そして、チップ位置解析装置４２は、分割
されたヒューズアドレスのグループを冗長アドレスへの
変換処理を行う。例えば、チップ位置解析装置４２は、
グループＧＲ１のRow Fuse番号のグループＧＲ１{F108,
F105,F104,F101}において、ヒューズ番号が奇数の場合
「１」に変換し、ヒューズ番号が偶数の場合「０」に変
換する。同様に、冗長アドレス決定装置２は、他のグル
ープの分割されたヒューズアドレスを「０」または
「１」のデータに変換する。

【０１１９】そして、チップ位置解析装置４２は、変換
されたグループＧＲ１｛０，１，０，１｝，グループＧ
Ｒ２｛１，１，０，０｝，…を、１６進数の表示に変換
し、各々グループＧＲ１{３}，グループＧＲ２{Ａ}とし
て冗長アドレスとする。同様に、チップ位置解析装置４
２は、変換されたグループＧＬ１{１，１，０，０｝，
グループＧＬ２｛０、０、０、１｝，…を、１６進数の
表示に変換し、各々グループＧＬ１{Ａ}，グループＧＬ
２{１}として冗長アドレスとする。

【０１２０】次に、図２２を用いて、ヒューズファイル
から置換アドレスに変換する方法について説明する。チ
ップ位置解析装置４２は、例えば、ロットにおけるウエ
ハの毎に、図１６に示すフォーマットの冗長アドレステ
ーブルを生成する。この冗長アドレステーブルは、冗長
アドレスと、ロット番号，ウエハ番号及びチップ番号と
の関係を示すテーブルとなっている。そして、チップ位
置解析装置４２は、生成した冗長アドレステーブルを冗
長アドレステーブルファイル４４へ格納する。図１６に
おいて、領域Ｒ６０には、この冗長アドレステーブルの
生成された日付が、「DATA」の項目により「ＸＸＸＸ」
の文字列で年月日において記述される。領域Ｒ６１に
は、ウエハ工程におけるウエハの属するロット番号が、
「LotNAME」の項目として、「CB95-3030」の文字列によ
り記述される。この「LotNAME」の項目は、図１２にお
ける"LOT NO","LOT NAME"に対応している。

【０１２１】また、領域Ｒ６２には、上記ロット番号の
ロットにおけるウエハの番号が、「WaferNumber」の項
目で、"W01"の文字列により」記述されている。この「W
aferNumber」の項目は、図１２の識別子"W"とロット番
号"XX01"との項目に対応している。領域６３には、上記
ウエハにおけるチップの座標を示すチップ番号が、「Ch
ipName」の項目で、"C06,31"の文字列により記述されて
いる。この「ChipName」の項目は、図１２の識別子"C"
とチップ番号"A001"とに対応している。

【０１２２】領域Ｒ６４には、チップ番号"60,31"のチ
ップの電圧Ｖrefの電圧値の調整におけるヒューズアド
レスに基づく数値が、「Vrefnumber」の項目で"４"の文
字列により記述されている。領域Ｒ６５には、冗長アド
レス（置き換えるワード線のアドレス）が書き込まれる
ヒューズグループの番号であるグループＧＲ１を示す
「ＧＲ１」の文字列と、上記冗長アドレスを示す"３"の
文字列とが記述されている。すなわち、上述のヒューズ
アドレスの説明にあるように、グループＧＲ１における
ヒューズが、置き換えられるワード線のアドレス"３"を
示すように切断され、このグループＧＲ１に対応する冗
長ワード線のアドレスが"３"となり、ワード線が冗長ワ
ード線に置換される。

【０１２３】同様に、領域Ｒ６６には、冗長アドレスが
書き込まれるヒューズグループの番号であるグループＧ
Ｒ２を示す"ＧＲ２"の文字列と、上記冗長アドレスを示
す"Ａ"の文字列とが記述されている。また、領域Ｒ６７
には、冗長アドレスが書き込まれるヒューズグループの
番号であるグループＧＲ３を示す"ＧＲ３"の文字列と、
このヒューズグループの冗長ワード線が使用されていな
いことを示す"−"の文字列とが記述されている。以下、
グループＧＲ４以降も、上述したグループＧＲ１〜グル
ープＧＲ３と同様に、使用されたグループ番号の下には
冗長アドレスの文字列が示され、使用されないグループ
の下には、"−"の文字列が記述されている。

【０１２４】また、領域Ｒ６８には、冗長アドレス（置
き換えるチップ線のアドレス）が書き込まれるヒューズ
グループの番号であるグループＧＬ１を示す"ＧＬ１"の
文字列と、上記冗長アドレスを示す"Ａ"の文字列とが記
述されている。すなわち、上述のヒューズアドレスの説
明にあるように、グループＧＬ１におけるヒューズが、
置き換えられるビット線のアドレス"Ａ"を示すように切
断され、このグループＧＬ１に対応する冗長ビット線の
アドレスが"Ａ"となり、ビット線が冗長ビット線に置換
される。

【０１２５】同様に、領域Ｒ６９には、冗長アドレスが
書き込まれるヒューズグループの番号であるグループＧ
Ｌ２を示す"ＧＬ２"の文字列と、上記冗長アドレスを示
す"１"の文字列が記述されている。以下、グループＧＬ
３以降も、上述したグループＧＲ１〜グループＧＲ３，
グループＧＬ１，グループＧＬ２と同様に、使用された
グループ番号の下には冗長アドレスの文字列が示され、
使用されないグループの下には、"−"の文字列が記述さ
れている。

【０１２６】領域７１には、「ChipName」の項目とし
て、次のチップ番号を示す"C06,32"の文字列が記述され
ている。また、領域７２には、チップ番号"60,32"のチ
ップの電圧Ｖrefの電圧値の調整におけるヒューズアド
レスに基づく数値が、「Vrefnumber」の項目で"４"の文
字列により記述されている。以下、同様に、チップ番
号"C06,32"のチップにおける冗長アドレスと、この冗長
アドレスが書き込まれたヒューズグループの番号とが、
冗長ワード線，冗長ビット線の順に記述されている。

【０１２７】このように、上記冗長アドレステーブルに
は、ファイルに対応するウエハにおける全ての半導体装
置のチップについて、このチップの位置（座標）を示す
チップ番号に対応する冗長アドレスが記述されている。
したがって、各チップ番号に対応する冗長アドレスの組
み合わせが、ウエハ工程におけるロット番号，ウエハ番
号及びチップ番号に対応するデータを示している。

【０１２８】すなわち、冗長アドレスの組み合わせは、
各チップにおける欠陥セルのアドレスを示すビットマッ
プから抽出される組み合わせ、すなわち置換されるワー
ド線及びビット線のアドレス組み合わせであり、半導体
装置のチップ毎に異なる確率が非常に高い。言い換えれ
ば、ロットにおける全てのチップにおいて、同一の冗長
アドレスを有する半導体装置のチップが存在する確率は
ほとんどないと言える。

【０１２９】この理由は、上述で説明したウエハ番号"O
1"のチップ番号"C06,31"と、ウエハ番号"O1"のチップ番
号"C06,32"とが等しいチップに判定されるためには、ワ
ード線における冗長アドレスと、ビット線における冗長
アドレスとが等しいことが必要となる。例えば、上記チ
ップ番号"C06,31"の領域７０に記述されているグループ
ＧＲ７の項目が、上記チップ番号"C06,32"において、"
４"以外の文字列または"−"の文字列であれば、チップ
番号"C06,31"とチップ番号"C06,32"とは異なるチップと
判定される。

【０１３０】また、上述の説明では、説明上ビット線お
よびワード線のアドレスを４ビットずつとして説明して
きたが、実際のデバイスではもっと多い。たとえば、半
導体装置が１２８Ｍビットでデータバスの幅が８ビット
であるとする。このときワード線のアドレスを示すアド
レス信号線は０〜１１の１２本であり、ビット線のアド
レスを示すアドレス信号線は０−９の１０本である。こ
の信号線をリダンダンシの使用領域で区切って使用す
る。

【０１３１】たとえば、ワード線のアドレスを示すアド
レス信号線は０−８の中から８本を選んで２の８乗＝２
５６アドレス分、ビット線のアドレスを示すアドレス信
号線は０−９の中から８本選んで２の８乗＝２５６アド
レス分である。このような区切り（ｓｅｔ）がおのおの
１２８あり、合計で２５６（ｓｅｔ）ある。なお、デー
タバス幅８ビットや、アドレス信号線の数はこれに限定
されることはない。

【０１３２】本特許に限らず一般的に、０−８の９本の
中から８本選ぶのは、たいてい最下位０を除くという意
味である。最下位ビットを除けは、アドレスの隣は同時
に置換される。置換の原因となるゴミなどが不良を引き
起こすとき互いに隣ワードやビットをも不良にする確率
は高いから、隣は同時に置換されることは都合が良い。

【０１３３】さて、２５６アドレスを選ぶことのできる
リダンダンシのｓｅｔは先に述ベたように２５６ｓｅｔ
存在する。デバイスの出来上がりにもよるが、大抵は１
００ｓｅｔ程使用してＰＡＳＳとなる。逆に言うと、２
５６ｓｅｔのリダンダンシ回路を用意する回路設計をし
たということは、個数にしてその半分程度を使う様な設
計にしたはずである。

【０１３４】なぜならば、ＰＡＳＳの為に１０ｓｅｔで
良いならば、２５６ｓｅｔはリダンダンシ回路の準備過
剰で無駄な設計をしたことになる。また、Ｐａｓｓの為
に３００ｓｅｔ必要ならば、２５６ｓｅｔは設計段階で
の準備不足になってしまう。２５６アドレスの値をとる
１００ｓｅｔのリダンダンシ回路の組合わせが何通りあ
るか計算する。１００ｓｅｔを２５６ｓｅｔから選び出
すコンビネーションは Ａ≦₂₅₆Ｃ₁₀₀＝２５６！／１００！ …式１ 通りである。（Ｃはｃｏｎｂｉｎａｔｉｏｎ）さらに、
２５６アドレスをとるｓｅｔが１００ｓｅｔあるので、
その組み合わせは Ｂ＝２５６¹⁰⁰＝１０⁽¹⁰⁰×^log(256))＝１０⁸⁰⁰×^log2＝１０²⁴⁰ …式２ 通りである。

【０１３５】すなわち、Ａ、Ｂのとりうる事象はＡ×Ｂ
通りあり、天文学的数字である。しかし、式１は冗長ア
ドレス決定プログラムの救済計算ルーチンの作り方によ
って変わる。リダンダンシ回路では、式１は自由である
が、それを実際に使うときには救済計算によって制約さ
れて２５６！／１００！より小さい。例えば、ＲＯＷア
ドレスから救済計算をするとＲＯＷ側の冗長メモリが優
先的に使用されるが、ＣＯＬＵＭＮから計算するとＲＯ
Ｗ側はあまり使われない。完全にランダムに選ばれるの
ではないから、救済計算の方法によってＡは減ってしま
うのである。しかし、式１は少なくとも何百通りもある
し、確実にＡ＝１より小さくなることは絶対にありえな
い。仮に、Ａ＝１としたとしても、冗長アドレスの組合
わせは最低でも ＡＸＢ≧１×Ｂ＝１０²⁴⁰ …式３ 通りある。

【０１３６】従って、ロットにおけるウエハの枚数が２
５枚で、ウエハ１枚当たりのチップ数が２００として
も、１ロットにおける総チップ数は、５０００個とな
り、冗長アドレスの組み合わせ数に比較すると非常に少
ない数となる。このため、上記冗長アドレスの組み合わ
せは、多数の人間のなかから一人の人間を特定する指紋
と同様に、複数のロットに含まれるチップ全てを母集団
とした場合、特定のロット番号のロットにおける特定の
ウエハの何れかのチップ、すなわち、この母集団におけ
る１つのチップの特定（識別）を可能とする。

【０１３７】以上のことから、ロット数を考慮したとし
ても、複数のチップが同一の冗長アドレスの組み合わせ
を有することは、ほぼ無いと言える。また、複数のチッ
プが同一の冗長アドレスの組み合わせを有したとして
も、この組み合わせを有するチップの数が上記理由より
非常に少ないことが予想されるため、総チップ数を母集
団とし、ウエハ工程における各プロセス工程の異常を検
知する統計処理を行う場合、上記組み合わせを有するチ
ップの数は、この統計処理における計算上のノイズとし
て処理することができる。

【０１３８】また、チップ位置解析装置４２は、図２２
のフローチャートに従い、上記ヒューズ情報ファイル５
から、各チップの冗長アドレスを抽出する。以下、図２
２のフローチャートを用い、このヒューズアドレスファ
イルから各チップの冗長アドレスを抽出する処理の説明
を行う。ここで、チップ位置解析装置４２は、ＣＰＵと
メモリとから構成され、ＣＰＵがメモリに記憶されてい
るプログラムに従った処理を行う。

【０１３９】ステップＳ１０１において、チップ位置解
析装置４２は、ヒューズ情報ファイル５からヒューズア
ドレスデータを、冗長アドレステーブルファイル４４か
らテーブルファイルデータを、内部に設けられた記憶部
に読み込む。次に、ステップＳ１０２において、冗長ア
ドレス決定装置２は、読み込んだヒューズアドレスファ
イルから図１５の中間ファイルを生成する。

【０１４０】次に、ステップＳ１０３において、チップ
位置解析装置４２は、上記中間ファイルから製品名、ロ
ット番号等のヘッダー情報、例えば製品名「１２８Ｍ／
ＳＤＲＡＭ（１２８Ｍビット・シンクロナスＤＲＡ
Ｍ）」，ロット番号"CB95-3030"の文字列を読み取り、
内部の記憶部の所定の領域に格納する。

【０１４１】次に、ステップＳ１０４において、チップ
位置解析装置４２は、中間ファイルから１行分のデー
タ、すなわち、ウエハ番号"0001"の文字列を読み込む。

【０１４２】次に、ステップＳ１０５において、チップ
位置解析装置４２は、ステップＳ１０４で読み込んだ文
字列が、新たなウエハ番号を示しているか否かの判定を
行う。このとき、文字列の先頭にある識別子が"W"であ
るため、チップ位置解析装置４２は新たなウエハ番号で
あると判定し、処理をステップＳ１０６へ進める。一
方、チップ位置解析装置４２は、識別子が"W"以外であ
った場合、処理をステップＳ１０８へ進める。

【０１４３】次に、ステップＳ１０６において、チップ
位置解析装置４２は、ステップＳ１０４で読み込まれた
識別子"W"とウエハ番号"0001"との文字列から、ウエハ
番号"0001"を抽出し、このウエハ番号"0001"を上記記憶
部の所定の領域へ記憶させる。

【０１４４】次に、ステップＳ１０７において、チップ
位置解析装置４２は、中間ファイルから１行分のデー
タ、すなわち、識別子"F"とVref FUSE番号"Y101"との文
字列を読み込む。そして、チップ位置解析装置４２は、
読み込まれた文字列、すなわち、識別子"F"が、ウエハ
情報の終了を示す識別子"/E"の文字列と等しいか否かの
判定を行う。このとき、識別子"F"とVref FUSE番号"Y10
1"との文字列と、終了の識別子"/E"の文字列とが異なる
ため、チップ位置解析装置４２は、読み込んだ文字列が
識別子"/E"と異なると判定し、処理をステップＳ１０９
へ進める。

【０１４５】次に、ステップＳ１０９において、チップ
位置解析装置４２は、チップ番号を示す文字列となるま
で、電圧Ｖrefの電圧レベル設定用のヒューズ番号を示
す、識別子"F"とVref FUSE番号"Y102"，…とを読み込
み、文字列「チップ番号」が検出されたとき、読み込ん
だ全てのVref FUSE番号"Y101"，Vref FUSE番号"Y102"，
…を記憶部の所定の領域に記憶させ、チップ番号の行の
文字列、すなわち、識別子"C"とチップ番号"A001"との
文字列を読み込む。

【０１４６】そして、チップ位置解析装置４２は、読み
込まれた識別子"F"とチップ番号"A001"との文字列か
ら、チップ番号"A001"を抽出し、このチップ番号"A001"
を記憶部の所定の領域へ記憶させる。

【０１４７】次に、ステップＳ１１０において、上記記
憶部に記憶されているヒューズ番号のVref FUSE番号"Y1
01"，Vref FUSE番号"Y102"，…の番号列の組み合わせに
基づき、Vref番号を生成する。このヒューズ番号の番号
列の組み合わせと、Vref番号との関係は、予め記憶部に
読み込まれて保持されている。

【０１４８】次に、ステップＳ１１１において、チップ
位置解析装置４２は、中間ファイルから１行分のデー
タ、すなわち、Row FUSE番号"Ｆ１０１"の文字列を読み
込む。そして、冗長アドレス決定装置２は、このチップ
番号の次に読み込まれた文字列が終了の識別子"/E"であ
るか否かを判定する。このとき、読み込まれた文字列の
Row FUSE番号"Ｆ１０１"が"/E"と一致しないため、チッ
プ位置解析装置４２は、読み込まれた文字列が"/E"でな
いと判定し、処理をステップＳ１１２へ進める。

【０１４９】次に、ステップＳ１１２において、チップ
位置解析装置４２は、次のチップ番号を示す文字列が検
出するまで、ヒューズ番号のRow FUSE番号"Ｆ１０１"，
RowFUSE番号"Ｆ１０２"，…，Colw FUSE番号"Ｆ５０
１"，Colw FUSE番号"Ｆ５０２"，…を読み込み、テーブ
ルファイルに従い、ヒューズ番号を冗長ワード線及び冗
長ビット線に対応したヒューズのグループに分割し、各
々のヒューズのグループから冗長アドレスを生成する。

【０１５０】例えば、チップ位置解析装置４２は、ヒュ
ーズ番号の番号列｛Ｆ１０１，Ｆ１０３，Ｆ１０６，Ｆ
１０８，Ｆ１１０，Ｆ１１２，Ｆ１１３，Ｆ１１５，
…，Ｆ５００，Ｆ５０２，Ｆ５０５，Ｆ５０７，Ｆ５０
９，Ｆ５１２，Ｆ５１４，Ｆ５１６，…｝から、テーブ
ルフォーマットデータに基づき番号列を分割し、ヒュー
ズ番号の並べ替えを行い、ヒューズのグループＧＲ１
｛Ｆ１０８，Ｆ１０６，Ｆ１０３，Ｆ１０１｝，グルー
プＧＲ２｛Ｆ１１５，Ｆ１１３，Ｆ１１２，Ｆ１１
０｝，…，グループＧＬ１｛Ｆ５０７，Ｆ５０５，Ｆ５
０２，Ｆ５００｝，グループＧＬ２｛Ｆ５１６，Ｆ５１
４，Ｆ５１２，Ｆ５０９｝，…を生成する。

【０１５１】そして、チップ位置解析装置４２は、上記
各グループＧＲ１〜グループＧＬ２において、ヒューズ
番号が奇数の場合にデータ「１」に変換し、ヒューズ番
号が偶数の場合にデータ「０」に変換し、グループＧＲ
１｛０，０，１，１｝，グループＧＲ２｛１，１，０，
０｝，…，グループＧＬ１｛１，１，０，０｝，グルー
プＧＬ２｛０，０，０，１｝，…を生成する。

【０１５２】次に、チップ位置解析装置４２は、各グル
ープＧＲ１,…グループＧＬ２，…のビットの配列を１
６進数に変換して、グループＧＲ１｛３｝，グループＧ
Ｒ２｛Ａ｝，…，グループＧＬ１｛Ａ｝，グループＧＬ
２｛１｝，…として、冗長アドレスを生成する。そし
て、チップ位置解析装置４２は、処理をステップＳ１１
３へ進める。

【０１５３】次に、ステップＳ１１３において、チップ
位置解析装置４２は、求めた冗長アドレスの組み合わせ
を、チップ番号"A001"、すなわちチップ番号"C06,31"に
対応させて、冗長アドレステーブルファイル４４に記憶
されている図１６の冗長アドレステーブルへ書き込む。
このとき、チップ位置解析装置４２は、記憶部に記憶さ
れているロット番号"C95-3030"及びウエハ番号"0001"の
データも、チップ番号"C06,31"と合わせて、冗長アドレ
スの組み合わせに対応させて、冗長アドレステーブルへ
書き込む。

【０１５４】次に、ステップＳ１１４において、チップ
位置解析装置４２は、次の行の文字列、すなわち、識別
子"C"とチップ番号"A002"との文字列を読み込む。そし
て、チップ位置解析装置４２は、読み込まれた文字列が
チップ番号を示すか否かの判定を行う。このとき、読み
込まれた文字列がチップ番号"A002"であるため、チップ
位置解析装置４２は、読み込まれた文字列がチップ番号
を示し、まだチップ情報（チップ番号、ヒューズ番号）
が残っていると判定して、処理をステップＳ１０９へ進
める。

【０１５５】そして、チップ位置解析装置４２は、以
降、ステップＳ１１４において、チップ番号でなくウエ
ハ番号の終了を示す文字列"/E"が検出されるまで、ステ
ップＳ１０９〜ステップＳ１１４の処理を繰り返して行
い、得られた冗長アドレスの組み合わせを対応するチッ
プ番号とともに、冗長アドレステーブルファイル４４に
記憶されている冗長アドレステーブルへ、順次書き込
む。

【０１５６】そして、ステップＳ１１４において、チッ
プ位置解析装置４２は、終了を示す文字列"/E"が検出さ
れると、１枚のウエハの処理が終了したことを検知し、
処理をステップＳ１１５へ進める。

【０１５７】次に、ステップＳ１１５において、チップ
位置解析装置４２は、次の行の文字列を読み込み、ヒュ
ーズアドレスファイルの最後であるか否か、例えば「Ｅ
ＯＦ（エンド・オブ・ファイル）」が検出されたか否か
の判定を行う。このとき、チップ位置解析装置４２は、
ウエハ番号を示す識別子"W"とウエハ番号"0002"との文
字列を読み込んだとすると、ヒューズアドレスファイル
の最後でないことを確認し、処理をステップＳ１０４へ
進める。

【０１５８】次に、チップ位置解析装置４２は、ステッ
プＳ１１５において、ヒューズアドレスファイルの最後
であることが検出されるまで、すなわち、ロット番号"C
B95-3030"のロットの全てのウエハの冗長アドレスの生
成が終了するまで、ウエハ番号"0002"以降の冗長アドレ
スの生成を、上述したように、ステップＳ１０４〜ステ
ップＳ１１５の処理を繰り返して行う。そして、チップ
位置解析装置４２は、次の行の文字列を読み込み、ヒュ
ーズアドレスファイルの最後であることを検出した場
合、例えば「ＥＯＦ」が検出された場合、冗長アドレス
の生成の処理（図２２のフローチャート）を終了する。

【０１５９】以下、置換アドレス読取装置４１におけ
る、組み立てられた半導体装置（組立品）からの置換ア
ドレスの抽出方法（ロールコール法）について、図１７
及び図１８を用いて説明する。図１７は、メモリセルア
レイと、冗長用のメモリセルとの構成を示す概念図であ
る。図１８は、置換アドレス読取装置４１における冗長
アドレスの抽出の流れを示すフローチャートである。

【０１６０】図１７において、領域１００に記述されて
いる文字列"０"〜文字列"Ｆ"は列方向に配置されたワー
ド線のアドレスを示しており、領域２００に記述されて
いる文字列「０」〜文字列「Ｆ」は行方向に配置された
ビット線のアドレスを示している。そして、ワード線と
ビット線との交差点にメモリセルが配置されている。例
えば、メモリセルＭＣFFは、ワード線Ｆとビット線Ｆと
の交点に配置されている。

【０１６１】ＲＸは冗長ワード線に対応する冗長メモリ
セル領域を示しており、ＲＹは冗長ビット線に対応する
冗長メモリセル領域を示している。冗長メモリセル領域
ＲＸは、グループＧＲ１，グループＧＲ２，…に各々対
応した冗長ワード線に接続されたメモリのブロックに分
離されている。同様に、冗長メモリセル領域ＲＹは、グ
ループＧＬ１，グループＧＬ２，…に各々対応した冗長
ビット線に接続されたメモリのブロックに分離されてい
る。

【０１６２】以下、図１８のフローチャートに従って、
置換アドレス読取装置４１における冗長アドレスの抽出
処理を説明する。以下に説明されるステップ毎の動作
は、内部に設けられた記憶部に記憶されている測定プロ
グラムに従い、置換アドレス読取装置４１のＣＰＵが動
作し、必要なデータの演算処理、及びＣＰＵが測定に必
要な測定回路を制御する順序を示している。ステップＳ
１において、置換アドレス読取装置４１の記憶部には、
試験対象となる半導体装置のカタログに載せられている
スペックに基づき、試験で半導体装置へ入力させる入力
電圧／入力電流値の値、動作時における速度を測定する
ためのタイミングのデータ、半導体装置を動作させるパ
ターンなどの測定条件が設定される。

【０１６３】次に、ステップＳ２において、置換アドレ
ス読取装置４１は、上記ＣＰＵにより、半導体装置の動
作をノーマルモードに設定する。ここで、ノーマルモー
ドとは、欠陥フェイルビットが冗長回路に置換されて、
書き込み及び読み出しの動作が行われる状態を示してい
る。すなわち、置換アドレス読取装置４１により、半導
体装置のメモリセルにデータを書き込む場合、冗長ワー
ド線に置き換えられていないワード線がアクセスされた
ときは、このワード線に接続されたメモリセルにデータ
を書き込み、置き換えられたワード線がアクセスされた
ときは、ワード線に対応したメモリセルにデータを書き
込まずに、このワード線のアドレスが書き込まれたグル
ープ、すなわち冗長ワード線に対応するメモリセルにデ
ータが書き込まれる。

【０１６４】例えば、ワード線３に対応する列のメモリ
セル領域にデータを書き込むと、置換されたグループＧ
Ｒ１に対応する行のメモリセル領域にデータが書き込ま
れる。しかしながら、書き込む側（置換アドレス読取装
置４１）は、この指定されたワード線が置換されている
か否か、及びどのヒューズのグループに置き換えられて
いるかの意識を持たずに行う。当然のことながら、メモ
リセルに記憶されているデータを読み出す場合も同様
に、読み出す側（置換アドレス読取装置４１）は、この
指定されたワード線が置換されているか否か、及びどの
ヒューズのグループに置き換えられているかの意識を持
たない。

【０１６５】次に、ステップＳ３において、置換アドレ
ス読取装置４１は、１ビット線分のメモリセル、例え
ば、列（ビット線方向、図１７では横方向）のメモリセ
ル領域Ｒ２０１のメモリ全てに、「Ｈ」レベルのデータ
を書き込む。また、メモリセル領域において、ワード線
３がグループＧＲ１に対応する冗長ワード線に置換さ
れ、ワード線ＡがグループＧＲ２に対応する冗長ワード
線に置換され、また、ワード線４，ワード線Ｃ及びワー
ド線Ｄも他の冗長ワード線と置換されている。

【０１６６】このため、メモリセルＭＣ30及びメモリセ
ルＭＣA0に書き込まれた「Ｈ」レベルのデータは、実際
には、それぞれ冗長メモリセル領域ＲＸのメモリセルＭ
ＧＲ１，メモリセルＭＧＲ２に書き込まれている。ま
た、他のメモリセルＭＣ40，メモリセルＭＣC0及びメモ
リセルＭＣD0に書き込まれた「Ｈ」レベルのデータも同
様に、冗長メモリセル領域ＲＸにおける、置換された冗
長ワード線に対応するメモリセルに各々書き込まれる。

【０１６７】次に、ステップＳ４において、置換アドレ
ス読取装置４１は、ＣＰＵにより、半導体装置の動作を
テストモードに設定する。ここで、テストモードは、ワ
ード線０〜ワード線Ｆ，及びビット線０〜ビット線Ｆに
より決まるアドレスを使用せずに、冗長メモリセル領域
ＲＸ及び冗長メモリセル領域ＲＹの特定のアドレスのメ
モリセルにデータを書き込むモードを示している。

【０１６８】すなわち、半導体装置の所定の複数のピン
に特定のパターンのデータを与えることにより、冗長メ
モリセル領域ＲＸ及び冗長メモリセル領域ＲＹが通常の
アドレスデコーダから分離され、冗長メモリセル領域Ｒ
Ｘ及び冗長メモリセル領域ＲＹに対するテスト用のデコ
ーダに切り替わる。これにより半導体装置は、書き込む
側（置換アドレス読取装置４１）が意識して、特定の冗
長メモリセル領域ＲＸ及び冗長メモリセル領域ＲＹの特
定のアドレスのメモリセルにデータが書き込める状態と
なる。

【０１６９】次に、ステップＳ５において、置換アドレ
ス読取装置４１は、一番目のヒューズのグループである
グループＧＲ１に対応するメモリ領域の１ビット線分の
メモリセル、すなわちメモリセルＭＧＲ１に、「Ｌ」レ
ベルのデータを書き込む。これにより、メモリセルＭＧ
Ｒ１に記憶されているデータは、「Ｈ」レベルから
「Ｌ」レベルへ書き換えられる。

【０１７０】次に、ステップＳ６において、置換アドレ
ス読取装置４１は、半導体装置の動作モードを、テスト
モードからノーマルモードへ設定し直す。

【０１７１】次に、ステップＳ７において、置換アドレ
ス読取装置４１は、１ビット線分のメモリセル全て、す
なわちメモリセル領域２０１のメモリセル全てのデータ
を読み出し、順次、読み出されたデータが初めに書き込
まれた「Ｈ」レベルのデータか否かの判定を行い、欠陥
セルに対応する冗長ワード線のアドレスを、図示しない
フェイルメモリへ書き込む。このとき、メモリセルＭＧ
Ｒ１に記憶されているデータが「Ｌ」レベルに書き換え
られている。このため、置換アドレス読取装置４１は、
半導体装置がノーマルモードであるので、グループＧＬ
１に対応する冗長ワード線のアドレスとして、置換され
たワード線３のアドレス「３」をフェイルメモリに書き
込む。

【０１７２】次に、ステップＳ８において、置換アドレ
ス読取装置４１は、フェイルメモリを検索して、フェイ
ルとなったメモリセルがあるか否か、すなわち、半導体
装置が試験にパスしたか否かの判定を行う。このとき、
置換アドレス読取装置４１は、フェイルメモリにアドレ
スのデータが存在するため、処理をステップＳ９へ進め
る。

【０１７３】次に、ステップＳ９において、置換アドレ
ス読取装置４１は、フェイルメモリに記憶されているワ
ード線３のアドレス「３」を読み出す。このアドレス
「３」が冗長アドレスとなる。すなわち、ノーマルモー
ドにおいて、１ビット線分のメモリセル全てに「Ｈ」レ
ベルのデータを書き込むことにより、置換されていない
ワード線に対応するメモリセルには、そのまま「Ｈ」レ
ベルのデータが書き込まれる。

【０１７４】一方、置換されているワード線に対応する
メモリセル、例えば、上記で説明に使用したメモリセル
ＭＣ30に書き込まれた「Ｈ」レベルのデータは、ステッ
プＳ３に記載したように、冗長メモリセル領域ＲＸにお
いて、置換アドレス読取装置４１により、ワード線３と
置換されたグループＧＲ１の冗長ワード線に対応するメ
モリセルＭＧＲ１に書き込まれる。

【０１７５】そして、置換アドレス読取装置４１は、半
導体装置の動作状態をテストモードに変更し、冗長メモ
リセル領域ＲＸのメモリセルＭＧＲ１に「Ｌ」レベルの
データを書き込む。そして、置換アドレス読取装置４１
は、半導体装置の動作状態をノーマルモードに戻し、ビ
ット線０に対応するメモリセル領域Ｒ２０１のメモリセ
ル全てのデータを読みだし、「Ｈ」レベルのデータから
「Ｌ」レベルのデータへ変化しているメモリセルを検出
することで、メモリセルＭＧＲ１に対応するグループＧ
Ｒ１の冗長ワード線と置換された、ワード線３を検出す
ることが出来る。

【０１７６】次に、ステップＳ１０において、置換アド
レス読取装置４１は、検出されたワード線３のアドレス
「３」を、ワード線の置換アドレスとして、図１１の置
換アドレス情報ファイル４３へ出力する。図１９は、抽
出された置換アドレスの値と、ヒューズのグループを構
成するヒューズ番号との対応を示すテーブルであり、サ
ンプル番号毎に生成される。図１９に示す置換アドレス
情報ファイル４３は、サンプル番号"SP001"に対応して
いる。

【０１７７】例えば、領域Ｒ３０１には、置換アドレス
読取装置４１により、グループＧＲ１を構成する「ヒュ
ーズＦ１０１〜ヒューズＦ１０８」の文字列がＦＵＳＥ
の項目で記述され、グループＧＲ１に対応する冗長アド
レスの項目として、"３"の文字列が記述される。そし
て、置換アドレス読取装置４１は、処理をステップＳ１
２へ進める。

【０１７８】次に、ステップＳ１２において、置換アド
レス読取装置４１は、冗長メモリセル領域ＲＸに、他の
冗長ワード線が有るか否かの判定を行う。置換アドレス
読取装置４１は、上記判定の結果、次の冗長ワード線、
すなわちグループＲＧ２に対応する冗長ワード線がある
ため、ステップＳ１に処理を戻す。ここで、ステップＳ
１〜ステップＳ４までは、各ステップともに、上述した
内容と同様の処理が行われる。

【０１７９】そして、ステップＳ５において、置換アド
レス読取装置４１は、二番目のヒューズのグループであ
るグループＧＲ２に対応するメモリ領域の１ビット線分
のメモリセル、すなわちメモリセルＭＧＲ２に、「Ｌ」
レベルのデータを書き込む。これにより、メモリセルＭ
ＧＲ２に記憶されているデータは、「Ｈ」レベルから
「Ｌ」レベルへ書き換えられる。

【０１８０】そして、ステップＳ６〜ステップＳ９まで
は、各ステップともに、上述した内容と同様の処理が行
われる。次に、ステップＳ１０において、置換アドレス
読取装置４１は、検出されたワード線Ａのアドレス
「Ａ」を、ワード線の置換アドレスとして、置換アドレ
ス情報ファイル４３へ格納する。

【０１８１】例えば、領域Ｒ３０２には、置換アドレス
読取装置４１により、グループＧＲ２を構成する「ヒュ
ーズＦ１０９〜ヒューズＦ１１６」の文字列が「ＦＵＳ
Ｅ」の項目で記述され、グループＧＲ２に対応する「冗
長（リダンダンシ）アドレス」の項目として、「Ａ」の
文字列が記述される。そして、置換アドレス読取装置４
１は、処理をステップＳ１２へ進める。

【０１８２】次に、ステップＳ１２において、置換アド
レス読取装置４１は、冗長メモリセル領域ＲＸに、他の
冗長ワード線が有るか否かの判定を行う。置換アドレス
読取装置４１は、上記判定の結果、次の冗長ワード線、
すなわちグループＲＧ３に対応する冗長ワード線がある
ため、ステップＳ１に処理を戻す。ここで、ステップＳ
１〜ステップＳ４までは、各ステップともに、上述した
内容と同様の処理が行われる。

【０１８３】そして、ステップＳ５において、置換アド
レス読取装置４１は、三番目のヒューズのグループであ
るグループＧＲ３に対応するメモリ領域の１ビット線分
のメモリセル、すなわちメモリセルＭＧＲ３に、「Ｌ」
レベルのデータを書き込む。これにより、メモリセルＭ
ＧＲ３に記憶されているデータは、「Ｈ」レベルから
「Ｌ」レベルへ書き換えられる。しかしながら、グルー
プＧＲ３に対応する冗長ワード線が、どのワード線との
置換にも使用されていないため、メモリセル領域Ｒ２０
１の何れのメモリセルが記憶しているデータも変化しな
い。

【０１８４】そして、ステップＳ６及びステップＳ７ま
では、各ステップともに、上述した内容と同様の処理が
行われる。次に、ステップＳ８において、メモリセル領
域Ｒ２０１の何れのメモリセルのデータも「Ｈ」レベル
であるため、置換アドレス読取装置４１は、フェイルメ
モリにアドレスのデータが存在しないことを検出し、処
理をステップＳ１１へ進める。

【０１８５】次に、ステップＳ１１において、置換アド
レス読取装置４１は、フェイルメモリにアドレスのデー
タが存在しないため、グループＧＲ３に対応する冗長ワ
ード線が、何れのワード線とも置換されていないことを
検出し、このグループＧＲ３に対応する冗長ワード線が
使用されていないことを示す文字列「ＵＮＵＳＥ」を、
置換アドレス情報ファイル４３へ格納する。

【０１８６】例えば、領域Ｒ３０３には、置換アドレス
読取装置４１により、グループＧＲ３を構成する「ヒュ
ーズＦ１１７〜ヒューズＦ１２４」の文字列が「ＦＵＳ
Ｅ」の項目で記述され、グループＧＲ３に対応する「冗
長アドレス」の項目として、「ＵＮＵＳＥ」の文字列が
記述される。そして、置換アドレス読取装置４１は、処
理をステップＳ１２へ進める。

【０１８７】そして、置換アドレス読取装置４１は、上
述したステップＳ１〜ステップＳ１２までの処理を繰り
返し、全ての冗長メモリセル領域ＲＸ、すなわち全ての
冗長ワード線に対して、置換アドレスを抽出した後、冗
長メモリセルＲＹ、すなわち冗長ビット線の置換アドレ
スの抽出処理を開始する。ここで、冗長ワード線の置換
アドレスの抽出処理と、冗長ビット線の置換アドレスの
抽出処理との処理内容は同様である。

【０１８８】冗長ビット線の置換アドレスの抽出処理
が、冗長ワード線の置換アドレスの抽出処理と異なる点
のみを下記に示し、フローチャート全体の説明は省略す
る。まず、ステップＳ３において、置換アドレス読取装
置４１は、１ワード線分のメモリセル、例えば、行（ワ
ード線方向、図１７では縦方向）のメモリセル領域Ｒ１
０１のメモリ全てに、「Ｈ」レベルのデータを書き込
む。また、メモリセル領域において、ビット線１がグル
ープＧＬ２に対応する冗長ワード線に置換され、ビット
線ＡがグループＧＬ１に対応する冗長ビット線に置換さ
れ、また、ビット線５，ビット線７及びビット線９も他
の冗長ビット線と置換されている。

【０１８９】このため、メモリセルＭＣ0A及びメモリセ
ルＭＣ01に書き込まれた「Ｈ」レベルのデータは、実際
には、それぞれ冗長メモリセル領域ＲＹのメモリセルＭ
ＬＲ２，メモリセルＭＧＬ１に書き込まれている。ま
た、他のメモリセルＭＣ05，メモリセルＭＣ07及びメモ
リセルＭＣ09に書き込まれた「Ｈ」レベルのデータも同
様に、冗長メモリセル領域ＲＹにおける、置換された冗
長ビット線に対応するメモリセルに各々書き込まれる。

【０１９０】ステップＳ５において、置換アドレス読取
装置４１は、一番目のヒューズのグループであるグルー
プＧＬ１に対応するメモリ領域の１ワード線分のメモリ
セル、すなわちメモリセルＭＧＬ１に、「Ｌ」レベルの
データを書き込む。これにより、メモリセルＭＧＬ１に
記憶されているデータは、「Ｈ」レベルから「Ｌ」レベ
ルへ書き換えられる。

【０１９１】ステップＳ７において、置換アドレス読取
装置４１は、１ワード線分のメモリセル全て、すなわち
メモリセル領域２０１のメモリセル全てのデータを読み
出し、順次、読み出されたデータが初めに書き込まれた
「Ｈ」レベルのデータか否かの判定を行い、不良となっ
たメモリセルのビットに対応する冗長ビット線のアドレ
スを、図示しないフェイルメモリへ書き込む。

【０１９２】このとき、メモリセルＭＧＬ１に記憶され
ているデータが「Ｌ」レベルに書き換えられている。こ
のため、置換アドレス読取装置４１は、半導体装置がノ
ーマルモードであるので、グループＧＬ１に対応する冗
長ビット線のアドレスとして、置換されたビット線Ａの
アドレス「Ａ」をフェイルメモリに書き込む。

【０１９３】ステップＳ１０において、置換アドレス読
取装置４１は、検出されたビット線Ａのアドレス「Ａ」
を、ビット線の冗長アドレスとして、図１１に示す置換
アドレス情報ファイル４３へ格納する。図１９は、抽出
された置換アドレスの値と、ヒューズのグループを構成
するヒューズ番号との対応を示すテーブルであり、サン
プル番号毎に生成される。図１９に示す置換アドレス情
報ファイル４３は、サンプル番号"SP001"に対応してい
る。

【０１９４】例えば、領域Ｒ３５１には、置換アドレス
読取装置４１により、グループＧＬ１を構成する「ヒュ
ーズＦ５０１〜ヒューズＦ５０８」の文字列が「ＦＵＳ
Ｅ」の項目で記述され、グループＧＬ１に対応する「冗
長アドレス」の項目として、「Ａ」の文字列が記述され
る。以下同様に、置換アドレス読取装置４１は、ステッ
プＳ１〜ステップＳ１２を繰り返し実行し、全ての冗長
メモリセル領域ＲＹ、すなわち全ての冗長ビット線に対
して、置換アドレスを抽出した後、１つの組立品に対す
る置換アドレスの処理を終了する。そして、順次、上述
したように各チップの置換アドレスの抽出を、ロット全
てのウエハに対して行う。

【０１９５】上述してきたように、本発明によれば、置
換アドレス情報ファイル４３における置換アドレスの組
み合わせと、同一の組み合わせの冗長アドレスを有する
チップを、冗長アドレステーブルから検索することで、
組立後の半導体素子のパッケージを破壊せずに、チップ
のロット番号，ウエハ番号及びチップ番号を検出するこ
とが出来る。

【０１９６】これにより、本発明によれば、電気的な置
換アドレス読取装置４１におけるロールコール法を利用
して、置換アドレスを読み取り、ロット番号，ウエハ番
号及びチップ番号を検出する冗長アドレスの生成が行え
るので、多数の半導体装置の組立品の評価をパッケージ
に封入したままの状態で、異常な製造装置やプロセス工
程の推定が非常に短時間に行うことが可能となる。ま
た、本発明によれば、正確な、ウエハ工程におけるロッ
ト内でのウエハの位置情報及びウエハ内でのチップの位
置情報が得られるため、異常な製造装置やプロセス工程
を高い確度で推定することが可能となる。

【０１９７】そして、上記不良解析から得られた異常の
ある製造装置やプロセス工程の情報をウエハ工程にフィ
ードバックすることにより、ウエハ工程における異常な
製造装置やプロセス工程の修正への対応が高速化する事
が出来る。従って、本発明は、新たなプロセスの立ち上
げ（開発），新たな製造装置の導入や新製品の投入等や
現在用いられているプロセスのプロセス管理に用いるこ
とで、不良原因の早期発見が行え、半導体装置を安定し
て製造できる効果がある。

【０１９８】また、ウエハ工程における各プロセス工程
の品質管理において、ロット番号からロットの各プロセ
ス工程の処理の日時が特定でき、不良原因となったプロ
セス工程の異常の究明に、周囲の環境などのプロセス自
体の要因を解析することも可能となる。

【０１９９】また、上述の説明において、冗長アドレス
決定装置２が、ヒューズアドレスから冗長アドレスを生
成する構成を示したが、冗長アドレス決定装置２が決定
した置換するアドレスを、直接置換アドレス情報ファイ
ル４３に出力することも可能である。すなわち、段落番
号「００３７」における置換されるアドレス信号｛A3,A
2,A1,A0｝＝｛0,0,1,1｝を１６進数とし、冗長アドレス
「３」とする構成も可能である。

【０２００】上述してきたように、第２の実施形態で
は、チップに分割した後のチップ位置情報を冗長回路の
置換アドレスをもとに検出するようにしたので、第３の
従来技術や第４の従来技術のようにチップに専用のチッ
プ位置情報記憶領域を設ける必要がなく、また、ウエハ
製造ラインに製造装置やプロセス工程を追加する必要が
ない。このため、工程数やチップサイズを増大させるこ
となく、半導体装置の製造コストは上昇しない。

【０２０１】また、トリミング装置に出力するヒューズ
情報をもとに置換アドレスを算出するようにしたので、
フェイルビットマップ情報を記憶しておくような従来技
術に比較して、保存しておく情報量を大幅に低減でき
る。例えば、１２８Ｍビットの半導体メモリのフェイル
マップ情報は、８ビットを１語（１バイト）として保存
しても、１チップ当たり１６Ｍバイト、２００チップ／
１ウエハでは３.２Ｇバイト、５０ウエハ／１ロットで
は１６Ｇバイトにもなる。これに対して本実施形態で
は、１チップ当たり０.１ｋバイト（＝平均１００置換
アドレス×８ビット）、２００チップ／１ウエハ当たり
では２０ｋバイト、１ロット／５０ウエハでは１Ｍバイ
トですむ。

【０２０２】さらに、置換アドレス情報を利用して、不
良分布を作成し、この分布をもとに不良原因を推定する
こともできる。このため、置換アドレス情報を保存して
おくことで、ウエハ状態におけるチップ位置情報と不良
解析用の情報とを兼用することが可能になり、少ない記
憶情報でウエハ製造ラインの生産管理が可能になる。

【０２０３】

【発明の効果】本発明によれば、不良と判定された組立
品のチップの位置情報を、チップに保持されているチッ
プデータから解析するようにしたので、ウエハ工程にお
いて半導体装置の不良原因となる製造装置やプロセス工
程の異常を短期間に推定することができる。また、ロッ
トにおけるウエハの位置及びウエハにおけるチップの位
置の情報からをもとに不良原因を高い確度で推定できる
ため、異常のある製造装置やプロセス工程の改善を迅速
に行え、チップの歩留まりを早く向上させられる。さら
に、パッケージの樹脂を除去せずに、ＬＳＩテスタ等に
より電気的に半導体装置のチップデータを読み出し、こ
の読み出されたチップデータと、すでに登録されている
ロット情報，ウエハ情報及びこのウエハにおけるチップ
の位置情報とを関連づけることで、不良の分布パターン
を得ることができ、ウエハ工程における異常な製造装置
やプロセス工程の推定が、短時間に大量の半導体装置の
チップを解析に用いて行うことができる。その結果、半
導体装置を安定して生産することが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による半導体装置生
産システムの構成例を示すブロック図である。

【図２】 本発明の第の実施形態による半導体装置生産
システムの動作の流れを示すフローチャートである。

【図３】 図１におけるウエハ製造ライン２０の具体的
な構成例を示す概念図である。

【図４】 図１における製造履歴情報ファイル２１の構
成例を示す図である。

【図５】 図１におけるウエハ検査情報ファイル２３の
構成例を示す図である。

【図６】 第１の実施形態による半導体装置生産システ
ムにおいてウエハ上に形成されるチップ情報記憶回路の
構成例を示す概念図である。

【図７】 図１における組立品検査情報ファイル２８の
構成例を示す図である。

【図８】 図２における不良分布生成工程ＳＡ２４と不
良原因推定工程ＳＡ２５とを説明する詳細なフローチャ
ートである。

【図９】 図１の不良分析データベース３５に記憶され
ている不良チップの分布のパターンである。

【図１０】 図１の不良分析データベース３５に記憶さ
れている不良チップの分布のパターンである。

【図１１】 本発明の第２の実施形態による半導体装置
生産システムの構成例を示すブロック図である。

【図１２】 本発明における冗長アドレス決定装置２が
ヒューズの切断箇所を示すヒューズアドレスのフォーマ
ット構成を示す図である。

【図１３】 １本の冗長ワード線のアドレスを設定する
ヒューズ回路の構成例を示す概念図である。

【図１４】 冗長ワード線順にヒューズ開始番号が記述
されたテーブルフォーマットファイルの構成を示す図で
ある。

【図１５】 置換アドレス決定装置２の出力する中間フ
ァイルの構成を示す図である。

【図１６】 置換アドレス決定装置２の出力する冗長ア
ドレステーブルのフォーマットを示す図である。

【図１７】 メモリセルアレイと冗長用のメモリセルと
の構成を示す概念図である。

【図１８】 図１のＬＳＩテスタ１における冗長アドレ
スの抽出の流れを示すフローチャートである。

【図１９】 置換アドレス読み取り装置４１の出力する
置換アドレス情報ファイル４３の構成を示す図である。

【図２０】 組立品用テスタ２７の出力する組立品検査
情報ファイル２８の構成を示す図である。

【図２１】 不良分布生成装置３２の出力するフェイル
チップ分布表の構成を示す図である。

【図２２】 各チップのロット番号，ウエハ番号及びチ
ップ番号に対応する冗長アドレスを、ウエハ工程後の半
導体装置のチップのヒューズアドレスから生成する処理
の流れを示すフロチャートである。

【図２３】 従来例における不良解析の工程を示す概念
図である。

【図２４】 従来例における不良解析の工程を示す概念
図である。

【図２５】 不良と判定された半導体装置のチップの配
置個所を示すウエハの表面の概念図である。

【図２６】 側面から見た、ボート（ウエハを複数固定
する器具）におけるウエハ位置を示す概念図である。

【図２７】 不良と判定された半導体装置のチップの配
置個所を示すウエハの表面の概念図である。

【符号の説明】

１ ＬＳＩテスタ ２ 置換アドレス決定装置 ３ トリミング装置 ４ 欠陥セル検査情報ファイル ５ ヒューズ情報ファイル ２０ ウエハ製造ライン ２１ 製造履歴情報ファイル ２２ ウエハ用テスタ ２６ パッケージ組立装置 ２７ 組立品用テスタ ２８ 組立品検査情報ファイル ３２ 不良分布生成装置 ３３ 表示装置 ３４ 不良原因推定装置 ４１ 置換アドレス読取装置 ４２ チップ位置解析装置 ４３ 置換アドレス情報ファイル

フロントページの続き (72)発明者 原 真一 広島県東広島市西条中央６丁目14番地25号 緑館ＩＩＩ−106 Ｆターム(参考） 4M106 AA01 AB07 BA01 BA14 DA15 DJ18 DJ20 DJ21 5L106 DD24 DD25 DD26 GG07

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数の半導体チップが格子状に配列され
   たウエハを所定のウエハ製造装置で製造する製造ライン
   と、 前記半導体チップの電気的特性を検査するウエハ用テス
   タと、 前記半導体チップにウエハ上の位置情報を書き込む位置
   情報書込手段と、 前記ウエハ用テスタよリ出力される第１検査結果と前記
   ウエハ上のチップ位置情報とを関連付けて記憶するウエ
   ハ検査情報記憶手段と、 前記ウエハを個々の前記半導体チップに分割し、パッケ
   ージに封入された半導体験置を製造するパッケージ組立
   装置と、 前記半導体装置の電気的特性を検査する製品用テスタ
   と、 パッケージヘ封入された後に前記半導体装置の前記ウエ
   ハ上の位置情報を検出するチップ位置検出手段と、 前記製品用テスタより出力される第２検査結果と前記チ
   ップ位置検出手段により検出された前記ウエハ上のチッ
   プ位置情報とを関連付けて記憶するウエハ検査情報記憶
   手段と、 前記第１と第２検査結果および前記チップ位置情報に基
   づき前記ウエハ用テスタで不良と判定された位置情報と
   前記製品用テスタで不良と判定された位置情報とをまと
   めてウエハに対応した位置の不良分布を生成する不良分
   布生成装置とを具備し、 前記不良分布に基づき不良原因を推定することを特徴と
   する半導体生産システム。
2. 【請求項２】 前記半導体チップが冗長回路を有する
   半導体メモリであって、 前記位置情報書込手段が冗長アドレス用ヒューズを切断
   するトリミング装置であることを特徴とする請求項１に
   記載の半導体生産システム。
3. 【請求項３】 複数の半導体メモリが格子状に配列され
   たウエハを所定のウエハ製造装置で製造する製造ライン
   と、 前記半導体メモリの電気的特性を検査するウエハ用テス
   タと、 前記半導体メモリの冗長メモリヘの冗長アドレスを決定
   し、該冗長アドレスに対応するヒューズを切断するトリ
   ミング装置と、 前記冗長アドレスと前記ウエハ上の位置情報とを関連付
   けて記憶するウエハ検査情報記憶手段と、 前記ウエハを個々の前記半導体チップに分割し、パッケ
   ージに封入された半導体装置を製造するパッケージ組立
   装置と、 チップ分割後の前記半導体メモリの電気的特性を検査す
   るとともに置換アドレスを読み出す製品用テスタと、 読み出した該置換アドレスと前記冗長アドレスとを比較
   することにより位置情報を推定する位置推定手段と、 前記製品用テスタより出力される第２検査組果と前記位
   置検出手段により検出された前記位置情報とを関連付け
   て記憶する製品検査情報記憶手段と、 前記第２検査結果を前記位置情報に対応させて不良分布
   を作成する不良分布作成装置とを具備し、 前記不良分布に基づき不良原因を推定することを特徴と
   する半導体生産システム。
4. 【請求項４】 複数の半導体メモリが格子状に配列され
   たウエハを所定のウエハ製造装置で製造する製造ライン
   と、 前記半導体メモリの電気的特性を検査するウエハ用テス
   タと、 前記半導体メモリの冗長メモリヘの置換アドレスを決定
   し、該置換アドレスに対応するヒューズを切断するトリ
   ミング装置と、 前記置換アドレスと前記ウエハ上の位置情報とを関連付
   けて記憶する位置情報記憶手段と、 前記ウエハを個々の前記半導体メモリに分割し、パッケ
   ージに封入された半導体メモリを製造するパッケージ組
   立装置と、 前記半導体メモリの電気的特性を検査するとともに置換
   アドレスを読み出す製品用デスタと、 読み出した該置換アドレスと前記位置情報記憶手段に記
   憶された前記置換アドレスとを比較することにより位置
   情報を推定する位置推定手段と、 前記ウエハ用テスタより出力される第１の検査結果と前
   記製品用テスタより出力される第２検査結果と前記位置
   検出手段により検出された前記ウエハ上のチップ位置情
   報とを関連付けて記憶する製品検査情報記憶手段と、 前記第１と第２検査結果および前記チップ位置情報に基
   づき、前記ウエハ用テスタで不良と判定された位置情報
   と前記製品用テスタで不良と判定された位置情報とをま
   とめて不良分布を作成する不良分布作成装置とを具備
   し、 前記不良分布に基づき不良原因を推定することを特徴と
   する半導体生産システム。
5. 【請求項５】 製造された半導体装置の検査結果にもと
   づき不良発生箇所を推定するようにした半導体生産シス
   テムにおいて、 前記半導体装置のパッケージヘ封止された後に、この半
   導体装置における所定の回路に予め書かれている位置情
   報を電気的に読み出す位置情報読出手段と、 このチップデータに基づき、この半導体装置のウエハ工
   程におけるロット番号、ロット内のウエハ番号及びこの
   ウエハにおける位置情報を抽出する位置情報抽出手段
   と、 チップ分割前後の検査結果を１つの不良分布にまとめて
   作成し、チップ分割後に不良となった原因を推定する不
   良原因推定手段とを具備することを特徴とする半導体生
   産システム。
6. 【請求項６】パッケージに封止された後の半導体装置の
   検査において、不良と判定された半導体装置の前記位置
   情報に基づき、ウエハ工程における不良の原因を推定す
   る堆定手段を具備することを特徴とする請求項５記載の
   半導体生産システム。
7. 【請求項７】 前記位置情報が、不良メモリセルと置き
   換えた置換アドレスであり、 ウエハ状態における半導体装置の良否の検査において、
   前記位置情報と前記置換アドレスとの関係を示す対照表
   を作成する対照表作成手段を具備し、 前記位置情報抽出手段がパッケージに封止された組立後
   の前記半導体装置から読み出したアドレスデータに基づ
   き、この半導体装置の位置情報を、前記対照表から抽出
   することを特徴とする請求項５または請求項６に記載の
   半導体生産システム。
8. 【請求項８】 記憶回路と、 ウエハ状態における半導体装置の良否の試験時点におい
   て、トリミングデータを前記記憶回路へ書き込むデータ
   書込手段と、 前記記憶回路から前記トリミングデータを読み出すデー
   タ読出手段と、 前記位置情報と前記トリミングデータとの関係を示す対
   照表を作成する対照表作成手段とを具備し、 前記位置情報抽出手段が前記半導体装置から読み出した
   トリミングデータに基づき、このトリミングデータに対
   応する半導体装置の前記位置情報を、前記対照表から抽
   出することを特徴とする請求項５または請求項６に記載
   の半導体生産システム。
9. 【請求項９】 ウエハを複数の半導体メモリチップに分
   割する前と後の不良分布をウエハ上の位置に対応させて
   表示するようにしたことを特徴とする不良解析装置。
10. 【請求項１０】 ウエハ上のチップの位置を推定するチ
    ップ位置解析手段と、不良となった半導体チップの分布
    を生成する不良分布作成手段と、前記分布から不良原因
    を推定する不良原因推定手段とからなることを特徴とす
    る不良解析装置。
11. 【請求項１１】 前記チップ位置解析手段が半導体メモ
    リの置換アドレスに基づいてウエハ上の位置を推定する
    ようにしたことを特徴とする請求項１０に記載の不良解
    析装置。
12. 【請求項１２】 ウエハを複数の半導体メモリチップに
    分割した後に、この半導体メモリチップが各々記憶して
    いる、冗長回路により置換された置換アドレスに基づい
    て、この半導体メモリチップのウエハ上の位置情報を推
    定することを特徴とする半導体装置の生産方法。
13. 【請求項１３】 前記位置情報に基づき、半導体テスタ
    により不良となった前記半導体メモリチップのウエハ上
    での分布を推定することを特徴とする請求項１２に記載
    の半導体装置の生産方法。
14. 【請求項１４】 前記分布から、半導体メモリチップの
    製造ラインにおける不良の原因となった製造装置を推定
    することを特徴とする請求項１３に記載の半導体装置の
    生産方法。
15. 【請求項１５】 複数のプロセス工程を経てウエハ上に
    半導体装置を形成するウエハ工程と、 ウエハ状態において前記ウエハの検査を行うウエハテス
    ト工程と、 前記ウエハから半導体装置をチップとして切り出し、検
    査でパスしたチップのみをパッケージに封止する組立工
    程と、 パッケージ状態において検査を行い良品の選別を行う組
    立品テスト工程と、 この組立品テスト工程において不良品と判定された半導
    体装置における所定の回路に予め書かれているチップデ
    ータを電気的に読み出すチップデータ読み出し工程と、 このチップデータに基づきこの半導体装置の前記ウエハ
    工程におけるロット番号、ロット内におけるウエハ番号
    及びこのウエハにおけるチップ座標とからなる位置情報
    を抽出する位置情報抽出工程とを有することを特徴とす
    る半導体装置の生産方法。
16. 【請求項１６】 前記ウエハ番号及び前記位置情報から
    不良原因となるプロセス工程を推定する推定工程を有
    し、 前記ロット番号からロットの各プロセス工程の処理日時
    を検出し、 ウエハ工程における各プロセス工程における処理品質の
    工程管理が行われることを特徴とする請求項１５記載の
    半導体装置の生産方法。