JP4227974B2 - チップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラム - Google Patents

Description

本発明は、チップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラムに関し、特に、欠陥アドレスを救済するための冗長メモリセルアレイを備えた半導体チップの情報管理方法、情報管理システム及び情報管理プログラムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップは、広く知られているように、ウェハ単位で拡散処理などの前工程を行い、前工程が完了した半導体ウェハを後工程で分割することによって多数個採りされる。したがって、１個の半導体チップをより安価に製造するためには、１枚の半導体ウェハから取り出される半導体チップの数を増やすとともに、取り出される半導体チップの歩留まりを向上させることが重要である。前者は、チップ面積の小型化や半導体ウェハの大型化などによって達成することができ、後者は、主に前工程に含まれる数多くの工程において、歩留まりを悪化させる各種要因をできるかぎり排除することによって達成することができる。

歩留まりを悪化させる要因は非常に多種多様且つ複合的であるため、これを特定することは必ずしも容易ではない。しかしながら、切断前のウェハ状態においては、歩留まりを悪化させる要因によって不良の発生位置にある特徴、例えば、半導体ウェハの外周部分に不良が集中する、或いは、半導体ウェハの片側部分に不良が集中する、さらには、１チップおきにパスとフェイルを繰り返すなどの特徴が現れることがあり、これが歩留まり悪化の要因を突き止める重要な手がかりとなる。ところが、不良の発生位置は、切断前のウェハ状態においては簡単に特定することが可能であるものの、ダイシングによって個々の半導体チップに分割した後においては、これを特定することは極めて困難である。このため、ウェハ上における不良の発生位置に関する情報を得るためには、ダイシング前に各半導体チップに対して種々の動作テストを行う必要があり、これが製造コストを悪化させる原因となっていた。また、ダイシング前の状態においては正常であった半導体チップが、ダイシング後に不良となるケースもあり、このようなタイプの不良に関しては、ウェハ上の位置に関する情報を得ることはほとんど不可能であった。

このような問題を解決する手段として、本発明者による特許文献１には、冗長メモリセルアレイによる置き換えによって救済された欠陥アドレスをデータベース化することにより、個々の半導体チップに分割した後においても、ウェハ上の位置情報を取得可能とするシステムが提案されている。つまり、ＤＲＡＭなどの半導体メモリは、数多くの欠陥アドレスが存在するが、欠陥アドレスに対応するメモリセルを冗長メモリセルアレイに置き換えることによって、これら欠陥アドレスが救済される。このようにして救済される欠陥アドレスの数は、１つの半導体チップ当たり相当数に上ることから、置き換えが行われた欠陥アドレスの分布は、かなり高い確率で当該半導体チップに固有のものとみなすことができる。この点に着目して、特許文献１では、ダイシングする前に特定した各半導体チップの欠陥アドレスをデータベース化し、ロールコール動作によって置き換えが行われた欠陥アドレスを読み出すことによって、ウェハ上の位置情報などを取得可能としている。

このように、特許文献１に記載された手法では、欠陥アドレスの分布をデータベース化していることから、半導体チップ自体に特別な回路を付加することなくウェハ上の位置情報などを取得可能としていることから、チップ面積の増大が全く生じないという優れた特徴と有している。
特許第３５５５８５９号公報

しかしながら、特許文献１に記載の手法では、半導体チップの生産数に比例してデータベースが大型化するという問題があった。このため、比較的生産数の少ない品種であればそれほど大きな問題とはならないものの、生産数の非常に多い品種においては、データベースの巨大化によって情報の共有が困難となるばかりでなく、膨大なデータの中からなチップを特定しなければならないため検索に時間がかかり、ウェハ上の位置情報などを必ずしも効率よく取得できるとは限らなかった。

また、特許文献１に記載の手法は、欠陥アドレスの分布に基づいて個々の半導体チップを特定しているため、万が一、欠陥アドレスの分布が全く同一である複数の半導体チップが存在した場合、両者を区別することは不可能であるという問題があった。

したがって、本発明の目的は、チップ面積の増大をもたらすことなく、且つ、大きなデータベースを用いることなく、個々の半導体チップにウェハ上の位置情報などのチップ情報を持たせるとともに、この情報を読み出すことが可能なチップ情報管理方法及びチップ情報管理システム、並びに、このような方法又はシステムに使用するチップ情報管理プログラムを提供することである。

また、本発明の他の目的は、欠陥アドレスの分布が全く同一である複数の半導体チップが存在する場合であっても、個々の半導体チップからウェハ上の位置情報などのチップ情報を取得することが可能なチップ情報管理方法及びチップ情報管理システム、並びに、このような方法又はシステムに使用するチップ情報管理プログラムを提供することである。

本発明の一側面によるチップ情報管理方法は、複数のメモリセルを含むメモリセルアレイと、それぞれ欠陥アドレスを記憶する複数の欠陥アドレス記憶回路と、前記欠陥アドレス記憶回路に記憶された欠陥アドレスに対応するメモリセルを置換するための冗長メモリセルアレイとを有する半導体チップ内に、該半導体チップに関するチップ情報を保持させるためのチップ情報管理方法であって、複数の欠陥アドレスを検出する第１のステップと、保持させるべき前記チップ情報に基づいて、前記複数の欠陥アドレスと、これらを記憶させる前記複数の欠陥アドレス記憶回路との関係を決定する第２のステップと、前記第２のステップにて決定した関係に基づいて、前記複数の欠陥アドレスを対応する前記複数の欠陥アドレス記憶回路に記憶させる第３のステップとを備えることを特徴とする。

また、本発明の他の側面によるチップ情報管理方法は、複数のメモリセルを含むメモリセルアレイと、それぞれ欠陥アドレスを記憶する複数の欠陥アドレス記憶回路と、前記欠陥アドレス記憶回路に記憶された欠陥アドレスに対応するメモリセルを置換するための冗長メモリセルアレイとを有する半導体チップから、該半導体チップに関するチップ情報を取得するためのチップ情報管理方法であって、ロールコール試験によって前記複数の欠陥アドレス記憶回路に記憶されたアドレスを読み出す第１のステップと、どの欠陥アドレス記憶回路にどのアドレスが記憶されているかを解析することによって、前記冗長メモリセルアレイによる置換方法を特定する第２のステップと、特定された置換方法に基づいて、前記チップ情報を特定する第３のステップとを備えることを特徴とする。

本発明の一側面によるチップ情報管理システムは、半導体チップのチップ情報を取得するチップ情報取得部と、前記半導体チップに含まれる複数の欠陥アドレスを、それぞれ前記半導体チップ内のどの欠陥アドレス記憶回路に記憶させるかを決定する置換方法決定部を備え、前記置換方法決定部は、前記チップ情報取得部より取得された前記チップ情報に基づいて、前記複数の欠陥アドレス記憶回路の配列順序に沿った欠陥アドレスの大小関係を異ならせることを特徴とする。

また、本発明の他の側面によるチップ情報管理システムは、ロールコール試験によって、半導体チップの欠陥アドレスを読み出すロールコール部と、前記ロールコール部によって読み出された欠陥アドレスと、これを記憶している前記半導体チップ内の欠陥アドレス記憶回路の配列順序との関係を解析する解析部とを備え、前記解析部は、前記半導体チップ内の冗長メモリセルアレイによる置換方法と、これに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、解析した前記関係からチップ情報を特定することを特徴とする。

さらに、本発明の一側面によるチップ情報管理プログラムは、コンピュータに、半導体チップのチップ情報を取得する第１のステップと、前記半導体チップに含まれる複数の欠陥アドレスを、それぞれ前記半導体チップ内のどの欠陥アドレス記憶回路に記憶させるかを決定する第２のステップとを実行させるためのチップ情報管理プログラムであって、前記第２のステップにおいては、前記チップ情報に基づいて、前記複数の欠陥アドレス記憶回路の配列順序に沿った欠陥アドレスの大小関係を異ならせることを特徴とする。

また、本発明の他の側面によるチップ情報管理プログラムは、コンピュータに、ロールコール試験によって、半導体チップ内の欠陥アドレス記憶回路に記憶されたアドレスを読み出す第１のステップと、前記アドレスと、これを記憶している前記欠陥アドレス記憶回路の配列順序との関係を解析する第２のステップとを実行させるためのチップ情報管理プログラムであって、前記第２のステップは、前記半導体チップ内の冗長メモリセルアレイによる置換方法と、これに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、解析した前記関係からチップ情報を特定することを特徴とする。

上記本発明の一側面によるチップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラムによれば、欠陥アドレス及びこれらを記憶させる欠陥アドレス記憶回路との関係に情報を割り当てたデータテーブルを参照するだけで、半導体チップに所望の情報を記憶させることが可能となる。一方、上記本発明の他の側面によるチップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラムによれば、欠陥アドレス及びこれらを記憶させる欠陥アドレス記憶回路との関係に情報を割り当てたデータテーブルを参照するだけで、半導体チップから所望の情報を取得することが可能となる。

このように、本発明によれば、欠陥アドレス及びこれらを記憶させる欠陥アドレス記憶回路との関係に情報を割り当てたデータテーブルを利用していることから、半導体チップに各種チップ情報を記憶させるための特別な回路を付加する必要がなく、このため、チップ面積の増大が全く生じない。また、半導体チップごとに固有の情報を格納するデータベースを用いていないことから、使用するデータテーブルのデータ量を非常に小型化することができるだけでなく、欠陥アドレスの分布が全く同一である半導体チップが複数存在する場合であっても、これら半導体チップに異なる情報を持たせることが可能となる。

本発明の好ましい実施の形態について詳細に説明する前に、まず、本発明の適用が可能な半導体チップの概略的な構成、並びに、本発明の原理について説明する。

図１は、本発明の適用が可能な半導体チップの主要な構成要素を示すブロック図である。

図１に示すように、本発明の適用が可能な半導体チップ１００は、複数のメモリセルを含むメモリセルアレイ１１０と、欠陥アドレスを救済するための冗長メモリセルアレイ１２０と、欠陥アドレスを記憶する欠陥アドレス記憶回路群１３０と、メモリセルアレイ１１０及び冗長メモリセルアレイ１２０にアクセスするためのデコーダ１９０を少なくとも備えている。このような半導体チップ１００としては、ＤＲＡＭなどの半導体メモリや、メモリ混載チップなどを挙げることができる。半導体チップ１００は、アドレス端子ＡＤＤより供給されるアドレス信号に基づいて、メモリセルアレイ１１０に含まれる所定のメモリセルにアクセスする機能を有しており、読み出し動作を行う場合には、アクセスされたメモリセルが保持するデータをデータ端子ＤＱへ出力し、書き込み動作を行う場合には、データ端子ＤＱより供給されるデータをアクセスされたメモリセルに記憶させる。

図２は、半導体チップ１００がＤＲＡＭである場合におけるメモリセルアレイ１１０及び冗長メモリセルアレイ１２０の構成を示す回路図である。

図２に示すように、メモリセルアレイ１１０は、複数のワード線ＷＬ_１〜ＷＬ_ｎと複数のビット線ＢＬ_１〜ＢＬ_ｍとが互いに交差するマトリクス構造を有しており、これらの各交点にメモリセルＭＣが配置されている。メモリセルＭＣは、ＭＯＳトランジスタＴＲとキャパシタＣの直列回路によって構成されており、ＭＯＳトランジスタＴＲのドレインは、対応するビット線ＢＬ_１〜ＢＬ_ｍに接続され、ＭＯＳトランジスタＴＲのゲートは、対応するワード線ＷＬ_１〜ＷＬ_ｎに接続されている。これにより、あるワード線ＷＬ_ｉがハイレベルに変化すると、ワード線ＷＬ_ｉに接続された全てのメモリセルＭＣのキャパシタＣが、対応するビット線ＢＬ_１〜ＢＬ_ｍにそれぞれ接続される。ワード線の制御は、アドレス端子ＡＤＤより供給より供給されるロウアドレスに基づき、図示しないロウデコーダによって行われる。

一方、ビット線ＢＬ_１〜ＢＬ_ｍは、それぞれ対応するセンスアンプＳＡ_１〜ＳＡ_ｍに接続されており、これによって、読み出し動作時においてはメモリセルＭＣより読み出された信号が増幅され、書き込み動作時においてはメモリセルＭＣに書き込むべき信号が増幅される。いずれのセンスアンプＳＡ_１〜ＳＡ_ｍをデータ端子ＤＱに接続するかは、アドレス端子ＡＤＤより供給より供給されるカラムアドレスに基づき、図示しないカラムデコーダによって選択される。

このような構成を有するメモリセルアレイ１１０において、所定のメモリセルＭＣが不良である場合、当該メモリセルＭＣに対応するアドレスは欠陥アドレスとなる。さらに、所定のワード線ＷＬ_ｉに不良がある場合には、当該ワード線ＷＬ_ｉに繋がる全てのメモリセルＭＣが不良となることから、これらメモリセルＭＣに対応するアドレスは全て欠陥アドレスとなる。このような欠陥アドレスは、冗長メモリセルアレイ１２０及び欠陥アドレス記憶回路群１３０によって救済され、正常アドレスとして取り扱うことが可能となる。

冗長メモリセルアレイ１２０は、図２に示すように、上記ビット線ＢＬ_１〜ＢＬ_ｍと交差する複数の冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘによって構成されており、冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘとビット線ＢＬ_１〜ＢＬ_ｍとの各交点にメモリセル（冗長メモリセル）ＭＣが配置されている。このように、冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘの構成は、通常のワード線ＷＬ_１〜ＷＬ_ｎと全く同じである。

これら冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘは、製造直後の初期状態においては、いかなるアドレスを供給しても選択されることはないが、所定のアドレスを欠陥アドレス記憶回路群１３０に記憶させておくと、このアドレスが供給された場合、メモリセルアレイ１１０内に含まれる本来のワード線ＷＬ_ｉを選択する代わりに、欠陥アドレス記憶回路群１３０によって指定された所定の冗長ワード線ＷＬＲ_ｊが選択される。したがって、欠陥アドレス記憶回路群１３０に欠陥アドレスを記憶させておけば、当該欠陥アドレスが供給された場合、メモリセルアレイ１１０ではなく冗長メモリセルアレイ１２０に対してアクセスが行われることから、このアドレスを正常アドレスとして取り扱うことが可能となる。

尚、冗長メモリセルアレイ１２０には、不良のあるビット線ＢＬ_ｉを置換するための複数の冗長ビット線も設けられているが、図２ではこれを省略している。

図３は、欠陥アドレス記憶回路群１３０の具体的な回路構成の一例を示す回路図であり、冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘへの置き換えを行うための部分を示している。図示しない冗長ビット線への置き換えを行うための部分も同様に存在しているが、両者はほぼ同じ回路構成であることから、後者については省略する。

図３に示すように、欠陥アドレス記憶回路群１３０は、複数の欠陥アドレス記憶回路１４０_１〜１４０_ｘによって構成されており、各欠陥アドレス記憶回路１４０_１〜１４０_ｘは、それぞれ冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘに対応している。

各欠陥アドレス記憶回路１４０_１〜１４０_ｘは、ロウアドレスＸ０，Ｘ１，Ｘ２・・・及びこれらの反転信号／Ｘ０，／Ｘ１，／Ｘ２・・・にそれぞれ対応するヒューズ素子１４１が、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間に並列接続された構成を有している。各ヒューズ素子１４１にはＮチャンネルＭＯＳトランジスタ１４２がそれぞれ直列に接続されており、これらトランジスタ１４２のゲートには、ロウアドレスＸ０，Ｘ１，Ｘ２・・・及びこれらの反転信号／Ｘ０，／Ｘ１，／Ｘ２・・・がそれぞれ供給される。

欠陥アドレス記憶回路１４０に欠陥アドレスを記憶させる場合、アドレスの各ビットに対応する２つのヒューズ素子１４１のうち、いずれか一方を切断する。具体的には、例えば記憶させる欠陥アドレスのビットＸ０が「０」である場合には、Ｘ０に対応するヒューズ素子１４１を切断し、／Ｘ０に対応するヒューズ素子１４１を未切断のままとする。一方、欠陥アドレスを記憶させない欠陥アドレス記憶回路１４０においては、全てのヒューズ素子１４１を未切断の状態としておく。

プリチャージ配線ＬＡ及び引き抜き配線ＬＢは、それぞれＰチャンネルＭＯＳトランジスタ１４３，１４４を介して電源電位（ＶＤＤ）に接続されている。これにより、タイミング信号Ｓ１がローレベルになると、プリチャージ配線ＬＡ及び引き抜き配線ＬＢは、電源電位までプリチャージされる。また、引き抜き配線ＬＢは、ＮチャンネルＭＯＳトランジスタ１４５を介して接地電位（ＧＮＤ）に接続されている。これにより、タイミング信号Ｓ２がハイレベルになると、引き抜き配線ＬＢは、接地電位までディスチャージされる。

図４は、所定の欠陥アドレス記憶回路１４０_ｊが欠陥アドレスを検出した場合の動作を示すタイミングチャートである。

まず、初期状態においてはタイミング信号Ｓ１，Ｓ２はいずれもローレベルであり、このため、プリチャージ配線ＬＡ及び引き抜き配線ＬＢはいずれもハイレベルにプリチャージされている。また、対応する検出信号ＲＥＤ_ｊもローレベルに固定される。

ここで、時刻ｔ０においてロウアドレスＡＤＤが変化し、さらに、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化すると、プリチャージ動作が終了し、プリチャージ配線ＬＡ及び引き抜き配線ＬＢはいずれもフローティングの状態となる。

次に、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化すると、トランジスタ１４５がオンするため、引き抜き配線ＬＢの電位がローレベルに変化する。このとき、供給されるロウアドレスＡＤＤが欠陥アドレス記憶回路１４０_ｊに記憶された欠陥アドレスと一致すると、つまり、切断されたヒューズ素子１４１に対応するトランジスタ１４２が全てオンとなり、切断されていないヒューズ素子１４１に対応するトランジスタ１４２が全てオフとなる条件が成立すると、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間を短絡するルートが存在しないことから、プリチャージ配線ＬＡの電位はローレベルに変化せず、プリチャージ状態が維持されることになる。

そして、時刻ｔ３において、遅延素子１４６によりタイミング信号Ｓ２を遅延させたタイミング信号Ｓ３がハイレベルに変化すると、論理積回路１４７の入力がいずれもハイレベルとなることから、出力である検出信号ＲＥＤ_ｊがハイレベルに変化し、欠陥アドレスが供給された旨が報知される。その結果、本来選択されるべきであったワード線ＷＬ_ｉの代わりに、当該欠陥アドレス記憶回路１４０_ｊに対応する冗長ワード線ＷＬＲ_ｊが活性化される。

一方、供給されるロウアドレスＡＤＤと、欠陥アドレス記憶回路１４０_ｊに記憶された欠陥アドレスとが一致しない場合、つまり、切断されていないヒューズ素子１４１に対応するいずれか一つのトランジスタ１４２がオンした場合には、プリチャージ配線ＬＢがローレベルに変化したことに応答してプリチャージ配線ＬＡの電位もローレベルに変化することから、出力である検出信号ＲＥＤ_ｊがハイレベルに変化することはない。

他の欠陥アドレス記憶回路の動作も同様であり、欠陥アドレスの検出によって検出信号ＲＥＤ_１〜ＲＥＤ_ｘがハイレベルとなると、対応する冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘが活性化する。

以上が、本発明の適用が可能な半導体チップ１００の概略的な構成である。

次に、複数の欠陥アドレス記憶回路１４０_１〜１４０_ｘに記憶される欠陥アドレスの大小関係について説明する。

上述のとおり、これら欠陥アドレス記憶回路１４０_１〜１４０_ｘは、所望の欠陥アドレスに対応するワード線をそれぞれ冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘに置き換えるための回路であることから、欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序と、これらに記憶される欠陥アドレスの大小関係については、何ら制限されるものではない。一例として、この順に配列された３つの欠陥アドレス記憶回路１４０_１〜１４０_３に欠陥アドレスａ，ｂ，ｃを記憶させる場合、記憶させる方法としては、図５に示すように６通り（＝３の階乗）の割り当て方法がある。

ここで、欠陥アドレスａ，ｂ，ｃの大小関係（ここでは、ロウアドレス値の大小関係）がａ＜ｂ＜ｃであるとすると、図５に示す「置換方法１」にしたがって欠陥アドレスを記憶させれば、図６（ａ）に示す通り、欠陥アドレスａに対応するワード線ＷＬ_ａが冗長ワード線ＷＬＲ_１によって置き換えられ、欠陥アドレスｂに対応するワード線ＷＬ_ｂが冗長ワード線ＷＬＲ_２によって置き換えられ、欠陥アドレスｃに対応するワード線ＷＬ_ｃが冗長ワード線ＷＬＲ_３によって置き換えられることになる。

同様に、図５に示す「置換方法２」にしたがって欠陥アドレスを記憶させれば、ワード線の置き換えは図６（ｂ）に示す通りとなり、図５に示す「置換方法３」にしたがって欠陥アドレスを記憶させれば、ワード線の置き換えは図６（ｃ）に示す通りとなる。「置換方法４」〜「置換方法６」については図示を省略するが、これらいずれの置換方法を選択したとしても、欠陥アドレスの救済は正常に行われる。そして、置換可能な組み合わせは、欠陥アドレス記憶回路１４０_１〜１４０_ｘの数（＝冗長ワード線ＷＬＲ_１〜ＷＬＲ_ｘの数）が多いほど増大し、具体的には、欠陥アドレス記憶回路１４０_１〜１４０_ｘの数であるＸの階乗に相当する膨大な数の組み合わせが存在することになる。

本発明はこの点に着目し、欠陥アドレスの救済するための「置換方法」によって、当該半導体チップに関する情報を持たせている。情報の種類については特に限定されるものではないが、ロット番号、ロット内のウェハ番号、ウェハ内の位置などを含ませることができる。したがって、当該半導体チップ１００がどのロットの、どのウェハから取り出されたチップであるかを知ることができるのみならず、切断前に置けるウェハ上の位置についても知ることが可能となる。

情報の持たせ方についても特に限定されず、例えば、欠陥アドレス記憶回路１４０_１〜１４０_ｘを５個単位でグループ化し、各グループに１つの情報を持たせれば、グループ数と同数の情報を記憶させることが可能となる。つまり、欠陥アドレス記憶回路１４０_１〜１４０_ｘを５個単位でグループ化すると、各グループを構成する５個の欠陥アドレス記憶回路（例えば、欠陥アドレス記憶回路１４０_１〜１４０_５）は、１２０種類（＝５の階乗）の情報の中の一つを記憶させることができる。１２０種類の情報としては、一例として図７に示すように、０〜９までの数字、アルファベット大文字、アルファベット小文字などのキャラクターを割り当てることができるため、各グループに記憶させるキャラクターの組み合わせによって、複雑な情報を半導体チップ１００に持たせることが可能となる。

以上が本発明の原理である。以下、本発明の好ましい実施形態について詳細に説明する。

図８は、本発明の好ましい実施形態によるチップ情報管理システム２００の構成を示すブロック図である。

図８に示すように、本実施形態によるチップ情報管理システム２００は、チップ情報記録システム２１０とチップ情報取得システム２２０によって構成されており、これらチップ情報記録システム２１０及びチップ情報取得システム２２０には、共通のデータテーブル２０１が用いられる。データテーブル２０１とは、図７に示したような、冗長メモリセルアレイ１２０による置換方法と割り当てられるキャラクターとの関係を示すテーブルである。したがって、特許文献１に記載されているようなデータベース、つまり、個々の半導体チップに固有の情報がそれぞれ格納されたデータベースとは根本的に異なり、生産したチップ数にデータ量が依存せず、このため極めて小さなデータ量で済むという特徴を有している。

チップ情報記録システム２１０は、製造時において半導体チップ１００に所望の情報を記録させるためのシステムであり、上記のデータテーブル２０１のほか、チップ情報取得部２１１、欠陥アドレス検出部２１２、置換方法決定部２１３及びトリミング部２１４を含んでいる。

チップ情報取得部２１１は、各半導体チップ１００に関する情報、例えば、ロット番号、ロット内のウェハ番号、ウェハ内の位置などの情報を取得する装置であり、生産ラインを管理するコンピュータによって当該機能を実現することができる。

また、欠陥アドレス検出部２１２は、各半導体チップ１００に含まれる欠陥アドレスを検出する装置であり、ウェハ状態で動作テストを行う半導体テスタ及びこれを制御するコンピュータによって当該機能を実現することができる。

さらに、置換方法決定部２１３は、欠陥アドレス検出部２１２によって検出された複数の欠陥アドレスを、それぞれどの欠陥アドレス記憶回路に記憶させるかを決定するための装置である。かかる決定は、データテーブル２０１を参照することによって、チップ情報取得部２１１から取得された情報（キャラクターの組み合わせなど）に対応する置換方法を特定し、特定された置換方法に則って、どの欠陥アドレスをどの欠陥アドレス記憶回路に記憶させるかによって行う。当該機能は、生産ラインを管理するコンピュータによって実現することができる。

そして、トリミング部２１４は、置換方法決定部２１３の決定に基づき、欠陥アドレス記憶回路１４０_１〜１４０_ｘに含まれるヒューズ素子１４１をトリミング切断する装置（欠陥アドレス書き込み装置）であり、レーザ照射によってヒューズのトリミングを行う一般的なトリミング装置及びこれを制御するコンピュータを用いることができる。

一方、チップ情報取得システム２２０は、製造時又は製造後において、半導体チップ１００に記憶された情報を読み出すためのシステムであり、上記のデータテーブル２０１のほか、ロールコール部２２１及び解析部２２２を含んでいる。

ロールコール部２２１は、ロールコール試験によって欠陥アドレス記憶回路１４０_１〜１４０_ｘに記憶された欠陥アドレスを読み出す装置であり、ロールコール試験が可能な通常のテスタ及びこれを制御するコンピュータを用いることができる。

また、解析部２２２は、ロールコール部２２１によって取得した欠陥アドレスとこれを記憶している欠陥アドレス記憶回路１４０_１〜１４０_ｘとの関係に基づき、データテーブル２０１を参照することによって、当該半導体チップ１００に格納されている情報を解析する装置である。当該機能は、データテーブル２０１に接続可能なコンピュータなどを用いることができる。

本実施形態によるチップ情報管理システム２００は、このようなチップ情報記録システム２１０とチップ情報取得システム２２０によって構成されており、これらチップ情報記録システム２１０とチップ情報取得システム２２０は、データテーブル２０１を共有しているだけであることから、物理的に異なるハードウェアによって構成することができる。

次に、本発明の好ましい実施形態によるチップ情報管理方法について説明する。本実施形態によるチップ情報管理方法は、ハードウェアとしては図８に示したチップ情報管理システム２００を用い、ソフトウェアとして「チップ情報管理プログラム」を用いることによって実行可能である。以下、本実施形態によるチップ情報管理方法について、チップ情報記録方法とチップ情報取得方法に分け、順を追って説明する。

チップ情報記録方法は、ハードウェアとしては図８に示したチップ情報記録システム２１０を用い、ソフトウェアとしてはチップ情報管理プログラムの一部を成す「チップ情報記録プログラム」を用いることによって行われる。チップ情報記録プログラムは、チップ情報記録システム２１０の一部を成すコンピュータ、つまり、図９に示すように、ＣＰＵ３０１、ＲＯＭ３０２、ＲＡＭ３０３及びＩ／Ｏ回路３０４がバス３０５によって相互に接続された、通常の構成を有するコンピュータ３００によって実行することができる。チップ情報記録プログラムは、図９に示すコンピュータ３００のＲＯＭ３０２又はＲＡＭ３０３に格納され、ＣＰＵ３０１がこれを実行することにより、Ｉ／Ｏ回路３０４に繋がる外部のハードウェアを制御する。或いは、ＣＤ−ＲＯＭなどの記録媒体３１０にチップ情報記録プログラムを格納し、バス３０５に接続されたリムーバブルドライブ３０６を用いてこれを読み出すことにより、Ｉ／Ｏ回路３０４に繋がるハードウェアを制御しても構わない。

図１０は、チップ情報記録方法を説明するためのフローチャートである。

図１０に示すように、半導体ウェハに対する前工程が完了し、ウェハ上の各半導体チップ１００が動作可能な状態となると（ステップＳ１０）、図８に示したチップ情報取得部２１１を用いて当該半導体チップ１００に関する情報を取得した後（ステップＳ１１）、欠陥アドレス検出部２１２を用いて、ウェハ状態で欠陥アドレスの検出を行う（ステップＳ１２）。半導体チップ１００に関する情報とは、既に説明したとおり、ロット番号、ロット内のウェハ番号、ウェハ内の位置などである。また、これらの情報とともに或いはこれらの情報の代わりに、別の情報、例えば、製造年月日、工場名、シリアル番号などを含ませても構わない。

また、ステップＳ１２における欠陥アドレスの検出においては、書き込み又は読み出しを行うことができないアドレスを検出するのみならず、書き込み又は読み出しを行うことは一応可能であるものの、データ保持特性の劣るアドレスを検出することによって行う。

つまり、図２を用いて説明したように、ＤＲＡＭのメモリセルＭＣは、１個のキャパシタＣと１個のＭＯＳトランジスタＴＲによって構成され、キャパシタＣに蓄えられた電荷量によって情報を記憶していることから、定期的にリフレッシュ動作を行わなければ、リーク電流によって情報が消失してしまう。このため、リーク電流によって情報が消失する前にメモリセルＭＣをリフレッシュする必要があり、メモリセルＭＣをリフレッシュすべきサイクル（＝ｔ_ＲＥＦ）は、規格によって例えば６４ｍｓｅｃと定められている。このことは、各メモリセルの情報保持時間としてｔ_ＲＥＦ以上の時間が要求されることを意味する。したがって、情報保持時間がｔ_ＲＥＦに満たないメモリセルは、データ保持特性の劣る「リフレッシュ欠陥セル」であり、リフレッシュ欠陥セルに対応するアドレスについても「欠陥アドレス」として扱われる。

このようにして欠陥アドレスの検出が完了すると、次に、欠陥アドレス検出部２１２によって検出された欠陥アドレスを、どの欠陥アドレス記憶回路１４０_１〜１４０_ｘに記憶させるかを選択する（ステップＳ１３）。一般的には、欠陥アドレスの値が小さい方から、欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序に沿って順に記憶させるのであるが、既に説明したように、本発明では、欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序と記憶させる欠陥アドレスの大小関係に情報を持たせるため、持たせるべき情報に基づいた置換方法の選択を行う。

かかる選択は、データテーブル２０１を参照することにより、ステップＳ１１にて取得した情報に基づいて置換方法を特定し、特定された置換方法に則って、ステップＳ１２にて検出された欠陥アドレスをどの欠陥アドレス記憶回路に記憶させるか決定することにより行う。この動作は、図８に示す置換方法決定部２１３によって行われる。

置換方法決定部２１３による上記の動作は、図１１に示すように、検出された欠陥アドレスａ，ｂ，ｃ，ｄ・・・（ａ＜ｂ＜ｃ＜ｄ・・・）をアドレス順に並べた後、半導体チップ１００に持たせるべき情報にしたがってこれらを並べ替え、並べ替え後の欠陥アドレスａ，ｂ，ｃ，ｄ・・・を欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序に沿って順に割り当てればよい。或いは、図１２に示すように、半導体チップ１００に持たせるべき情報にしたがって欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序を仮想的に並べ替え、仮想的に並べ替えられた欠陥アドレス記憶回路１４０_１〜１４０_ｘに欠陥アドレスをアドレス順に割り当てても構わない。

このようにして欠陥アドレスの割り当てが決定すると、欠陥アドレス記憶回路１４０_１〜１４０_ｘに割り当てられた欠陥アドレスを実際に記憶させる（ステップＳ１４）。この動作は、トリミング部２１４を用いて、欠陥アドレス記憶回路１４０_１〜１４０_ｘに含まれる所定のヒューズ素子１４１にレーザを照射し、これによって所定のヒューズを溶断することにより行う。これにより、この半導体チップ１００は、欠陥アドレスに対応するメモリセルが冗長メモリセルアレイ１２０内のメモリセルに置き換えられたことになることから、検出された欠陥アドレスが救済される。

その後、ダイシング装置を用いてダイシングすることにより、半導体ウェハを個々の半導体チップ１００に分割し、所定のパッケージに収容することにより（ステップＳ１５）、完成品とする。

完成した半導体チップ１００に対しては、バーンインテストなどの各種選別テストが行われ（ステップＳ１６）、選別テストをパスした場合（ステップＳ１７：ＹＥＳ）には良品として出荷され（ステップＳ１８）、選別テストをパスしなかった場合（ステップＳ１７：ＮＯ）には不良品として取り扱われる（ステップＳ１９）。不良品として取り扱われる半導体チップ１００は、そのまま廃棄しても構わないが、不良の原因を特定すべく、ウェハ上の位置情報などを取得する必要がある場合には、次に説明するチップ情報取得方法が実行される。

チップ情報取得方法は、ハードウェアとして図８に示したチップ情報取得システム２２０を用い、ソフトウェアとしてチップ情報管理プログラムの一部を成す「チップ情報取得プログラム」を用いることによって行われる。チップ情報取得プログラムについては、チップ情報取得システム２２０の一部を成すコンピュータによって実行される。チップ情報取得システム２２０の一部を成すコンピュータのハードウェア構成は、図９に示すコンピュータ３００と同様、通常の構成を有するコンピュータである。チップ情報取得プログラムについても、ＣＤ−ＲＯＭなどの記録媒体３１０に格納し、バス３０５に接続されたリムーバブルドライブ３０６を用いてこれを読み出すことによって実行しても構わない。

図１３は、チップ情報取得方法を説明するためのフローチャートである。

図１３に示すように、チップ情報取得方法においては、まず、ロールコール試験によって欠陥アドレス記憶回路１４０_１〜１４０_ｘに記憶された欠陥アドレスが読み出される（ステップＳ２０）。かかるロールコール試験は、図８に示したロールコール部２２１によって行われる。ステップＳ２０のロールコール試験では、どの欠陥アドレス記憶回路１４０_１〜１４０_ｘにどの欠陥アドレスが格納されているか、両者が関連づけて読み出され、解析部２２２はこれに基づき、欠陥アドレス記憶回路１４０_１〜１４０_ｘの配列順序と、これらに記憶された欠陥アドレスの大小関係を解析する（ステップＳ２１）。

さらに、解析部２２２は、データテーブル２０１を参照することによって（ステップＳ２２）、解析した大小関係に割り当てられた情報（キャラクター）を取得し、これによって、半導体チップ１００に記憶された各種情報を特定する（ステップＳ２３）。したがって、半導体チップ１００に記憶された情報として、ロット番号、ロット内のウェハ番号、ウェハ内の位置などの情報が含まれていれば、半導体ウェハを分割した後であってもこれら情報を取得することができることから、不良となった原因を突き止める手がかりとすることが可能となる。

尚、上記のチップ情報取得プロセスは、不良品として取り扱われる半導体チップ１００に限らず、良品として取り扱われる半導体チップ１００についても、同様に行うことができる。つまり、正常に動作している半導体チップ１００であっても、種々の目的からロット番号などの情報を取得する必要が生じた場合には、図１３に示すフローチャートに沿って解析を行うことにより、記憶された各種情報を取得することが可能となる。

以上説明したように、本実施形態によれば、半導体チップ１００に各種チップ情報を記憶させるための特別な回路を付加する必要がないことから、チップ面積の増大が全く生じない。また、半導体チップ１００ごとに固有の情報を格納するデータベースを用いるのではなく、置換方法と割り当てられるキャラクターなどの情報との対応関係を示すデータテーブル２０１を用いていることから、データテーブル２０１のデータ量を非常に小型化することができるだけでなく、欠陥アドレスの分布が全く同一である半導体チップが複数存在する場合であっても、これら半導体チップに異なる情報を持たせることが可能となる。

次に、救済すべき欠陥アドレスの数が十分でない場合における処置について説明する。

これまで説明したチップ情報管理システム及びチップ情報管理方法は、多数の欠陥アドレスの存在を前提としている。これは、本発明による情報記憶方式では、ある程度の数の欠陥アドレスが存在しなければ、本質的に多くの情報を記憶させることができないためである。したがって、欠陥アドレスの数が少ない場合には、所望の情報を記憶させることができないケースも考えられる。

このような問題を解消するためには、規格上は不良ではないが、他のメモリセルよりも性能の劣るメモリセルを冗長メモリセルアレイ１２０によって置換することにより、半導体チップ１００の性能を向上させつつ、欠陥アドレスを増やせばよい。これにより発生する欠陥アドレスは規格を満たしているため、規格を満たさない欠陥アドレスとは本来区別されるべき存在であるが、本発明においては、説明の煩雑さを避けるため、これらについても「欠陥アドレス」と呼ぶ。

より具体的に説明すると、半導体チップ１００がＤＲＡＭである場合、上述の通り、満足すべき情報保持時間ｔ_ＲＥＦは規格によって例えば６４ｍｓｅｃと定められているが、ほとんどのメモリセルは、規格上定められた情報保持時間ｔ_ＲＥＦを大幅に上回っている。したがって、使用する全てのメモリセルの情報保持時間ｔ_ＲＥＦが規格値を超えていれば、低リフレッシュサイクル品として出荷することが可能となる。例えば、使用する全てのメモリセルの情報保持時間ｔ_ＲＥＦが１２８ｍｓｅｃ以上であれば、当該半導体チップ１００に求められるリフレッシュサイクルは１２８ｍｓｅｃに倍増し、より低消費電力なチップとして高付加価値が与えられることになる。

リフレッシュサイクルをどこまで延長できるかは、動作試験においてリフレッシュサイクルを徐々に長く設定することによって判断することができる。つまり、リフレッシュサイクルを徐々に長く設定することにより増大するエラーが、冗長メモリセルアレイ１２０によって置換可能な数を超える直前のサイクルを、当該半導体チップ１００の最大リフレッシュサイクルとして判定することができる。このようなリフレッシュサイクルの延長を行えば、冗長メモリセルアレイ１２０に含まれる冗長ワード線及び冗長ビット線は、必然的にかなりの割合で使用されることになるため、チップ情報を記憶させるのに必要な数の欠陥アドレスを十分に確保することが可能となる。また、リフレッシュサイクルの延長により、チップの付加価値も向上する。

図１４は、リフレッシュサイクルの延長によって欠陥アドレスを増加させる方法の一例を示すフローチャートである。図１４に示すプロセスは、欠陥アドレス検出部２１２によって行うことができる。

まず、欠陥アドレスの検出（ステップＳ１２）を行った後、発生した欠陥アドレスの数をカウントする。その結果、欠陥アドレスの数が所定数よりも少なければ（ステップＳ３０：ＹＥＳ）、チップ情報を記憶させるのに必要な数の欠陥アドレスが確保されていないと判断し、リフレッシュサイクルを延長させた後（ステップＳ３１）、再び欠陥アドレスの検出（ステップＳ１２）を行う。

このプロセスを繰り返した結果、欠陥アドレスの数が所定数以上となった場合（ステップＳ３０：ＮＯ）、発生した欠陥アドレスの数が冗長メモリセルアレイ１２０によって置換可能な数を超えているか否かを判断する（ステップＳ３２）。そして、発生した欠陥アドレスの数が置換可能な数を超えていなければ（ステップＳ３２：ＮＯ）、そのまま図１０に示したステップＳ１３に進んで置換方法の選択を行い、逆に、発生した欠陥アドレスの数が置換可能な数を超えていれば（ステップＳ３２：ＹＥＳ）、一つ前に設定したリフレッシュサイクルにおける欠陥アドレスを採用する。

このような方法によれば、リフレッシュサイクルの延長により、チップの付加価値を向上させつつ、チップ情報を記憶させるのに必要な数の欠陥アドレスを確保することが可能となる。

次に、冗長メモリセルアレイ１２０に含まれる冗長ワード線や冗長ビット線自体に欠陥が存在する点を考慮した記憶方式について説明する。

通常のメモリセルアレイ１１０に多くの欠陥が存在するのと同様に、冗長メモリセルアレイ１２０に含まれる冗長ワード線や冗長ビット線自体にも、ある程度の欠陥は不可避的に存在する。このため、本発明のように、欠陥アドレスの置換方法に情報を持たせる場合も、情報の持たせ方にある程度の冗長性がなければ、正しく情報を記憶させることができないケースも想定される。

このような問題を解消するためには、同じ情報を欠陥アドレス記憶回路１４０_１〜１４０_ｘの所定の領域に繰り返し記憶させればよい。例えば、図１５に示すように、欠陥アドレス記憶回路１４０_１〜１４０_ｘを１５個単位でグループ化し、さらに各グループに含まれる欠陥アドレス記憶回路を５個単位で３つにサブグループ化して、各サブグループに同じ情報を持たせればよい。図１５に示す例では、欠陥アドレス記憶回路１４０_１〜１４０_１５を構成するサブグループ１−１，１−２，１−３に同一の情報Ａを持たせ、欠陥アドレス記憶回路１４０_１６〜１４０_３０を構成するサブグループ２−１，２−２，２−３に同一の情報Ｂを持たせた例を示している。

このような方法によれば、対応する冗長ワード線又は冗長ビット線の不良によって所定の欠陥アドレス記憶回路１４０_ｊが使用できず、その結果、記憶させるべき情報にしたがった置換が不可能であっても、残りのサブグループにおいて所望の置換がなされていれば、正しく情報を読み出すことができる。

図１６は、図１５に示す方法で情報の持たせた場合における、チップ情報取得方法を説明するためのフローチャートである。

図１６に示すように、まず、ロールコール試験によってサブグループ１−１を構成する欠陥アドレス記憶回路１４０_１〜１４０_５に記憶された欠陥アドレスを読み出す（ステップＳ５０）。次に、５個の欠陥アドレスが正しく読み出されたか否かを判断し（ステップＳ５１）、５個の欠陥アドレスが正しく読み出されていれば（ステップＳ５１：ＹＥＳ）、欠陥アドレス記憶回路１４０_１〜１４０_５の配列順序と、これらに記憶された欠陥アドレスの大小関係を解析する（ステップＳ２１）。これにより、グループ１に対する解析が終了し、グループ２、グループ３・・・に対して同様の解析を行う。

一方、５個の欠陥アドレスが正しく読み出されなかった場合（ステップＳ５１：ＮＯ）、次のサブグループ１−２を構成する欠陥アドレス記憶回路１４０_６〜１４０_１０に記憶された欠陥アドレスを読み出し（ステップＳ５２）、同様に５個の欠陥アドレスが正しく読み出されたか否かを判断する（ステップＳ５３）。ここで、５個の欠陥アドレスが正しく読み出されなかった場合とは、サブグループ１−１を構成する欠陥アドレス記憶回路１４０_１〜１４０_５の少なくとも一つに不良があり、その結果、読み出された欠陥アドレスが４個以下であった場合を指す。そして、サブグループ１−２から５個の欠陥アドレスが正しく読み出された場合には（ステップＳ５３：ＹＥＳ）、欠陥アドレス記憶回路１４０_６〜１４０_１０の配列順序と、これらに記憶された欠陥アドレスの大小関係を解析し（ステップＳ２１）、グループ１に対する解析を終了する。

サブグループ１−２からも５個の欠陥アドレスが正しく読み出されなかった場合には（ステップＳ５３：ＮＯ）、次のサブグループ１−３を構成する欠陥アドレス記憶回路１４０_１１〜１４０_１５に記憶された欠陥アドレスを読み出し（ステップＳ５４）、同様の判断を行う（ステップＳ５５）。その結果、サブグループ１−３から５個の欠陥アドレスが正しく読み出された場合には（ステップＳ５５：ＹＥＳ）、欠陥アドレス記憶回路１４０_１１〜１４０_１５の配列順序と、これらに記憶された欠陥アドレスの大小関係を解析し（ステップＳ２１）、グループ１に対する解析を終了する。

しかしながら、サブグループ１−１〜サブグループ１−３のいずれからも５個の欠陥アドレスが正しく読み出されなかった場合には（ステップＳ５５：ＮＯ）、当該情報の読み出しは不可能であるとして、エラー処理を行った後（ステップＳ５６）、グループ１に対する解析を終了する。

同一グループ（例えばグループ１）を構成するサブグループ（例えばサブグループ１−１〜サブグループ１−３）としては、図１７に示すように、メモリセルアレイ１１０が複数のサブアレイ１１１〜１１８に分割され、これに対応して冗長メモリセルアレイ１２０及び欠陥アドレス記憶回路群１３０も複数の冗長メモリセルアレイ１２１〜１２８及び欠陥アドレス記憶回路群１３１〜１３８に分割されている場合、各サブグループを同じ欠陥アドレス記憶回路群１３１〜１３８から選択しても構わないし、異なる欠陥アドレス記憶回路群１３１〜１３８から選択しても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、欠陥アドレス記憶回路１４０_１〜１４０_ｘに複数のヒューズ素子１４１が含まれており、このヒューズ素子１４１を切断することによって欠陥アドレスを記憶しているが、ヒューズを用いることは必須でなく、他の記憶素子、例えばＥＰＲＯＭなどによって欠陥アドレスを記憶させても構わない。

また、上記実施形態にて用いた欠陥アドレス記憶回路１４０_１〜１４０_ｘは、各ビットに対して一対（２つ）のヒューズ素子１４１が割り当てられ、そのいずれか一方を切断することによって欠陥アドレスを記憶するタイプの欠陥アドレス記憶回路であるが、欠陥アドレス記憶回路の構成については特に限定されるものではなく、他のタイプの欠陥アドレス記憶回路を使用しても構わない。例えば、図１８に示すように、各ビットに対して１つのヒューズ回路４０１を割り当て、ＥＸＯＲ回路４０２によって、これらヒューズ回路４０１の出力と対応するビットとの排他的論理和信号を生成し、ＡＮＤ回路４０３によってこれら排他的論理和信号とイネーブルヒューズ回路４０４との論理和を生成するタイプの欠陥アドレス記憶回路を用いることも可能である。この場合、ヒューズ回路４０１及びイネーブルヒューズ回路４０４としては、図１９に示すように、ヒューズ素子４１０と、ラッチパルス信号ＬＰに応答してヒューズ素子４１０の切断／未切断により決まる論理値を保持するラッチ部４１１とを含む回路を用いることができる。

本発明の適用が可能な半導体チップ１００の主要な構成要素を示すブロック図である。 半導体チップ１００がＤＲＡＭである場合におけるメモリセルアレイ１１０及び冗長メモリセルアレイ１２０の構成を示す回路図である。 欠陥アドレス記憶回路群１３０の具体的な回路構成の一例を示す回路図である。 欠陥アドレス記憶回路１４０_ｊが欠陥アドレスを検出した場合の動作を示すタイミングチャートである。 欠陥アドレスａ，ｂ，ｃの割り当て可能な組み合わせを示す表である。 （ａ）は図５に示す「置換方法１」にしたがった置換の様子を模式的に示す図であり、（ｂ）は図５に示す「置換方法２」にしたがった置換の様子を模式的に示す図であり、（ｃ）は図５に示す「置換方法３」にしたがった置換の様子を模式的に示す図である。 置換方法と割り当てられるキャラクターとの関係の一例を示す表である。 本発明の好ましい実施形態によるチップ情報管理システム２００の構成を示すブロック図である。 チップ情報記録システム２１０又はチップ情報取得システム２２０の一部を成すコンピュータを構成を示すブロック図である。 チップ情報記録方法を説明するためのフローチャートである。 ステップＳ１３における選択動作の一例を概念的に示す図である。 ステップＳ１３における選択動作の他の例を概念的に示す図である。 チップ情報取得方法を説明するためのフローチャートである。 リフレッシュサイクルの延長によって欠陥アドレスを増加させる方法の一例を示すフローチャートである。 複数のサブグループに同じ欠陥アドレスを記憶させることにより冗長性を持たせる方法を説明するための図である。 図１５に示す方法で情報の持たせた場合における、チップ情報取得方法を説明するためのフローチャートである。 メモリセルアレイ１１０が複数のサブアレイ１１１〜１１８に分割されている半導体チップの構造を概略的に示す図である。 欠陥アドレス記憶回路の他の回路構成を示す図である。 ヒューズ回路４０１の回路図である。

符号の説明

１００ 半導体チップ
１１０ メモリセルアレイ
１１１〜１１８ サブアレイ
１２０〜１２８ 冗長メモリセルアレイ
１３０〜１３８ 欠陥アドレス記憶回路群
１４０_１〜１４０_３０ 欠陥アドレス記憶回路
１４１ ヒューズ素子
１４２〜１４５ トランジスタ
１４６ 遅延素子
１４７ 論理積回路
１９０ デコーダ
２００ チップ情報管理システム
２０１ データテーブル
２１０ チップ情報記録システム
２１１ チップ情報取得部
２１２ 欠陥アドレス検出部
２１３ 置換方法決定部
２１４ トリミング部
２２０ チップ情報取得システム
２２１ ロールコール部
２２２ 解析部
３００ コンピュータ
３０１ ＣＰＵ
３０２ ＲＯＭ
３０３ ＲＡＭ
３０４ Ｉ／Ｏ回路
３０５ バス
３０６ リムーバブルドライブ
３１０ 記録媒体
４０１ ヒューズ回路
４０２ ＥＸＯＲ回路
４０３ ＡＮＤ回路
４０４ イネーブルヒューズ回路
ＡＤＤ アドレス端子
ＤＱ データ端子
ＢＬ_１〜ＢＬ_ｍ ビット線
ＷＬ_１〜ＷＬ_ｎ ワード線
ＷＬＲ_１〜ＷＬＲ_ｘ 冗長ワード線
ＭＣ メモリセル
ＴＲ トランジスタ
Ｃ キャパシタ
ＬＡ，ＬＢ プリチャージ配線
ＲＥＤ_１〜ＲＥＤ_ｘ 検出信号

Claims (16)

1. 複数のメモリセルを含むメモリセルアレイと、それぞれ欠陥アドレスを記憶する複数の欠陥アドレス記憶回路と、前記欠陥アドレス記憶回路に記憶された欠陥アドレスに対応するメモリセルを置換するための冗長メモリセルアレイとを有する半導体チップ内に、該半導体チップに関するチップ情報を保持させるためのチップ情報管理方法であって、
   複数の欠陥アドレスを検出する第１のステップと、
   保持させるべき前記チップ情報に基づいて、前記複数の欠陥アドレスと、これらを記憶させる前記複数の欠陥アドレス記憶回路との関係を決定する第２のステップと、
   前記第２のステップにて決定した関係に基づいて、前記複数の欠陥アドレスを対応する前記複数の欠陥アドレス記憶回路に記憶させる第３のステップとを備えることを特徴とするチップ情報管理方法。
2. 前記第２のステップは、保持させるべき前記チップ情報に基づいて、前記複数の欠陥アドレス記憶回路の配列順序に沿った欠陥アドレスの大小関係を異ならせることを特徴とする請求項１に記載のチップ情報管理方法。
3. 前記第２のステップは、前記冗長メモリセルアレイによる置換方法とこれに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、検出された複数の欠陥アドレスをそれぞれどの欠陥アドレス記憶回路に記憶させるかを決定することにより行うことを特徴とする請求項２に記載のチップ情報管理方法。
4. 前記第１のステップは、欠陥のあるメモリセルのアドレスと、欠陥のない一部のメモリセルのアドレスを前記欠陥アドレスとして検出することを特徴とする請求項１乃至３のいずれか１項に記載のチップ情報管理方法。
5. 前記欠陥のない一部のメモリセルの検出は、前記メモリセルアレイに対する動作試験において、リフレッシュサイクルを徐々に長く設定することにより行うことを特徴とする請求項４に記載のチップ情報管理方法。
6. 前記複数の欠陥アドレス記憶回路の少なくとも一部を複数のサブグループに分割し、少なくとも２つのサブグループに同一のチップ情報を保持させることを特徴とする請求項１乃至５のいずれか１項に記載のチップ情報管理方法。
7. 複数のメモリセルを含むメモリセルアレイと、それぞれ欠陥アドレスを記憶する複数の欠陥アドレス記憶回路と、前記欠陥アドレス記憶回路に記憶された欠陥アドレスに対応するメモリセルを置換するための冗長メモリセルアレイとを有する半導体チップから、該半導体チップに関するチップ情報を取得するためのチップ情報管理方法であって、
   ロールコール試験によって前記複数の欠陥アドレス記憶回路に記憶されたアドレスを読み出す第１のステップと、
   どの欠陥アドレス記憶回路にどのアドレスが記憶されているかを解析することによって、前記冗長メモリセルアレイによる置換方法を特定する第２のステップと、
   特定された置換方法に基づいて、前記チップ情報を特定する第３のステップとを備えることを特徴とするチップ情報管理方法。
8. 前記第２のステップは、前記複数の欠陥アドレス記憶回路の配列順序と、記憶されているアドレスの大小関係を解析することにより、前記冗長メモリセルアレイによる置換方法を特定することを特徴とする請求項７に記載のチップ情報管理方法。
9. 前記第３のステップは、前記冗長メモリセルアレイによる置換方法とこれに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、前記チップ情報を特定することを特徴とする請求項７又は８に記載のチップ情報管理方法。
10. 前記複数の欠陥アドレス記憶回路の少なくとも一部は複数のサブグループに分割されており、
    前記第１のステップは、所定のサブグループを構成する少なくとも一つの欠陥アドレス記憶回路からアドレスが読み出すことができなかった場合、別のサブグループを構成する欠陥アドレス記憶回路からアドレスを読み出すことを特徴とする請求項７乃至９のいずれか１項に記載のチップ情報管理方法。
11. 前記チップ情報は、前記半導体チップのウェハ上の位置情報を含んでいることを特徴とする請求項１乃至１０のいずれか１項に記載のチップ情報管理方法。
12. 半導体チップのチップ情報を取得するチップ情報取得部と、
    前記半導体チップに含まれる複数の欠陥アドレスを、それぞれ前記半導体チップ内のどの欠陥アドレス記憶回路に記憶させるかを決定する置換方法決定部を備え、
    前記置換方法決定部は、前記チップ情報取得部より取得された前記チップ情報に基づいて、前記複数の欠陥アドレス記憶回路の配列順序に沿った欠陥アドレスの大小関係を異ならせることを特徴とするチップ情報管理システム。
13. 前記置換方法決定部は、前記半導体チップ内の冗長メモリセルアレイによる置換方法と、これに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、検出された複数の欠陥アドレスをそれぞれどの欠陥アドレス記憶回路に記憶させるかを決定することを特徴とする請求項１２に記載のチップ情報管理システム。
14. ロールコール試験によって、半導体チップの欠陥アドレスを読み出すロールコール部と、
    前記ロールコール部によって読み出された欠陥アドレスと、これを記憶している前記半導体チップ内の欠陥アドレス記憶回路の配列順序との関係を解析する解析部とを備え、
    前記解析部は、前記半導体チップ内の冗長メモリセルアレイによる置換方法と、これに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、解析した前記関係からチップ情報を特定することを特徴とするチップ情報管理システム。
15. コンピュータに、
    半導体チップのチップ情報を取得する第１のステップと、
    前記半導体チップに含まれる複数の欠陥アドレスを、それぞれ前記半導体チップ内のどの欠陥アドレス記憶回路に記憶させるかを決定する第２のステップとを実行させるためのチップ情報管理プログラムであって、
    前記第２のステップにおいては、前記チップ情報に基づいて、前記複数の欠陥アドレス記憶回路の配列順序に沿った欠陥アドレスの大小関係を異ならせることを特徴とするチップ情報管理プログラム。
16. コンピュータに、
    ロールコール試験によって、半導体チップ内の欠陥アドレス記憶回路に記憶されたアドレスを読み出す第１のステップと、
    前記アドレスと、これを記憶している前記欠陥アドレス記憶回路の配列順序との関係を解析する第２のステップとを実行させるためのチップ情報管理プログラムであって、
    前記第２のステップは、前記半導体チップ内の冗長メモリセルアレイによる置換方法と、これに対応する情報との関係を示すデータテーブルを参照し、これに基づいて、解析した前記関係からチップ情報を特定することを特徴とするチップ情報管理プログラム。

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