JP2007335902A - 製造システム、製造方法、管理装置、管理方法、およびプログラム - Google Patents

Abstract

【課題】製造ラインによる製造品質の管理または製造された電子デバイスの歩留まりの管理を効率よく行う。
【解決手段】 複数の製造工程により電子デバイスを製造する製造システムであって、複数の製造工程に対応する処理を行う複数の製造装置を有し、電子デバイスを製造する製造ラインと、複数の被測定トランジスタを含むテスト回路を有するウェハを製造ラインにより製造させる製造制御部と、テスト回路に含まれる複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の製造工程のうち不良が生じた製造工程を特定する特定部と、不良が生じた製造工程に対応する処理を行う製造装置の設定を変更する設定変更部とを備える。
【選択図】図１

Description

本発明は、製造システム、製造方法、管理装置、管理方法、およびプログラムに関する。特に本発明は、製造ラインを適切に管理して電子デバイスを製造するための製造システム、製造方法、管理装置、管理方法、およびプログラムに関する。

近年、半導体素子の物理寸法の微細化が著しい。また、素子の微細化に伴い、素子の特性に影響を与える欠陥寸法も減少している。これらの半導体素子及び欠陥の微細化により、素子の特性のバラツキが増大しており、回路製造時の課題となっている。例えば、ＭＯＳトランジスタのしきい値電圧、電流電圧特性等のバラツキの大きさが、回路全体の信頼性、及び回路製造時の歩留まりに大きく寄与している。

また、上述した統計的なバラツキに加え、１万〜１００万個に数個程度の割合で発生する、ビット不良、スポット不良等の局所的な不良も、回路の信頼性、歩留まりを支配する要因であり、回路製造時の課題となっている。

電子デバイスの製造においては、以上に示した素子の特性のバラツキおよび局所的不良を低減し、高い信頼性および高い歩留まりを実現することが課題となっている。そこで、電子デバイスを製造する複数の製造工程のうちいずれの製造工程に問題が生じているかを早期に発見し、問題が生じた製造工程の処理を行う製造装置の処理条件を適切に変更することが望まれる。

従来、各製造工程の良否を判断するために、テスト用のウェハ等を製造ラインに投入して、当該ウェハ上に形成された絶縁膜の膜厚をＳＥＭ（走査型電子顕微鏡）により観測し、または、パーティクルまたは金属汚染の存在を光学的にまたはＸ線により観測する等の処理を行っていた。例えば、特許文献１においては、露光装置がパイロットウェハに露光したパターンの形状等を計測して得られた加工状態情報に基づいて、露光装置の稼動条件を補正する技術が開示されている（特許文献１の段落００３４から段落００３９等参照。）。

また、メモリデバイス等の少品種大量生産により生産される電子デバイスについては、最終製品の歩留まりをモニタリングして製造ラインの実力管理を行っていた。
特許第３３７１８９９号

ウェハ上に形成されたパターンを観測することにより製造ラインの良否を判断する場合、処理時間の制約から多数のパターンを観測することができず、素子の特性のバラツキや局所的不良を判断するのは困難である。したがって、露光装置にパターン形状をフィードバックするような直接的なものを除き、問題が生じた製造工程を適切に特定し、または、製造装置の設定パラメータを微調整できる程十分なデータを得ることが困難であった。

また、最終製品の歩留まりをモニタリングする場合、フィードバックに長時間を要する上に、製品版の電子デバイスから特性を十分に取得するのが難しく、問題が生じた製造工程を適切に特定し、製造装置の設定パラメータを調整するのは困難であった。

そこで本発明は、上記の課題を解決することのできる製造システム、製造方法、管理装置、管理方法、およびプログラムを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理方法であって、複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階とを備える管理方法を提供する。

前記製造段階は、２次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、前記測定段階は、前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性を測定する出力測定段階とを有してもよい。

それぞれの前記被測定回路は、指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部とを含み、前記選択部は、２次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部とを含み、前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、前記出力測定段階は、それぞれの前記被測定トランジスタの前記電気的特性として、前記端子電圧を測定してもよい。

前記測定段階は、それぞれの前記被測定トランジスタについて前記基準電圧および前記端子電圧に基づいて、当該被測定トランジスタのしきい値電圧を前記電気的特性として測定してもよい。

それぞれの前記被測定回路は、指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、前記被測定トランジスタのソース端子およびドレイン端子に電圧を印加し、当該被測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御する電圧印加部と、前記被測定トランジスタの前記ゲート端子から前記ソース端子および前記ドレイン端子へ流れるゲートリーク電流を蓄積するキャパシタと、外部から選択信号が入力されたことを条件として、前記キャパシタにおける前記ソース端子および前記ドレイン端子側の端部のキャパシタ電圧を前記出力信号として出力するキャパシタ電圧出力部とを含み、前記出力測定段階は、それぞれの前記被測定トランジスタの電気的特性として、前記キャパシタ電圧を測定してもよい。

前記製造段階は、複数の前記電子デバイスを前記ウェハ上に格子状に形成するデバイス形成段階と、前記ウェハ上における前記電子デバイスの間に位置する複数の領域のそれぞれに、複数の前記テスト回路のそれぞれを形成するテスト回路形成段階とを有し、前記特定段階は、前記複数のテスト回路に含まれる、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、不良が生じた前記製造工程を特定してもよい。

前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において円状に位置すると判断したことを条件として、前記ウェハを回転させて処理する前記製造工程に不良が生じたことを特定してもよい。

前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において十字形状に位置すると判断したことを条件として、プラズマを用いる前記製造工程に不良が生じたことを特定してもよい。

前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において各露光領域の同一箇所に位置すると判断したことを条件として、露光装置を用いる前記製造工程に不良が生じたことを特定してもよい。

前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において帯状に位置すると判断したことを条件として、ウェット処理を用いる前記製造工程に不良が生じたことを特定してもよい。

前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが、前記ウェハ上において研削されるパターン面積の割合が上限値より大きい領域または下限値より小さい領域に位置すると判断したことを条件として、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う前記製造工程を不良が生じた製造工程として特定してもよい。

前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該被測定トランジスタのしきい値電圧を測定し、前記特定段階は、予め定められた基準上限値を超える前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定してもよい。

前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該費測定トランジスタのしきい値電圧を測定し、前記特定段階は、予め定められた基準下限値未満の前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定してもよい。

本発明の第２の形態によれば、前記管理方法により製造品質が管理された前記製造ラインにより前記電子デバイスを製造する製造方法を提供する。

本発明の第３の形態によれば、複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置であって、複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部とを備える管理装置を提供する。

本発明の第４の形態によれば、複数の製造工程に対応する処理を行う複数の製造装置を有する製造ラインにより電子デバイスを製造する製造方法であって、複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階と、前記不良が生じた製造工程に対応する処理を行う前記製造装置の処理条件を変更する条件変更段階とを備え、前記製造段階は、少なくとも１つの前記製造装置の処理条件が変更されたことに応じて、処理条件変更後の前記製造ラインにより前記電子デバイスを製造される製造方法を提供する。

前記製造段階は、前記電子デバイスを有する少なくとも１つの製品ウェハと、前記テスト回路を有するテストウェハとを前記製造ラインにより交互に製造させ、不良が生じた前記製造工程が特定されたことを条件として、前回前記テストウェハを製造してから前記処理条件を変更するまでの間に製造された前記少なくとも１つの製品ウェハを廃棄する廃棄段階を更に備えてもよい。

本発明の第５の形態によれば、電子デバイスを製造する製造方法であって、それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造段階と、それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定段階と、前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別段階と、前記選別段階により選別された前記電子デバイスを製品用に出力する製品出力段階とを備える製造方法を提供する。

本発明の第６の形態によれば、複数の製造工程により電子デバイスを製造する製造システムであって、前記複数の製造工程に対応する処理を行う複数の製造装置を有し、前記電子デバイスを製造する製造ラインと、複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と、前記不良が生じた製造工程に対応する処理を行う前記製造装置の設定を変更する設定変更部とを備える製造システムを提供する。

本発明の第７の形態によれば、電子デバイスを製造する製造システムであって、それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造ラインと、それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定部と、前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別部と、前記選別部により選別された前記電子デバイスを製品用に出力する製品出力部とを備える製造システムを提供する。

本発明の第８の形態によれば、複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置用のプログラムであって、前記管理装置を、複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、前記複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を受け取り、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部として機能させるプログラムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る製造システム１０の構成を示す。製造システム１０は、テスト回路（ＴＥＧ：Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）をテスト用のウェハまたは製品ウェハ上に形成し、テスト回路を用いて各製造装置１０５の製造品質の管理または製品の歩留まり管理を行う。これにより製造システム１０は、高信頼かつ高歩留まりで電子デバイスを製造する。製造システム１０は、製造ライン１００と、組立工程群１２０と、試験工程群１３０と、製造制御部１４０、特定部１５０、および条件変更部１５５を有する管理装置１４２と、測定部１４５と、選別部１６５と、廃棄部１７０とを備える。

製造ライン１００は、複数の製造工程により電子デバイスを製造する。本実施形態において、製造ライン１００は、製品となる電子デバイスを有するウェハを製造する。また、製造ライン１００は、各製造工程における製造品質を管理することを目的として、複数の被測定トランジスタを含むテスト回路を有するウェハを製造する。ここで、製造ライン１００は、電子デバイスおよびテスト回路を有するウェハを製造してよい。

製造ライン１００は、複数の製造工程に対応する処理を行う複数の製造装置１０５を有する。製造ライン１００による各製造工程は、素子分離工程群１１０と、素子形成工程群１１４と、配線形成工程群１１８とに分類される。素子分離工程群１１０（アイソレーション工程群）は、１または複数の製造装置１０５ａにより基板（ウェハ）上においてトランジスタ等の各素子を配置する領域の間を電気的に分離する。素子形成工程群１１４は、１または複数の製造装置１０５ｂによりウェハ上に各素子を形成する。素子分離工程群１１０および素子形成工程群１１４は、基板上にトランジスタ等の素子を形成する基板工程とも呼ばれ、また、前工程（ＦＥＯＬ：Ｆｒｏｎｔ Ｅｎｄ Ｏｆ Ｌｉｎｅ）とも呼ばれる。配線形成工程群１１８は、１または複数の製造装置１０５ｃにより、ウェハ上に形成された素子の間、または素子と端子の間等を接続する配線を形成する。配線形成工程群１１８は、素子が形成された基板上に配線を形成する配線工程とも呼ばれ、また、後工程（ＢＥＯＬ：Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）とも呼ばれる。

製造ライン１００は、素子分離工程群１１０、素子形成工程群１１４、および配線形成工程群１１８において、一例として以下の工程を１または複数組み合わせて、各工程群の結果物を製造する。ここで、１または２以上の製造装置１０５（１０５ａ〜ｃ）は、以下の各工程の処理を行う。これに代えて、１の製造装置１０５が以下の工程を複数処理してもよい。

（１）洗浄工程
基板表面のパーティクルまたは金属汚染等を除去して基板表面を清浄にする工程である。ウェット洗浄またはドライ洗浄等が用いられる。
（２）熱処理（Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）
ウェハを加熱する工程である。熱酸化膜の形成を目的とする熱酸化プロセス、イオン注入後の活性化等のためのアニールプロセス等がある。

（３）不純物導入工程
基板上に不純物を導入する。例えば、シリコン基板等の半導体基板にボロン（Ｂ）、またはリン（Ｐ）等の不純物をイオン注入等により導入し、ｐｎ接合を形成する等である。
（４）成膜工程（薄膜形成工程）
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、塗布・コーティング、電気メッキ等により基板上にＳｉ酸化膜、Ｓｉ窒化膜、ポリシリコン膜、Ｃｕ膜等の薄膜を堆積させる。

（５）リソグラフィー工程
基板上にホトレジストを塗布し、マスクによりパターンを露光した後、ホトレジストを現像する。
（６）エッチング工程
ホトレジストの下層の膜における、ホトレジストが現像により除去された結果露出した部分をエッチングにより除去した後、ホトレジストを除去する。プラズマエッチング法、反応性イオンエッチング（ＲＩＥ）法、または、薬液によるウェットエッチング法等を用いる。
（７）平坦化工程
基板表面を研削し、平坦化する。ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いる。

例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）は、一例として５００〜６００工程を経て製造される。また、ＣＭＯＳ−ＬＳＩは、一例として３００〜４００工程を経て製造される。

組立工程群１２０は、製造ライン１００により製造されたウェハから電子デバイスを切り出し、パッケージングする。組立工程群１２０は、ウェハから各電子デバイスを切り出すスクライビング工程、電子デバイスをパッケージに張り付けるダイボンディング工程、チップとパッケージの配線を接続するワイヤボンディング工程、パッケージにガスを封入する封止工程等を含んでよく、複数の組立装置により実現される。

試験工程群１３０は、製品としてパッケージ化された電子デバイスの電流試験、論理試験等を行い不良品を取り除く。試験工程群１３０は、１または複数の試験装置により実現される。

管理装置１４２は、製造ライン１００を管理する。管理装置１４２は、製造ライン１００を管理するプログラムをコンピュータ上で実行することにより実現されてもよい。
製造制御部１４０は、製造ライン１００を管理し、製造ライン１００によるウェハの製造を制御する。測定部１４５は、ウェハ上に形成されたテスト回路が有する複数の被測定トランジスタのそれぞれの電気的特性を測定する。測定部１４５は、例えば半導体試験装置等であってよく、テスト回路上に設けられた、それぞれが被測定トランジスタを含む複数の被測定回路のそれぞれを順次選択する測定制御部１４６と、選択された被測定回路が出力する出力信号に基づいて被測定トランジスタの電気的特性を測定する出力測定部１４８とを有する。

特定部１５０は、複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を測定部１４５から受け取り、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の製造工程のうち不良が生じた製造工程を特定する。特定部１５０は、製品となる電子デバイスが設けられていないテスト専用のウェハ、または、製品となる電子デバイスおよびテスト回路が共に設けられた製品用のウェハのいずれに対して上記処理を行ってもよい。
また、特定部１５０は、複数のテスト回路および複数の電子デバイスを有するウェハを製造した場合、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の電子デバイスのうち不良が生じうる不良デバイスを特定する。

条件変更部１５５は、不良が生じた製造工程が特定部１５０により特定された場合に、不良が生じた製造工程に対応する処理を行う製造装置１０５の処理条件を変更する。本実施形態において、テスト回路内の被測定トランジスタの電気的特性に基づいて不良が生じた製造工程を特定し、フィードバックにより処理条件を変更することを、「ライン管理」と示す。ここで、製造装置１０５の設定パラメータ等の設定の変更により不良が解消する場合には、条件変更部１５５内の設定変更部１６０は、不良が生じた製造工程に対応する処理を行う製造装置１０５の設定を変更する。このような設定パラメータの変更の例としては、処理時間、処理温度、印加する電圧、および、チャンバー内の気圧等の変更が挙げられる。一方、製造装置１０５により対応できない処理条件を変更する必要がある場合、投入する材料の変更、チャンバー等の清掃、および、製造装置の修理・交換等の必要な作業を行う。

選別部１６５は、ウェハ上に形成された複数の電子デバイスのうち不良デバイスが特定された場合に、不良デバイスを除く電子デバイスを選別する。本実施形態において、テスト回路内の被測定トランジスタの電気的特性に基づいて不良デバイスを除外することを、「歩留まり管理」と示す。

図２は、本実施形態に係る測定部１４５の構成を示す。測定部１４５は、１または複数のテスト回路が形成されるウェハ５００の電気的特性を測定する装置であって、テストヘッド２０と、測定制御部１４６と、ＡＤＣ１２、特性測定部１６、および表示装置１８を有する出力測定部１４８とを備える。

テストヘッド１０は、ウェハ５００に設けられるテスト回路と電気的に接続され、当該テスト回路と信号の授受を行う。測定制御部１４６は、テストヘッド１０を介して、ウェハ５００のテスト回路を制御する。ＡＤＣ１２は、テストヘッド１０を介して、ウェハ５００のテスト回路が出力する信号を、デジタルデータに変換する。

特性測定部１６は、ＡＤＣ１２が出力するデジタルデータに基づいて、ウェハ５００のテスト回路の電気的特性を測定する。例えば、特性測定部１６は、当該テスト回路に含まれるそれぞれの被試験トランジスタのしきい値電圧、電流電圧特性、リーク電流等を測定する。

表示装置１８は、各被試験トランジスタの電気的特性を表示する。例えば、表示装置１８は、各被試験トランジスタのしきい値電圧の電圧値に応じた特性情報を、表示装置１８の表示面において各被試験トランジスタに対応する座標に表示する。

図３は、ウェハ５００の上面図の一例を示す。製造ライン１００は、ライン管理または歩留まり管理の目的で、それぞれが複数の被測定トランジスタを含む複数のテスト回路３００と、複数の電子デバイス５１０とを有するウェハ５００を製造してよい。電子デバイス５１０は、実動作デバイスとして出荷されるべき製品用のデバイスである。テスト回路３００は、各電子デバイス５１０の境界毎に設けられていてもよい。この場合、複数のテスト回路３００は、電子デバイス５１０の間における、複数の電子デバイス５１０をダイシングする際に切断されるダイシング領域に設けられてもよい。これに代えて、テスト回路３００は、電子デバイス５１０の内部に設けられてもよい。また、ライン管理に用いられるウェハの場合には、ウェハ５００の表面に、複数のテスト回路３００のみを形成してもよい。

図４は、テスト回路３００の回路レイアウトの一例を示す。テスト回路３００は、同一又は複数のプロセスルール、デバイスサイズで形成した複数の被測定トランジスタが設けられる領域３３０と、ゲートリーク電流測定領域３７０を有する。領域３３０に複数のプロセスルールやデバイスサイズの被測定トランジスタを設ける場合には、領域３３０は水平方向に複数に分割され、分割領域毎に異なるプロセスルールやデバイスサイズで被測定トランジスタが形成されてよい。

図５は、製造システム１０による電子デバイス５１０の製造処理の一例を示す。本処理フローは、製造ライン１００のライン管理に用いられる。
まず、製造制御部１４０は、複数の被測定トランジスタを含むテスト回路３００を有するウェハを製造ライン１００により製造させる（Ｓ５００）。製造ライン１００は、製造制御部１４０からの指示を受けて、複数の製造装置１０５により当該ウェハを製造する。

これに代えて、製造ライン１００は、１または複数の電子デバイス５１０および１または複数のテスト回路３００を有するウェハ５００を製造してもよい。この場合、製造ライン１００は、図３に示したように、デバイス形成段階において複数の電子デバイス５１０をウェハ上に格子状に形成し、テスト回路形成段階においてウェハ上における電子デバイス５１０の間に位置する複数の領域のそれぞれに、複数のテスト回路３００のそれぞれを形成してもよい。

次に、測定部１４５は、ウェハ上に形成されたテスト回路３００内の複数の被測定トランジスタのそれぞれの電気的特性を測定する（Ｓ５１０）。次に、特定部１５０は、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の製造工程のうち不良が生じた製造工程を特定する（Ｓ５２０）。ここで、複数のテスト回路３００がウェハ上に形成されている場合、測定部１４５はそれぞれのテスト回路３００内の各被測定トランジスタの電気的特性を測定し（Ｓ５１０）、特定部１５０は複数のテスト回路３００に含まれる、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、不良が生じた製造工程を特定してもよい（Ｓ５２０）。

特定部１５０により不良の製造工程が特定されなかった場合（Ｓ５３０：Ｎｏ）、製造ライン１００は、電子デバイス５１０を有する製品ウェハを製造する（Ｓ５４０）。そして、製造システム１０は、処理をＳ５００へ進める。これにより、製造ライン１００は、電子デバイス５１０を有しテスト回路３００を有しない少なくとも１つの製品ウェハ（Ｓ５４０）と、テスト回路３００を有し電子デバイス５１０を有しないテストウェハ（Ｓ５００）とを交互に製造することができる。なお、電子デバイス５１０およびテスト回路３００を共に有するウェハを製造する場合には、Ｓ５００およびＳ５４０は同一の処理として統合されてよい。

一方、特定部１５０により不良の製造工程が特定された場合（Ｓ５３０：Ｙｅｓ）、条件変更部１５５は、不良が生じた製造工程に対応する処理を行う製造装置１０５の処理条件を変更する（Ｓ５５０）。ここで、製造装置１０５の設定パラメータ等の設定の変更により不良が解消する場合には、条件変更部１５５内の設定変更部１６０は、不良が生じた製造工程に対応する処理を行う製造装置１０５の設定を変更する。

次に、廃棄部１７０は、不良が生じた製造工程が特定されたことを条件として、前回テストウェハを製造してから処理条件を変更するまでの間に製造された少なくとも１つの製品ウェハを廃棄する（Ｓ５６０）。ここで、廃棄部１７０は、廃棄したウェハに再生処理を施してウェハ上に形成された素子および配線を取り除き、新たなウェハとして製造ライン１００に再び投入してもよい。

次に、製造ライン１００は、少なくとも１つの製造装置１０５の処理条件が変更されたことに応じて、処理条件変更後の製造ライン１００により電子デバイス５１０を有する製品ウェハを製造する（Ｓ５４０）。

以上のＳ５００〜Ｓ５３０およびＳ５５０〜Ｓ５６０に示したラインの管理方法によれば、テスト回路３００を有するウェハを製造し、当該ウェハ上における基準を満たさない被測定トランジスタの分布に基づいて不良が生じた製造工程を特定することができる。そして、当該製造工程に対応する製造装置１０５の処理条件を変更することにより、製造ライン１００による製造品質を適切に管理することができる。また、Ｓ５００〜Ｓ５６０に示した製造方法によれば、上記の管理方法により製造品質が管理された製造ライン１００により、高精度かつ高歩留まりで電子デバイス５１０を製造することができる。

図６は、製造システム１０による電子デバイス５１０の製造処理の他の一例を示す。本処理フローは、電子デバイス５１０の歩留まり管理に用いられる。
まず、製造制御部１４０は、それぞれが複数の被測定トランジスタを含む複数のテスト回路３００と、複数の電子デバイス５１０とを有するウェハ５００を製造する（Ｓ６００）。次に、測定部１４５は、ウェハ上に形成された各テスト回路３００内の複数の被測定トランジスタのそれぞれの電気的特性を測定する（Ｓ５１０）。次に、特定部１５０は、電気的特性が予め定められた基準を満たさない被測定トランジスタのウェハ上における分布に基づいて、複数の電子デバイス５１０のうち不良が生じうる不良デバイスを特定する（Ｓ６２０）。次に、選別部１６５は、複数の電子デバイス５１０のうち不良デバイスを除く電子デバイス５１０を組立工程群１２０による処理において選別する（Ｓ６３０）。そして、組立工程群１２０および試験工程群１３０は、本発明に係る製品出力部として機能し、選別された電子デバイス５１０の組立・試験を行って、製品用に出力する（Ｓ６４０）。

以上に示した製造方法によれば、テスト回路３００を有するウェハを製造し、当該ウェハ上における基準を満たさない被測定トランジスタの分布に基づいて不良が生じうる電子デバイス５１０を取り除き良品を選別することができる。これにより、製造システム１０は、電子デバイス５１０の歩留まりを効率よく管理することができる。

図７は、領域３３０におけるテスト回路３００の一例を示す。当該テスト回路３００は、多数の被測定トランジスタ３１４のそれぞれの電気的特性を効率よく測定可能とする。これにより、特定部１５０は、製造品質が十分でない場合に、電気的特性が基準を満たさない被測定トランジスタを十分なサンプル数分得ることができる。この結果、特定部１５０は、電気的特性が基準を満たさない被測定トランジスタの分布に基づいて、不良が生じた製造工程または不良の電子デバイス５１０を特定することができる。

領域３３０において、テスト回路３００は、列選択部３０２、行選択部３０４、複数の列選択トランジスタ（３０６−１、３０６−２、以下３０６と総称する）、複数の電流源（３１８−１、３１８−２、以下３１８と総称する）、出力部３２０、及び複数のセル（３１０−１〜３１０−４、以下３１０と総称する）を有する。列選択トランジスタ３０６は、複数のセル３１０の各列に対応して設けられ、行選択部３０４により選択信号が入力されたセル３１０に指定されたソースドレイン間電流を流す複数の電流源（３１８−１〜２）を更に含む。

複数のセル３１０は、本発明に係る被測定回路の一例であり、ウェハ５００の面内において行列の２次元マトリクス状に配列される。そして、複数のセル３１０は、２次元マトリクスの行方向及び列方向に沿って、それぞれが並列に設けられる。本例においては、行方向及び列方向に２つずつのセル３１０を設けた回路を示すが、行方向及び列方向に更に多数のセル３１０を設けることができる。また、複数のセル３１０は、図４において説明した複数の分割領域に渡って設けられる。例えば、各分割領域は、行方向に１２８列、列方向に５１２行のセル３１０を有する。この場合、セル３１０に含まれる素子のプロセスルールやデバイスサイズは、分割領域毎に異なってもよい。

各セル３１０は、被測定トランジスタ３１４、スイッチ用トランジスタ３１２、及び行選択トランジスタ３１６を有する。各セル３１０のトランジスタは、電子デバイス５１０が有する実動作トランジスタと同一のプロセスにより形成されるＭＯＳトランジスタであってよい。

各セル３１０の被測定トランジスタ３１４は、互いに電気的に並列に設けられる。本実施形態に係る被測定トランジスタ３１４は、ＮＭＯＳトランジスタである場合を例として説明する。これに代えて、被測定トランジスタ３１４は、ＰＭＯＳトランジスタであってもよく、この場合にはソースとドレインを入れ替えた回路が用いられてもよい。

それぞれの被測定トランジスタ３１４のドレイン端子およびソース端子のうち一方の基準電圧側端子には、予め定められた基準電圧Ｖ_ＤＤが入力される。各セル３１０において外部から入力される基準電圧を被測定トランジスタの基準電圧側端子に供給する配線は、本発明に係る基準電圧入力部として機能する。ここで、基準電圧側端子は、被測定トランジスタ３１４がＮＭＯＳトランジスタの場合にはドレイン端子であってよく、ＰＭＯＳトランジスタの場合にはソース端子であってよい。被測定トランジスタ３１４のウェル電圧を与える端子は図示していないが、ウェル電圧端子は接地電位に接続してよく、またウェル電圧をトランジスタ毎に独立に制御できるようにして、被測定トランジスタ３１４のウェル電圧端子とソース端子とを接続してもよい。図７に示す電圧Ｖ_ＤＤ、電圧Ｖ_Ｇ、電圧φ_ｊ、電圧Ｖ_ＲＥＦは、図２に示した測定制御部１４６がテスト回路３００に供給してよい。

各セル３１０のスイッチ用トランジスタ３１２は、各セルの被測定トランジスタ３１４と対応して設けられる。各スイッチ用トランジスタ３１２は、測定制御部１４６により指定されたゲート電圧を、それぞれ対応する被測定トランジスタ３１４のゲート端子に印加するゲート電圧制御部として機能する。本例において、スイッチ用トランジスタ３１２がＮＭＯＳトランジスタの場合、スイッチ用トランジスタ３１２のドレイン端子には予め定められた電圧Ｖ_Ｇが与えられ、ゲート端子にはスイッチ用トランジスタ３１２の動作を制御する電圧φ_ｊが与えられ、ソース端子は被測定トランジスタ３１４のゲート端子に接続される。つまり、スイッチ用トランジスタ３１２は、電圧φ_ｊによってオン状態に制御された場合、電圧Ｖ_Ｇと略等しい電圧を被測定トランジスタ３１４のゲート端子に印加し、オフ状態に制御された場合、初期電圧が略Ｖ_Ｇの浮遊状態の電圧を被測定トランジスタ３１４のゲート端子に印加する。

図７では、電圧φ_ｊを全セル３１０一括に印加する例を示したが、他の例においては、ＰＮ接合リーク電流測定時のリーク時間を全セル同一にするために、電圧φ_ｊを行選択部３０４から、列方向に並ぶセル３１０毎にパルス信号として順次印加してもよい。

各セル３１０の行選択トランジスタ３１６は、各セルの被測定トランジスタと対応して設けられる。各行選択トランジスタ３１６は、セル３１０の外部から選択信号が入力されたことを条件として、被測定トランジスタ３１４のドレイン端子およびソース端子のうち基準電圧側端子以外の端子の端子電圧を出力信号として出力する端子電圧出力部として機能する。本例において、行選択トランジスタ３１６がＰＭＯＳトランジスタの場合、それぞれの行選択トランジスタ３１６のソース端子は、被測定トランジスタ３１４のドレイン端子に接続される。また、行選択トランジスタ３１６のドレイン端子は、対応する列選択トランジスタ３０６のドレイン端子に接続される。つまり、それぞれの列選択トランジスタ３０６のドレイン端子は、対応する複数の行選択トランジスタ３１６のドレイン端子と接続される。

行選択部３０４は、２次元マトリクス状に配列された複数のセル３１０のうち、指定された行に対応するセル３１０に選択信号を出力する。これにより、行選択部３０４は、列方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−２）及びセル群（３１０−３、３１０−４））を順次選択する。また、列選択部３０２は、選択信号が入力された行に位置する２以上のセル３１０のうち、指定された列に対応するセル３１０の端子電圧を選択して出力信号線に出力させる。これにより、列選択部３０２は、行方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−３）及びセル群（３１０−２、３１０−４））を順次選択する。このような構成により、行選択部３０４及び列選択部３０２は、各セル３１０を順次選択することができる。

本例において、行選択部３０４は、測定制御部１４６から与えられる行選択データに応じた行位置毎に、各列のセル群に設けられた行選択トランジスタ３１６を順次オン状態に制御する。また、列選択部３０２は、制御部１４から与えられる列選択データに応じた列位置毎に、各行方向のセル群に対応して設けられた列選択トランジスタ３０６を順次オン状態に制御する。これにより列選択部３０２および行選択部３０４は、本発明に係る選択部として機能し、測定制御部１４６により指定された一のセル３１０の出力信号を複数のセル３１０に共通して設けられた、各列選択トランジスタ３０６および出力部３２０を接続する出力信号線と、出力部３２０とを介して出力させることができる。

測定制御部１４６は、各セル３１０を順次選択する選択信号を、行選択部３０４及び列選択部３０２に供給する。また、列選択部３０２及び行選択部３０４は、与えられる列選択データ及び行選択データを、選択すべきセル３１０の位置に応じた選択信号に変換するデコーダやシフトレジスタ等の回路を含んでよい。ここで、選択信号とは、選択データに応じて選択すべきセル３１０に対応する列選択トランジスタ３０６及び行選択トランジスタ３１６をオン状態に制御する信号である。

このような構成により、測定制御部１４６は、各セル３１０に設けられた被測定トランジスタ３１４を順次選択する。これにより、順次選択された被測定トランジスタ３１４の端子電圧を出力部３２０に順次出力させることができる。出力部３２０は、端子電圧をテストヘッド１０に順次出力する。出力部３２０は、例えばボルテージフォロワバッファであってよい。測定部１４５は、それぞれの被測定トランジスタ３１４の端子電圧に基づいて、被測定トランジスタ３１４のしきい値電圧、電流電圧特性、低周波雑音、ＰＮ接合リーク電流等の電気的特性を測定する。

また、各電流源３１８は、予め定められた電圧Ｖ_ＲＥＦをゲート端子に受け取るＭＯＳトランジスタである。各電流源３１８のドレイン端子は、対応する複数の行選択トランジスタ３１６のドレイン端子に接続される。つまり、各電流源３１８は、同一の列位置に設けられる複数の被測定トランジスタ３１４に対して共通に設けられ、対応する被測定トランジスタ３１４に流れるソースドレイン間電流を規定する。

図７に示した回路構成によれば、それぞれのテスト回路３００において、複数の被測定トランジスタ３１４を電気的に順次選択し、選択した被測定トランジスタ３１４の端子電圧を順次出力することができるので、それぞれの被測定トランジスタ３１４の端子電圧を短時間に高速に測定することができる。このため、多数の被測定トランジスタ３１４をウェハ５００に設けた場合であっても、短時間で全ての被測定トランジスタ３１４について測定することができる。本例においては、ウェハ５００の面内に、１万〜１０００万個程度の被測定トランジスタ３１４を設けてよい。多数の被測定トランジスタ３１４について測定を行うことにより、被測定トランジスタ３１４の特性のバラツキを精度よく算出することができる。

図８は、図５または図６のＳ５１０においてそれぞれの被測定トランジスタ３１４のしきい値電圧を測定する場合における、測定部１４５の動作の一例を示す。
まず、測定制御部１４６は、テスト回路３００に、図７において説明した電圧Ｖ_ＤＤ、電圧Ｖ_Ｇ、電圧φ_ｊ、電圧Ｖ_ＲＥＦを供給する（Ｓ４４０）。このとき、測定制御部１４６は、一定の電圧Ｖ_ＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる電流制御部として機能する。また、測定制御部１４６は、被測定トランジスタ３１４をオン状態に制御するゲート電圧Ｖ_Ｇを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φ_ｊを供給する。このような制御により、測定制御部１４６は、それぞれの被測定トランジスタ３１４のゲート端子に、当該被測定トランジスタ３１４をオン状態に制御するゲート電圧を印加させるゲート制御部として機能する。

次に、測定制御部１４６は、しきい値電圧を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４４２）。これにより、測定制御部１４６は、列選択部３０２及び行選択部３０４により複数のセル３１０を順次選択させる。そして、ＡＤＣ１２は、出力部３２０の出力電圧を測定する（Ｓ４４４）。これにより、ＡＤＣ１２は、選択されたセル３１０が出力信号線に出力する出力信号に基づいて、それぞれのセル３１０が有する被測定トランジスタ３１４の電気的特性を測定することができる。ＡＤＣ１２は、当該出力電圧を測定した旨を、測定制御部１４６に通知してよい。測定制御部１４６は、当該通知を受けた場合に、次の被測定トランジスタ３１４を選択してよい。

次に、特性測定部１６は、当該被測定トランジスタ３１４に印加されるゲート電圧Ｖ_Ｇ、及び出力部３２０の出力電圧に基づいて、それぞれの被測定トランジスタ３１４のしきい値電圧を算出する（Ｓ４４６）。被測定トランジスタ３１４のしきい値電圧は、例えばゲート電圧Ｖ_Ｇと出力電圧との差分、即ち被測定トランジスタ３１４におけるゲートソース間電圧を算出することにより得ることができる。

次に、測定制御部１４６は、全ての被測定トランジスタ３１４についてしきい値電圧を測定したか否かを判定し（Ｓ４４８）、まだ測定していない被測定トランジスタ３１４がある場合には、次の被測定トランジスタ３１４を選択し、Ｓ４４４及びＳ４４６の処理を繰り返す。全ての被測定トランジスタ３１４についてしきい値電圧を測定した場合、特性測定部１６は、しきい値電圧のバラツキを算出する（Ｓ４５０）。そして、表示装置１８は、特性測定部１６が算出したしきい値電圧のバラツキを表示する（Ｓ４５２）。例えば、表示装置１８は、ウェハの上面図を画面上に表示し、各被測定トランジスタ３１４に対応する画面上の位置に当該被測定トランジスタ３１４の電気的特性を表示してよい。

このような動作により、複数の被測定トランジスタ３１４のしきい値電圧のバラツキを効率よく測定することができる。また、プロセスルール毎に、被測定トランジスタ３１４のしきい値電圧のバラツキを測定することもできる。また、ウェハ５００に設けられた複数のテスト回路３００に対して測定を行うことにより、ウェハ５００の表面におけるしきい値電圧のバラツキの分布を測定することができる。

図９は、図５または図６のＳ５１０においてそれぞれの被測定トランジスタ３１４の電流電圧特性を測定する場合における、測定部１４５の動作の一例を示す。
まず、測定制御部１４６は、テスト回路３００に、図７において説明した電圧Ｖ_ＤＤ、電圧Ｖ_Ｇ、電圧φ_ｊ、電圧Ｖ_ＲＥＦを供給する（Ｓ４００）。このとき、測定制御部１４６は、一定の電圧Ｖ_ＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、測定制御部１４６は、被測定トランジスタ３１４をオン状態に制御するゲート電圧Ｖ_Ｇを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φ_ｊを供給する。

次に、測定制御部１４６は、電流電圧特性を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４０２）。そして、測定制御部１４６は、所定の範囲内において、所定の分解能でＶ_ＲＥＦを変化させる（Ｓ４０６〜Ｓ４０８）。このとき、ＡＤＣ１２は、それぞれのＶ_ＲＥＦ毎に、出力部３２０の出力電圧を測定する（Ｓ４０４）。つまり、測定部１４５は、電流源３１８が生成するソースドレイン間電流を順次変化させ、ソースドレイン間電流毎に、被測定トランジスタ３１４のソース電圧を測定する。これにより、被測定トランジスタ３１４の電流電圧特性を測定することができる。

そして、全ての被測定トランジスタ３１４について、電流電圧特性を測定したか否かを判定する（Ｓ４１０）。測定していない被測定トランジスタ３１４が有る場合、Ｓ４００〜Ｓ４１０の処理を繰り返す。このとき、Ｓ４０２において次の被測定トランジスタ３１４を選択する。

全ての被測定トランジスタ３１４について、電流電圧特性を測定した場合、特性測定部１６は、電流電圧特性のバラツキを算出する（Ｓ４１２）。例えば、特性測定部１６は、各電流電圧特性の相互コンダクタンスｇｍを算出し、当該相互コンダクタンスｇｍのバラツキを算出する。また、サブスレッショルド領域の電流電圧特性から、傾きスイングやシリコンゲート絶縁膜界面準位密度を算出し、バラツキを算出する。そして、表示装置１８は、特性測定部１６が算出した特性のバラツキを表示する（Ｓ４１４）。

図１０は、図５または図６のＳ５１０においてそれぞれのセル３１０のＰＮ接合リーク電流を測定する場合における、測定部１４５の動作の一例を示す。
それぞれのスイッチ用トランジスタ３１２は、対応する被測定トランジスタ３１４のゲート端子と接続されるＰＮ接合を有する。本例においては、当該ＰＮ接合におけるリーク電流を測定する。

まず、測定制御部１４６は、テスト回路３００に、図７において説明した電圧Ｖ_ＤＤ、電圧Ｖ_Ｇ、電圧φ_ｊ、電圧Ｖ_ＲＥＦを供給する（Ｓ４６０）。このとき、測定制御部１４６は、一定の電圧Ｖ_ＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、測定制御部１４６は、被測定トランジスタ３１４をオン状態に制御するゲート電圧Ｖ_Ｇを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φ_ｊを供給する。また、行選択部３０４から行方向に並ぶセル３１０毎にパルス信号を順次供給することで、全セルのリーク電流測定時間を同一にすることができる。

次に、測定制御部１４６は、ＰＮリーク電流を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４６２）。そして、測定制御部１４６は、選択した被測定トランジスタ３１４に対応するスイッチ用トランジスタ３１２をオフ状態に制御する（Ｓ４６４）。つまり、測定制御部１４６は、それぞれのスイッチ用トランジスタ３１２に、対応する被測定トランジスタ３１４をオン状態とするゲート電圧と、被測定トランジスタ３１４をオフ状態とするゲート電圧とを、被測定トランジスタ３１４に順次印加させる。

次に、特性測定部１６は、当該被測定トランジスタ３１４に対して、オン状態時のソース電圧と、オン状態からオフ状態に切り替わってから所定の時間経過した後のソース電圧とを測定する（Ｓ４６６）。本例では、特性測定部１６は、当該所定時間における出力部３２０の出力電圧の変化を測定する。

次に、特性測定部１６は、ソース電圧の変化に基づいて、ＰＮ接合におけるリーク電流を算出する（Ｓ４６８）。スイッチ用トランジスタ３１２がオン状態のとき、被測定トランジスタ３１４のゲート容量には、ゲート電圧に応じた電荷が蓄積されている。そして、スイッチ用トランジスタ３１２がオフ状態に切り替わったとき、ゲート容量の電荷は、ＰＮ接合におけるリーク電流により放電される。このため、ＰＮ接合リーク電流の大きさは、所定時間における被測定トランジスタ３１４のソース電圧の変化量により定まる。

次に、全ての被測定トランジスタ３１４について、ＰＮ接合リーク電流を測定したか否かを判定する（Ｓ４７０）。測定していない被測定トランジスタ３１４が有る場合、Ｓ４６２〜Ｓ４７０の処理を繰り返す。このとき、Ｓ４６２において次の被測定トランジスタ３１４を選択する。

全ての被測定トランジスタ３１４について、ＰＮ接合リーク電流を測定した場合、特性測定部１６は、ＰＮ接合リーク電流のバラツキを算出する（Ｓ４７２）。そして、表示装置１８は、特性測定部１６が算出した特性のバラツキを表示する（Ｓ４７４）。

図１１は、ゲートリーク電流測定領域３７０に配置される一つのセル３１０の回路構成の一例を示す。本例における回路は、被測定トランジスタ３７２に電気的ストレスを印加し、被測定トランジスタ３７２のゲート絶縁膜に一定の電界を印加した状態における、被測定トランジスタ３７２のゲートリーク電流により、キャパシタ３８８を充放電する。そして、測定部１４５は、所定の時間におけるキャパシタ３８８の電圧値の変化に基づいて、それぞれの被測定トランジスタ３７２のゲートリーク電流を算出する。

ゲートリーク電流測定領域３７０の回路構成は、領域３３０の回路構成に対し、各セル３１０の構成が異なる。図１１においては、ゲートリーク電流測定領域３７０における各セル３１０の構成を示し、列選択部３０２、行選択部３０４、複数の列選択トランジスタ（３０６−１、３０６−２、以下３０６と総称する）、複数の電流源（３１８−１、３１８−２、以下３１８と総称する）、及び出力部３２０については、図７と同様であるため省略する。

各セル３１０は、ストレス印加部３９４、被測定トランジスタ３７２、ゲート電圧制御部３７１、第１のスイッチ３７４、第２のスイッチ３７６、電圧印加部３８２、キャパシタ３８８、行選択トランジスタ３９２、リセット用トランジスタ３７８、３８０、及び出力用トランジスタ３９０を有する。

ストレス印加部３９４は、第１のスイッチ３７４を介して、被測定トランジスタ３７２のゲート絶縁膜に電気的ストレスを印加する。例えば、被測定トランジスタ３７２をＦＬＡＳＨメモリの記憶素子として用いる場合に、ストレス印加部３９４は、被測定トランジスタ３７２に対してデータの書き込み、データの消去を行わせるために要する電圧を印加する。

ストレス印加部３９４がストレスを印加する場合、ストレス印加部３９４は、第１のスイッチ３７４をオン状態として、被測定トランジスタ３７２のソース端子及びドレイン端子をストレス印加部３９４にそれぞれ接続する。また、測定制御部１４６は、第２のスイッチ３７６をオフ状態とする。このような制御により、ストレス印加部３９４は、被測定トランジスタ３７２の各端子に所望の電圧を印加し、ストレスを印加することができる。

本例において、ストレス印加部３９４は以下の４種のストレスを、被測定トランジスタ３１４に対して独立に、又は順次に印加する。
（１）ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ） Ｇａｔｅ ｉｎｊｅｃｔｉｏｎ
（２）ＦＮ Ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ
（３）Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ
（４）Ｓｏｕｒｃｅ Ｅｒａｓｅ

上記の（１）〜（４）は、被測定トランジスタ３７２にデータを書き込み、又は被測定トランジスタ３７２のデータを消去することにより、被測定トランジスタ３７２にストレスを印加する手法である。ここで、ストレス印加部３９４は、実動作時において、被測定トランジスタ３７２にデータを書き込み、又は被測定トランジスタ３７２のデータを消去する場合に印加するべき電圧を、被測定トランジスタ３７２の各端子に印加してよく、または実動作時に印加するべき電圧より大きい電圧を、被測定トランジスタ３７２の各端子に印加してもよい。

また、各セル３１０には、測定制御部１４６から、リセット信号φ_ＲＥＳ、制御電圧Ｖ_ＲＮ、Ｖ_ＲＰ、Ｖ_Ｒ１、Ｖ_Ｒ２、Ｖ_ＤＤ、及びゲート電圧Ｖ_Ｇが与えられる。ゲート電圧制御部３７１は、測定制御部１４６により指定されたゲート電圧Ｖ_Ｇを、被測定トランジスタ３７２のゲート端子に印加する。

第２のスイッチ３７６は、被測定トランジスタ３７２のソース端子及びドレイン端子を、電圧印加部３８２を介してキャパシタ３８８に接続するか否かを切り替える。電圧印加部３８２は、被測定トランジスタ３７２のソース端子及びドレイン端子に対して、第２のスイッチ３７６を介して一定の電圧を印加する。測定制御部１４６により第２のスイッチ３７６がオン状態とされた場合、電圧印加部３８２が生成する電圧が、被測定トランジスタ３７２のソース端子及びドレイン端子に印加される。つまり、電圧印加部３８２は、一定の電圧を被測定トランジスタ３７２のソース端子及びドレイン端子に印加することにより、被測定トランジスタ３７２のゲート絶縁膜に印加される電界を略一定に制御する。

電圧印加部３８２は、ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６を有する。ＮＭＯＳトランジスタ３８４は、被測定トランジスタ３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧Ｖ_ＲＮが与えられ、ソース端子が第２のスイッチ３７６を介して被測定トランジスタ３７２のソース端子及びドレイン端子に接続され、ドレイン端子がキャパシタ３８８に接続される。また、ＰＭＯＳトランジスタ３８６は、ＮＭＯＳトランジスタ３８４と並列に設けられ、被測定トランジスタ３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧Ｖ_ＲＰが与えられ、ドレイン端子が第２のスイッチ３７６を介して被測定トランジスタ３７２のソース端子及びドレイン端子に接続され、ソース端子がキャパシタ３８８に接続される。ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６は、キャパシタ３８８にゲートリーク電流が積分されて電位が変化しても、被測定トランジスタ３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を略一定に保つ。

このような構成により、被測定トランジスタ３７２がＰ型又はＮ型のいずれであっても、被測定トランジスタ３７２のゲート絶縁膜に一定の電界を印加することができ、また被測定トランジスタ３７２のゲートリーク電流によりキャパシタ３８８を充放電させることができる。

キャパシタ３８８は、被測定トランジスタ３７２のソース端子及びドレイン端子から出力されるゲートリーク電流により充放電される。つまり、キャパシタ３８８は、ゲート端子からソース端子およびドレイン端子へ流れるゲートリーク電流を蓄積し、電圧値に変換する。また、リセット用トランジスタ３７８、３８０は、ゲート端子にリセット信号φ_ＲＥＳを受け取った場合に、キャパシタ３８８における電圧値を所定の電圧Ｖ_Ｒ１に初期化する。

出力用トランジスタ３９０は、ゲート端子にキャパシタ３８８における電圧を受け取り、当該電圧に応じたソース電圧を出力する。行選択トランジスタ３９２は、行選択部３０４からの選択信号が入力されたことを条件として、出力用トランジスタ３９０のソース電圧を、列選択トランジスタ３０６に出力する。これにより、出力用トランジスタ３９０および行選択トランジスタ３９２は、キャパシタ３８８におけるソース端子およびドレイン端子側の端部のキャパシタ電圧を出力信号として出力するキャパシタ電圧出力部として機能することができる。

図１２は、図５または図６のＳ５１０において被測定トランジスタ３７２のゲートリーク電流を測定する場合の、製造システム１０の動作の一例を示す。それぞれの被測定トランジスタ３７２のゲートリーク電流を測定する前に、まず測定制御部１４６は、各セル３１０の被測定トランジスタ３７２に、電気的ストレスを印加する。

このとき、測定制御部１４６は、第１のスイッチ３７４をオン状態に制御し、第２のスイッチ３７６をオフ状態に制御する。そして、測定制御部１４６は、各セル３１０のストレス印加部３９４を制御し、被測定トランジスタ３７２にストレスを印加させる。また、測定制御部１４６は、図１０において説明した（１）〜（４）のストレスを独立に、又は順次に被測定トランジスタ３７２に印加させてよい。また、測定制御部１４６は、各セル３１０の被測定トランジスタ３７２に対して、略同時にストレスを印加する。

以上の動作を行った後、測定制御部１４６は、それぞれの被測定トランジスタ３７２を順次選択し、選択した被測定トランジスタ３７２のゲートリーク電流を測定するが、被測定トランジスタ３７２の選択動作は、図８及び図９において説明した選択動作と同一であるため、その説明を省略する。本例においては、一つの被測定トランジスタ３７２のゲートリーク電流を測定する動作について説明する。

まず、測定制御部１４６は、第１のスイッチ３７４をオフ状態に制御し、第２のスイッチ３７６をオン状態に制御する。そして、測定制御部１４６は、被測定トランジスタ３７２のゲート端子に、略０Ｖのゲート電圧を印加する（Ｓ４１６）。このとき、被測定トランジスタ３７２にゲートリーク電流は生じない。

次に、測定制御部１４６は、キャパシタ３８８の電圧を、所定の初期電圧値に設定する。このとき、測定制御部１４６は、リセット用トランジスタ３８０を制御して、キャパシタ３８８に初期電圧Ｖ_Ｒ１を設定する。当該設定は、リセット用トランジスタ３７８、３８０をオン状態に制御するリセット信号φ_ＲＥＳを供給することにより行う。

次に、特性測定部１６は、キャパシタ３８８の電圧を初期電圧値に設定してから、所定の時間における、キャパシタ３８８の電圧値の変化を読み出す（Ｓ４１８）。このとき、測定制御部１４６は、列選択部３０２及び行選択部３０４に、当該セル３１０を選択させる。また、特性測定部１６は、出力部３２０が出力する電圧を、キャパシタ３８８の電圧として受け取る。

次に、特性測定部１６は、当該所定の期間における、出力部３２０が出力する電圧の変化量に基づいて、セル３１０のバックグラウンド電流の電流値（第１の電流値）を算出する（Ｓ４２０）。このとき、被測定トランジスタ３７２には、ゲートリーク電流が生じていないので、キャパシタ３８８は、バックグラウンド電流により充放電される。このため、所定の期間におけるキャパシタ３８８の電圧変化に基づいて、バックグラウンド電流を測定することができる。

次に、測定制御部１４６は、被測定トランジスタ３７２のゲート端子に、正又は負のゲート電圧を印加する（Ｓ４２２）。このとき、電圧Ｖ_ＲＮ、Ｖ_ＲＰを制御し、被測定トランジスタ３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を、略一定に保つ。このとき、被測定トランジスタ３７２には、ゲート電圧に応じたゲートリーク電流が生じる。

次に、測定制御部１４６は、キャパシタ３８８の電圧を、所定の初期電圧値に設定する。そして、特性測定部１６は、キャパシタ３８８の電圧を初期電圧値に設定してから、前述した所定の期間における、キャパシタ３８８の電圧値の変化を読み出す（Ｓ４２４）。

次に、特性測定部１６は、当該所定の期間における、キャパシタ３８８の電圧値の変化量に基づいて、バックグラウンド電流とゲートリーク電流との和を示す第２の電流値を算出する（Ｓ４２６）。このとき、キャパシタ３８８は、バックグラウンド電流とゲートリーク電流との和の電流により充放電される。このため、所定の期間におけるキャパシタ３８８の電圧変化に基づいて、バックグラウンド電流とゲートリーク電流との和の電流を測定することができる。

次に、特性測定部１６は、算出した第２の電流値から、第１の電流値を減算することにより、ゲートリーク電流の電流値を算出する（Ｓ４２８）。

以上に示した通り、出力測定部１４８は、それぞれの被測定トランジスタ３７２の電気的特性として、キャパシタ３８８の電圧を出力用トランジスタ３９０および行選択トランジスタ３９２を介して測定することができる。この結果、以上に示した制御により、バックグラウンド電流の影響を排除して、被測定トランジスタ３７２のゲートリーク電流を精度よく測定することができる。また、ゲートーリーク電流を積分して測定するため、微小なゲートリーク電流を測定することができる。

図１３は、基準を満たさない被測定トランジスタの分布の第１例を示す。本例においては、電気的特性が予め定められた基準を満たさない２以上の被測定トランジスタ３１４及び／又は被測定トランジスタ３７２がウェハ５００上において円状に位置する。ライン管理において、特定部１５０は、基準外の被測定トランジスタ３１４及び／又は被測定トランジスタ３７２がウェハ５００上において円状に位置すると判断したことを条件として、ウェハを回転させて処理する製造工程に不良が生じたことを特定してよい。図１３においては、基準外の被測定トランジスタは被測定トランジスタ３７２は、円状領域１３００および円状領域１３０２の２つの円上に位置する。そこで、特定部１５０は、ウェハを回転させて処理する製造工程に不良が生じたことを特定する。このような製造工程の例としては、ウェハを回転させながら加熱する熱酸化工程またはアニール工程、ウェハを回転させながら薄膜を形成するＣＶＤ工程またはスピンコート工程、ウェハを回転させながら研磨するＣＭＰ工程等が挙げられる。

また、歩留まり管理において、特定部１５０は、基準外の被測定トランジスタがウェハ５００上において円状に位置すると判断したことを条件として、基準外の被測定トランジスタ３１４及び／又は被測定トランジスタ３７２が位置する円を少なくとも一部に含む電子デバイス５１０（図中の電子デバイス５１０の右上に×を付したもの）を、不良デバイスとして特定してよい。

以上において、複数の電子デバイス５１０および複数のテスト回路３００を形成したウェハ５００の場合、特定部１５０は、テスト回路３００上の被測定トランジスタについては基準を満たすか否かを判断することができるが、電子デバイス５１０上のトランジスタについては基準を満たすか否かを判断することができない。そこで、特定部１５０は、各テスト回路３００上における基準外の被測定トランジスタの分布である円状領域１３００ａおよび円状領域１３０２ａ（実線部分）に基づいて、トランジスタを形成した場合に基準を満たさない可能性がある円状領域１３００ｂおよび円状領域１３０２ｂ（破線部分）を算出してもよい。各テスト回路３００は、多数の被測定トランジスタを２次元マトリクス上に配列した構成を有するから、円状領域１３００ａおよび円状領域１３０２ａの形状に基づいて円状領域１３００ｂおよび円状領域１３０２ｂを補間することができる。

また、特定部１５０は、基準外の被測定トランジスタのうち、電気的特性が予め定めた範囲内である被測定トランジスタのみの分布に基づいて、不良が生じた製造工程または不良デバイスを特定してもよい。例えば、特定部１５０は、測定部１４５により測定されたしきい値電圧が予め定められた基準上限値を超える被測定トランジスタ、または、基準下限値未満の被測定トランジスタのウェハ上における分布に基づいて、不良が生じた製造工程または不良デバイスを特定してよい。

ここで、熱処理において温度が目標値より高い場合、ｎＭＯＳトランジスタに対して基準値より大きいプラズマダメージが発生した場合、リソグラフィー工程においてゲート端子の露光量が目標値より大きくゲート長が小さくなった場合等には、しきい値電圧は小さくなる。一方、ｐＭＯＳトランジスタに対して基準値より大きいプラズマダメージが発生した場合等には、しきい値電圧は大きくなる。したがって、特定部１５０は、例えばしきい値電圧が基準下限値未満の被測定トランジスタが円状に分布している場合には、ウェハを回転させる熱処理工程、ＣＶＤ工程、スピンコート工程、ＣＭＰ工程等のうち、しきい値電圧が低下しうる熱処理工程に不良が生じたことを特定してよい。

なお、特定部１５０は、良品の被測定トランジスタが満たすべき電気的特性の範囲を、予め定められた基準として用いてよい。これに代えて特定部１５０は、各被測定トランジスタの電気的特性の平均値から予め定めた偏差以上離れた電気的特性を、当該基準として用いてもよい。この偏差は、目標とする製造品質において許容される被測定トランジスタの電気的特性のバラツキの大きさにより規定されてよい。

図１４は、基準を満たさない被測定トランジスタの分布の第２例を示す。本例においては、電気的特性が予め定められた基準を満たさない２以上の被測定トランジスタがウェハ５００上において十字形状に位置する。特定部１５０は、基準外の被測定トランジスタがウェハ５００上において十字形状に位置すると判断したことを条件として、磁場を用いて発生したプラズマを用いる製造工程においてプラズマダメージにより不良が生じたことを特定してもよい。また、歩留まり管理においては、特定部１５０は、基準外の被測定トランジスタがウェハ５００上において十字形状に位置すると判断したことを条件として、当該十字形状を少なくとも一部に含む電子デバイス５１０を不良デバイスとして特定してもよい。

なお、被測定トランジスタを形成した場合に基準を満たさない可能性がある領域を補間する方法、および、基準外の被測定トランジスタのうち電気的特性が予め定めた範囲内である被測定トランジスタのみの分布に基づく特定方法等については、図１３と同様であるため説明を省略する。

図１５は、基準を満たさない被測定トランジスタの分布の第３例を示す。本例においては、電気的特性が予め定められた基準を満たさない２以上の被測定トランジスタがウェハ５００上において各露光領域１５００の同一箇所に位置する。特定部１５０は、基準外の被測定トランジスタが各露光領域１５００の同一箇所に位置すると判断したことを条件として、露光装置を用いる製造工程に不良が生じたことを特定してよい。また、歩留まり管理においては、特定部１５０は、当該露光パターンにより露光された領域を含む電子デバイス５１０を不良デバイスとして特定してもよい。

なお、被測定トランジスタを形成した場合に基準を満たさない可能性がある領域を補間する方法、および、基準外の被測定トランジスタのうち電気的特性が予め定めた範囲内である被測定トランジスタのみの分布に基づく特定方法については、図１３と同様であるため説明を省略する。

図１６は、基準を満たさない被測定トランジスタの分布の第４例を示す。本例においては、電気的特性が予め定められた基準を満たさない２以上の被測定トランジスタがウェハ５００上において帯状に位置する。特定部１５０は、基準外の被測定トランジスタがウェハ５００上において帯状に位置すると判断したことを条件として、ウェット処理を用いる製造工程において薬液がウェハ５００上を流れたまま残留したことにより不良が生じたことを特定してよい。このような製造工程の例としては、ウェット洗浄工程、エッチング工程等が挙げられる。

なお、被測定トランジスタを形成した場合に基準を満たさない可能性がある領域を補間する方法、および、基準外の被測定トランジスタのうち電気的特性が予め定めた範囲内である被測定トランジスタのみの分布に基づく特定方法については、図１３と同様であるため説明を省略する。

以上に加え、特定部１５０は、電気的特性が予め定められた基準を満たさない２以上の被測定トランジスタが、ウェハ５００上において研削されるパターン面積の割合が上限値より大きい領域または下限値より小さい領域に位置すると判断したことを条件として、ＣＭＰを行う製造工程を不良が生じた製造工程として特定してもよい。研削されるパターン面積の割合が大きい場合には研削が遅れる傾向にあり不要なパターンが残留する可能性が高く、研削されるパターン面積の割合が小さい場合には研削が進みすぎる傾向にあり必要なパターンまで研削してしまう可能性が高いからである。

以上に示した製造システム１０によれば、電気的特性が基準外である被測定トランジスタのウェハ上における分布に基づいて、不良が生じた製造工程または不良デバイスを特定することができる。更に、電気的特性が所定の範囲内である被測定トランジスタに着目したウェハ上での分布に基づいて、不良が生じた製造工程を更に絞り込むことができる。

図１７は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ここで、通信インターフェイス２０３０は、ネットワークを介して、製造ライン１００内の１または複数の製造装置１０５、測定部１４５、選別部１６５、及び／又は廃棄部１７０と通信してもよい。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

コンピュータ１９００にインストールされ、コンピュータ１９００を管理装置１４２として機能させるプログラムは、製造制御モジュールと、特定モジュールと、設定変更モジュールを有する条件変更モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、製造制御部１４０と、特定部１５０と、設定変更部１６０を有する条件変更部１５５としてそれぞれ機能させる。

以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の実施形態に係る製造システム１０の構成を示す。 本発明の実施形態に係る測定部１４５の構成を示す。 ウェハ５００の上面図の一例を示す。 テスト回路３００の回路レイアウトの一例を示す。 製造システム１０による電子デバイス５１０の製造処理の一例を示す。 製造システム１０による電子デバイス５１０の製造処理の他の一例を示す。 領域３３０における回路の一例を示す。 それぞれの被測定トランジスタ３１４のしきい値電圧を測定する場合における、測定部１４５の動作の一例を示す。 それぞれの被測定トランジスタ３１４の電流電圧特性を測定する場合における、測定部１４５の動作の一例を示す。 それぞれのセル３１０のＰＮ接合リーク電流を測定する場合における、測定部１４５の動作の一例を示す。 ゲートリーク電流測定領域３７０に配置される一つのセル３１０の回路構成の一例を示す。 被測定トランジスタ３７２のゲートリーク電流を測定する場合の、製造システム１０の動作の一例を示す。 基準を満たさない被測定トランジスタの分布の第１例を示す。 基準を満たさない被測定トランジスタの分布の第２例を示す。 基準を満たさない被測定トランジスタの分布の第３例を示す。 基準を満たさない被測定トランジスタの分布の第４例を示す。 本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。

符号の説明

１０ 製造システム
１２ ＡＤＣ
１６ 特性測定部
１８ 表示装置
２０ テストヘッド
１００ 製造ライン
１０５ａ〜ｃ 製造装置
１１０ 素子分離工程群
１１４ 素子形成工程群
１１８ 配線形成工程群
１２０ 組立工程群
１３０ 試験工程群
１４０ 製造制御部
１４２ 管理装置
１４５ 測定部
１４６ 測定制御部
１４８ 出力測定部
１５０ 特定部
１５５ 条件変更部
１６０ 設定変更部
１６５ 選別部
１７０ 廃棄部
３００ テスト回路
３０２ 列選択部
３０４ 行選択部
３０６−１〜２ 列選択トランジスタ
３１０−１〜４ セル
３１２ スイッチ用トランジスタ
３１４ 被測定トランジスタ
３１６ 行選択トランジスタ
３１８ 電流源
３２０ 出力部
３３０ 領域
３７０ ゲートリーク電流測定領域
３７１ ゲート電圧制御部
３７２ 被測定トランジスタ
３７４ 第１スイッチ
３７６ 第２スイッチ
３７８ リセット用トランジスタ
３８０ リセット用トランジスタ
３８２ 電圧印加部
３８４ ＮＭＯＳトランジスタ
３８６ ＰＭＯＳトランジスタ
３８８ キャパシタ
３９０ 出力用トランジスタ
３９２ 行選択トランジスタ
３９４ ストレス印加部
５００ ウェハ
５１０ 電子デバイス
１３００ａ〜ｂ 円状領域
１３０２ａ〜ｂ 円状領域
１５００ 露光領域
１９００ コンピュータ
２０００ ＣＰＵ
２０１０ ＲＯＭ
２０２０ ＲＡＭ
２０３０ 通信インターフェイス
２０４０ ハードディスクドライブ
２０５０ フレキシブルディスク・ドライブ
２０６０ ＣＤ−ＲＯＭドライブ
２０７０ 入出力チップ
２０７５ グラフィック・コントローラ
２０８０ 表示装置
２０８２ ホスト・コントローラ
２０８４ 入出力コントローラ
２０９０ フレキシブルディスク
２０９５ ＣＤ−ＲＯＭ

Claims (21)

1. 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理方法であって、
   複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、
   前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
   前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階と
   を備える管理方法。
2. 前記製造段階は、２次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含む前記テスト回路を有する前記ウェハを前記製造ラインにより製造させ、
   前記測定段階は、
   前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
   選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性を測定する出力測定段階と
   を有する請求項１に記載の管理方法。
3. それぞれの前記被測定回路は、
   指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
   外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
   外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
   を含み、
   前記選択部は、
   ２次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
   前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
   を含み、
   前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
   前記出力測定段階は、それぞれの前記被測定トランジスタの前記電気的特性として、前記端子電圧を測定する
   請求項２に記載の管理方法。
4. 前記測定段階は、それぞれの前記被測定トランジスタについて前記基準電圧および前記端子電圧に基づいて、当該被測定トランジスタのしきい値電圧を前記電気的特性として測定する
   請求項３に記載の管理方法。
5. それぞれの前記被測定回路は、
   指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
   前記被測定トランジスタのソース端子およびドレイン端子に電圧を印加し、当該被測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御する電圧印加部と、
   前記被測定トランジスタの前記ゲート端子から前記ソース端子および前記ドレイン端子へ流れるゲートリーク電流を蓄積するキャパシタと、
   外部から選択信号が入力されたことを条件として、前記キャパシタにおける前記ソース端子および前記ドレイン端子側の端部のキャパシタ電圧を前記出力信号として出力するキャパシタ電圧出力部と
   を含み、
   前記出力測定段階は、それぞれの前記被測定トランジスタの電気的特性として、前記キャパシタ電圧を測定する
   請求項２に記載の管理方法。
6. 前記製造段階は、
   複数の前記電子デバイスを前記ウェハ上に格子状に形成するデバイス形成段階と、
   前記ウェハ上における前記電子デバイスの間に位置する複数の領域のそれぞれに、複数の前記テスト回路のそれぞれを形成するテスト回路形成段階と
   を有し、
   前記特定段階は、前記複数のテスト回路に含まれる、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、不良が生じた前記製造工程を特定する
   請求項１に記載の管理方法。
7. 前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において円状に位置すると判断したことを条件として、前記ウェハを回転させて処理する前記製造工程に不良が生じたことを特定する請求項１に記載の管理方法。
8. 前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において十字形状に位置すると判断したことを条件として、プラズマを用いる前記製造工程に不良が生じたことを特定する請求項１に記載の管理方法。
9. 前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において各露光領域の同一箇所に位置すると判断したことを条件として、露光装置を用いる前記製造工程に不良が生じたことを特定する請求項１に記載の管理方法。
10. 前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが前記ウェハ上において帯状に位置すると判断したことを条件として、ウェット処理を用いる前記製造工程に不良が生じたことを特定する請求項１に記載の管理方法。
11. 前記特定段階は、前記電気的特性が予め定められた基準を満たさない２以上の前記被測定トランジスタが、前記ウェハ上において研削されるパターン面積の割合が上限値より大きい領域または下限値より小さい領域に位置すると判断したことを条件として、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う前記製造工程を不良が生じた製造工程として特定する請求項１に記載の管理方法。
12. 前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該被測定トランジスタのしきい値電圧を測定し、
    前記特定段階は、予め定められた基準上限値を超える前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する
    請求項１に記載の管理方法。
13. 前記測定段階は、前記複数の被測定トランジスタのそれぞれの電気的特性として、当該費測定トランジスタのしきい値電圧を測定し、
    前記特定段階は、予め定められた基準下限値未満の前記しきい値電圧を有する前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する
    請求項１に記載の管理方法。
14. 請求項１に記載の管理方法により製造品質が管理された前記製造ラインにより前記電子デバイスを製造する製造方法。
15. 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置であって、
    複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
    前記複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を受け取り、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と
    を備える管理装置。
16. 複数の製造工程に対応する処理を行う複数の製造装置を有する製造ラインにより電子デバイスを製造する製造方法であって、
    複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造段階と、
    前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
    前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定段階と、
    前記不良が生じた製造工程に対応する処理を行う前記製造装置の処理条件を変更する条件変更段階と
    を備え、
    前記製造段階は、少なくとも１つの前記製造装置の処理条件が変更されたことに応じて、処理条件変更後の前記製造ラインにより前記電子デバイスを製造される
    製造方法。
17. 前記製造段階は、前記電子デバイスを有する少なくとも１つの製品ウェハと、前記テスト回路を有するテストウェハとを前記製造ラインにより交互に製造させ、
    不良が生じた前記製造工程が特定されたことを条件として、前回前記テストウェハを製造してから前記処理条件を変更するまでの間に製造された前記少なくとも１つの製品ウェハを廃棄する廃棄段階を更に備える請求項１６に記載の製造方法。
18. 電子デバイスを製造する製造方法であって、
    それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造段階と、
    それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定段階と、
    前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定段階と、
    前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別段階と、
    前記選別段階により選別された前記電子デバイスを製品用に出力する製品出力段階と
    を備える製造方法。
19. 複数の製造工程により電子デバイスを製造する製造システムであって、
    前記複数の製造工程に対応する処理を行う複数の製造装置を有し、前記電子デバイスを製造する製造ラインと、
    複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
    前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、
    前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と、
    前記不良が生じた製造工程に対応する処理を行う前記製造装置の設定を変更する設定変更部と
    を備える製造システム。
20. 電子デバイスを製造する製造システムであって、
    それぞれが複数の被測定トランジスタを含む複数のテスト回路と、複数の前記電子デバイスとを有するウェハを製造する製造ラインと、
    それぞれの前記テスト回路に含まれる前記複数の被測定トランジスタのそれぞれの電気的特性を測定する測定部と、
    前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の電子デバイスのうち不良が生じうる不良デバイスを特定する特定部と、
    前記複数の電子デバイスのうち前記不良デバイスを除く前記電子デバイスを選別する選別部と、
    前記選別部により選別された前記電子デバイスを製品用に出力する製品出力部と
    を備える製造システム。
21. 複数の製造工程により電子デバイスを製造する製造ラインによる製造品質を管理する管理装置用のプログラムであって、
    前記管理装置を、
    複数の被測定トランジスタを含むテスト回路を有するウェハを前記製造ラインにより製造させる製造制御部と、
    前記複数の被測定トランジスタのそれぞれの電気的特性を測定した結果を受け取り、前記電気的特性が予め定められた基準を満たさない前記被測定トランジスタの前記ウェハ上における分布に基づいて、前記複数の製造工程のうち不良が生じた製造工程を特定する特定部と
    して機能させるプログラム。

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