JP4147262B2 - 管理方法、及び管理装置 - Google Patents

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Description

本発明は、半導体回路等の電子デバイスを製造する製造ラインに用いられる製造装置を管理する管理方法、及び管理装置に関する。
従来、半導体回路等の電子デバイスを製造する場合、洗浄工程、熱処理工程、不純物導入工程、成膜工程、リソグラフィー工程、エッチング工程等の複数の製造工程により、電子デバイスを製造している。それぞれの製造工程においては、当該製造工程を実行できる製造装置が用いられる。
また、電子デバイスを製造後、電子デバイスの出荷前に、当該電子デバイスの試験を行い、不良の電子デバイスを選別している。当該試験は、電子デバイスの例えば電気的特性を測定することにより行われる。
また、電子デバイスの製造歩留まりを向上させるべく、不良の電子デバイスを解析し、当該不良の原因を検出している。例えば、製造ラインのいずれの工程に問題があるかを、電子デバイスを解析することにより検出する。
しかし、従来は、製造ラインのいずれの工程に問題があるかを検出するには、不良となった電子デバイスの素子形状等を測定する必要がある。例えば、電子デバイスの顕微鏡写真等により、不良原因を推測している。このため、不良原因の推測に時間がかかってしまう。また、不良原因となった製造装置を正確に特定することが困難であった。
そこで本発明は、上記の課題を解決することのできる管理方法、及び管理装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するべく、本発明の第１の形態においては、複数の製造工程により電子デバイスを製造する被管理製造ラインについて、それぞれの製造工程において用いられるそれぞれの製造装置を管理する管理方法であって、複数の製造工程を実行することができ、各製造工程の製造装置が良品であることが予め保証され、前記被管理製造ラインと同一の製造装置のライン構成を有して前記被管理製造ラインと並存して設けられた基準製造ラインにより製造された基準デバイスの特性を測定した結果を取得する基準特性取得段階と、複数の製造工程のうち、一部の製造工程を被管理製造ラインの当該一部の製造工程に対応する前記製造装置により処理し、他の製造工程を基準製造ラインの当該他の製造工程に対応する前記製造装置により処理し、比較デバイスを製造する比較デバイス製造段階と、比較デバイスの特性を測定する比較特性測定段階と、基準デバイスの特性と、比較デバイスの特性とを比較する特性比較段階と、特性の差異に基づいて、比較デバイスを処理した被管理製造ラインの一部の製造工程において用いた製造装置の良否を判定する判定段階とを備える管理方法を提供する。
基準特性取得段階において、基準デバイスの特性を測定してよい。管理方法は、基準製造ラインに用いられる複数の製造装置の特性を予め測定し、基準製造ラインに用いられるそれぞれの製造装置が良品であることを予め保証する保証段階を更に備えてよい。
管理方法は、被管理製造ラインに用いられる複数の製造装置の情報を予め取得する情報取得段階と、製造装置の情報に基づいて、基準製造ラインを予め構築する基準製造ライン構築段階とを更に備えてよい。管理方法は、同一の製造工程により電子デバイスを製造する複数の製造ラインから、基準製造ラインを予め選択する基準選択段階を更に備えてよい。
基準選択段階は、それぞれの製造ラインにより製造された、それぞれの電子デバイスの特性を予め測定する段階と、それぞれの電子デバイスの特性に基づいて、複数の製造ラインから、基準製造ラインを予め選択する段階とを有してよい。
基準特性取得段階、及び比較デバイス製造段階は、２次元マトリクス状に配列され、それぞれが被測定トランジスタを含む複数の被測定回路と、指定された一の被測定回路の出力信号を複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含むテスト回路を有する電子デバイスを、複数の製造工程により製造させ、基準特性取得段階は、基準デバイスのテスト回路において、選択部により複数の被測定回路を順次選択させるトランジスタ選択段階と、基準デバイスのテスト回路において、選択された被測定回路が出力信号線に出力する出力信号に基づいて、それぞれの被測定回路が有する被測定トランジスタの電気的特性を測定する出力測定段階とを有し、比較特性測定段階は、比較デバイスのテスト回路において、選択部により複数の被測定回路を順次選択させるトランジスタ選択段階と、比較デバイスのテスト回路において、選択された被測定回路が出力信号線に出力する出力信号に基づいて、それぞれの被測定回路が有する被測定トランジスタの電気的特性を測定する出力測定段階とを有してよい。
それぞれの被測定回路は、指定されたゲート電圧を被測定トランジスタのゲート端子に印加するゲート電圧制御部と、外部から入力される基準電圧を被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、外部から選択信号が入力されたことを条件として、被測定トランジスタのドレイン端子およびソース端子のうち基準電圧側端子以外の端子の端子電圧を出力信号として出力する端子電圧出力部とを含み、選択部は、２次元マトリクス状に配列された複数の被測定回路のうち、指定された行に対応する被測定回路に選択信号を出力する行選択部と、選択信号が入力された被測定回路のうち、指定された列に対応する被測定回路の端子電圧を選択して出力信号線に出力させる列選択部とを含み、テスト回路は、複数の被測定回路の各列に対応して設けられ、行選択部により選択信号が入力された被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、基準特性取得段階及び比較特性測定段階は、それぞれの被測定トランジスタの電気的特性として、端子電圧を測定してよい。
基準特性取得段階及び比較特性測定段階は、それぞれの被測定トランジスタについて基準電圧および端子電圧に基づいて、当該被測定トランジスタの閾値電圧を電気的特性として測定してよい。
特性比較段階は、基準デバイスに含まれる複数の被測定トランジスタの閾値電圧のバラツキと、比較デバイスに含まれる複数の被測定トランジスタの閾値電圧のバラツキとを比較してよい。
それぞれの被測定回路は、指定されたゲート電圧を被測定トランジスタのゲート端子に印加するゲート電圧制御部と、被測定トランジスタのソース端子およびドレイン端子に電圧を印加し、当該被測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御する電圧印加部と、被測定トランジスタのゲート端子からソース端子およびドレイン端子へ流れるゲートリーク電流を蓄積するキャパシタと、外部から選択信号が入力されたことを条件として、キャパシタにおけるソース端子およびドレイン端子側の端部のキャパシタ電圧を出力信号として出力するキャパシタ電圧出力部とを含み、基準特性取得段階及び比較特性測定段階は、それぞれの被測定トランジスタの電気的特性として、キャパシタ電圧を測定してよい。
本発明の第２の形態においては、複数の製造工程により電子デバイスを製造する被管理製造ラインについて、それぞれの製造工程において用いられるそれぞれの製造装置を管理する管理装置であって、複数の製造工程を実行することができ、各製造工程の製造装置が良品であることが予め保証され、前記被管理製造ラインと同一の製造装置のライン構成を有して前記被管理製造ラインと並存して設けられた基準製造ラインにより製造された基準デバイスの特性を測定した結果を取得する基準特性測定部と、複数の製造工程のうち、一部の製造工程を被管理製造ラインの当該一部の製造工程に対応する前記製造装置により処理させ、他の製造工程を基準製造ラインの当該他の製造工程に対応する前記製造装置により処理させ、比較デバイスを製造する比較デバイス製造制御部と、比較デバイスの特性を測定する比較特性測定部と、基準デバイスの特性と、比較デバイスの特性とを比較する特性比較部と、特性の差異に基づいて、比較デバイスを処理した被管理製造ラインの一部の製造工程において用いた製造装置の良否を判定する判定部とを備える管理装置を提供する。
本発明の第３の形態においては、複数の製造工程により電子デバイスを製造する被管理製造ラインについて、それぞれの製造工程において用いられるそれぞれの製造装置を管理する管理方法であって、同一の製造ラインにより製造された第１デバイス及び第２デバイスを準備する準備段階と、複数の製造工程を実行することができ、各製造工程の製造装置が良品であることが予め保証された基準製造ラインにおいて用いられるプラズマ照射装置により、第１デバイスにプラズマを照射する第１プラズマ照射段階と、被管理製造ラインにおいて用いられるプラズマ照射装置により、第２デバイスにプラズマを照射する第２プラズマ照射段階と、プラズマが照射された第１デバイス及び前記第２デバイスの特性をそれぞれ測定する特性測定段階と、第１デバイスの特性と、第２デバイスの特性とを比較する特性比較段階と、特性の差異に基づいて、被管理製造ラインにおけるプラズマ照射装置の良否を判定する判定段階とを備える管理方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、電子デバイスを製造する製造ラインに用いられる製造装置を、正確且つ容易に管理することができる。
本発明の実施形態に係る管理装置１０の構成の一例を示す図である。 被管理製造ライン１００の構成の一例を示す図である。 管理装置１０の動作の一例を示すフローチャートである。 被管理製造ライン１００をデバイス製造者が有し、基準製造ライン２００を外部の検証機関が有する場合の処理の一例を示すチャートである。 デバイス製造者が有する複数の製造ラインのうち、一つの製造ラインを基準製造ライン２００として機能させ、他の製造ラインを被管理製造ライン１００として機能させる場合の処理の一例を示すフローチャートである。 被管理製造ライン１００又は基準製造ライン２００により、複数の電子デバイス５１０が形成されたウェハ５００の上面図の一例を示す。 テスト回路３００の回路構成の一例を示す図である。 基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４のしきい値電圧のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。 基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４の電流電圧特性のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。 基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４のＰＮ接合リーク電流のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。 テスト回路３００が有するそれぞれのセル３１０の回路構成の他の例を示す図である。 基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３７２のゲートリーク電流を測定する場合の、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示す。 被管理製造ライン１００について、それぞれの製造工程において用いられるそれぞれの製造装置１０５を管理する管理方法の他の例を示すフローチャートである。
符号の説明
１０・・・管理装置、２０・・・デバイス製造システム、１００・・・被管理製造ライン、１０５・・・製造装置、１１０・・・素子分離工程群、１１４・・・素子形成工程群、１１８・・・配線形成工程群、１２０・・・組立工程群、１３０・・・試験工程群、１４０・・・基準特性測定部、１４２・・・比較特性測定部、１４６・・・測定制御部、１５０・・・特性比較部、１６０・・・判定部、１７０・・・比較デバイス製造制御部、２００・・・基準製造ライン、２１０・・・素子分離工程群、２１８・・・配線形成工程群、３００・・・テスト回路、３０２・・・列選択部、３０４・・・行選択部、３０６・・・列選択トランジスタ、３１０・・・セル、３１２・・・スイッチ用トランジスタ、３１４・・・被測定トランジスタ、３１６・・・行選択トランジスタ、３１８・・・電流源、３２０・・・出力部、３７１・・・ゲート電圧制御部、３７２・・・被測定トランジスタ、３７４・・・第１のスイッチ、３７６・・・第２のスイッチ、３７８、３８０・・・リセット用トランジスタ、３８２・・・電圧印加部、３８４・・・ＮＭＯＳトランジスタ、３８６・・・ＰＭＯＳトランジスタ、３８８・・・キャパシタ、３９０・・・出力用トランジスタ、３９２・・・行選択トランジスタ、３９４・・・ストレス印加部、５００・・・ウェハ、５１０・・・電子デバイス
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る管理装置１０の構成の一例を示す図である。管理装置１０は、複数の製造工程により電子デバイスを製造する被管理製造ライン１００について、それぞれの製造工程において用いられるそれぞれの製造装置を管理する。本例において管理装置１０は、予め定められた基準製造ライン２００により製造された基準デバイスの特性と、管理すべき製造装置による製造工程を被管理製造ライン１００により処理し、他の製造工程を基準製造ライン２００により処理して製造された比較デバイスの特性とを比較することにより、当該製造装置の良否を判定する。
被管理製造ライン１００は、複数の製造工程により電子デバイスを製造する。例えば、これらの製造工程は、素子分離工程群１１０、素子形成工程群１１４、又は配線形成工程群１１８に分類される。被管理製造ライン１００は、例えば電子デバイスを市場に供給するデバイス製造者が有するデバイス製造システム２０に含まれる。デバイス製造システム２０は、被管理製造ライン１００、組立工程群１２０、及び試験工程群１３０を備え、電子デバイスの製造、組み立て、及び試験を行う。
組立工程群１２０は、被管理製造ライン１００により製造されたウェハから電子デバイスを切り出し、パッケージングする。組立工程群１２０は、ウェハから各電子デバイスを切り出すスクライビング工程、電子デバイスをパッケージに張り付けるダイボンディング工程、チップとパッケージの配線を接続するワイヤボンディング工程、パッケージにガスを封入する封止工程等を含んでよく、複数の組立装置により実現される。
試験工程群１３０は、製品としてパッケージ化された電子デバイスの電流試験、論理試験等を行い、不良品を取り除く。試験工程群１３０は、１または複数の試験装置により実現される。
基準製造ライン２００は、被管理製造ライン１００と同一の複数の製造工程を実行することができる。例えば、基準製造ライン２００は、素子分離工程群２１０、素子形成工程群１１４、及び配線形成工程群２１８を有する。基準製造ライン２００は、それぞれの製造工程に用いられるそれぞれの製造装置の特性が予め測定され、それぞれの製造装置が良品であることが予め保証される。基準製造ライン２００は、例えば公的な検証機関が有する製造ラインであってよく、デバイス製造者が有する製造ラインであってもよい。また、電子デバイスの需要者により認証された検証機関が有する製造ラインであってもよい。
被管理製造ライン１００及び基準製造ライン２００は、複数の製造工程により電子デバイスを製造する。本実施形態において、これらの製造ラインは、電子デバイスが形成されたウェハを製造する。また、これらの製造ラインは、各製造工程における製造品質を管理することを目的として、複数の被測定トランジスタを含むテスト回路を有するウェハを製造する。ここで、これらの製造ラインは、電子デバイスおよびテスト回路を分離して形成してよく、電子デバイスの内部にテスト回路を形成してもよい。
管理装置１０は、基準特性測定部１４０、比較特性測定部１４２、特性比較部１５０、判定部１６０、及び比較デバイス製造制御部１７０を備える。基準特性測定部１４０は、全ての工程を基準製造ラインにより処理して製造された基準デバイスの特性を取得する。基準特性測定部１４０は、例えば基準デバイスの電気的特性を測定してよい。
比較デバイス製造制御部１７０は、電子デバイスを製造する複数の製造工程のうち、少なくとも一つの製造工程を被管理製造ライン１００により処理させ、他の製造工程を基準製造ライン２００により処理させた比較デバイスを製造する。比較デバイス製造制御部１７０は、例えば被管理製造ライン１００及び基準製造ライン２００において、比較デバイスを処理すべき製造工程をそれぞれ指定する。また、比較デバイス製造制御部１７０は、当該製造工程を実行する製造装置に比較デバイスを搬送させ、当該製造装置を動作させる制御を行ってもよい。比較デバイス製造制御部１７０は、基準製造ライン２００及び被管理製造ライン１００のそれぞれに対して設けられてよい。また、比較デバイス製造制御部１７０は、被管理製造ライン１００と基準製造ライン２００との間で、製造過程の電子デバイスを搬送する手段を有してよい。
比較特性測定部１４２は、比較デバイスの特性を測定する。基準特性測定部１４０は、基準特性測定部１４０が取得した基準デバイスの特性と同一の測定項目について、それぞれのデバイスの特性を測定する。例えば、基準特性測定部１４０及び比較特性測定部１４２は、それぞれのデバイスに設けられるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）について、同一の電気的特性を取得する。
基準特性測定部１４０及び比較特性測定部１４２が取得するべきデバイスの特性の項目は予め定められてよく、また基準特性測定部１４０が、取得するべき項目を比較特性測定部１４２に通知してよく、また比較特性測定部１４２が、取得するべき項目を基準特性測定部１４０に通知してもよい。
特性比較部１５０は、基準特性測定部１４０が取得した基準デバイスの特性と、比較特性測定部１４２が測定した比較デバイスの特性とを比較する。判定部１６０は、特性比較部１５０が比較した特性の差異に基づいて、比較デバイスを処理した被管理製造ライン１００の製造工程において用いられた製造装置の良否を判定する。例えば、判定部１６０は、当該特性の差異が、予め定められた範囲内である場合に、当該製造装置を良品と判定し、当該特性の差異が、予め定められた範囲外である場合に、当該製造装置を不良品と判定してよい。また判定部１６０は、当該判定結果を、被管理製造ライン１００の使用者に通知することが好ましい。
このような構成により、当該製造装置の良否を精度よく判定することができる。また、デバイスの電気的特性を比較すればよいので、当該製造装置の良否を容易に判定することができる。
図２は、被管理製造ライン１００の構成の一例を示す図である。また、本例においては被管理製造ライン１００の構成を示すが、基準製造ライン２００も、同一の構成を有する。前述したように、被管理製造ライン１００は、素子分離工程群１１０、素子形成工程群１１４、及び配線形成工程群１１８のそれぞれにおいて、複数の製造装置１０５を有する。それぞれの製造装置１０５は、対応する製造工程を実行する。
それぞれの製造装置１０５は、与えられるウェハに対して所定の処理を行い、後段の製造装置１０５にウェハを搬送する。それぞれの製造装置１０５において順次処理を行うことにより、ウェハ上に電子デバイスが形成される。また、比較デバイスを製造する場合、それぞれの製造装置１０５は、比較デバイス製造制御部１７０からの制御に応じて、単独でウェハを処理する。比較デバイスを製造するべく動作する製造装置１０５には、比較デバイス製造制御部１７０からの制御に応じて、比較デバイスを形成するべきウェハが基準製造ライン２００から搬入される。また、当該製造装置１０５によって処理されたウェハは、比較デバイス製造制御部１７０からの制御に応じて、基準製造ライン２００に搬出される。
このような制御により、被管理製造ライン１００において管理するべき製造装置１０５を選択し、対応する製造工程を被管理製造ライン１００において処理し、他の製造工程を基準製造ライン２００において処理した比較デバイスを製造することができる。
また、素子分離工程群１１０、素子形成工程群１１４、及び配線形成工程群１１８は、それぞれ以下の処理を行ってよい。素子分離工程群１１０（アイソレーション工程群）は、１または複数の製造装置１０５により基板（ウェハ）上においてトランジスタ等の各素子を配置する領域の間を電気的に分離する。素子形成工程群１１４は、１または複数の製造装置１０５によりウェハ上に各素子を形成する。
素子分離工程群１１０および素子形成工程群１１４は、基板上にトランジスタ等の素子を形成する基板工程とも呼ばれ、また、前工程（ＦＥＯＬ：Ｆｒｏｎｔ Ｅｎｄ Ｏｆ ｔｈｅ Ｌｉｎｅ）とも呼ばれる。配線形成工程群１１８は、１または複数の製造装置１０５により、ウェハ上に形成された素子の間、または素子と端子の間等を接続する配線を形成する。配線形成工程群１１８は、素子が形成された基板上に配線を形成する配線工程とも呼ばれ、また、後工程（ＢＥＯＬ：Ｂａｃｋ Ｅｎｄ Ｏｆ ｔｈｅ Ｌｉｎｅ）とも呼ばれる。
素子分離工程群１１０、素子形成工程群１１４、および配線形成工程群１１８は、一例として以下の工程を１または複数組み合わせて、各工程群の結果物を製造する。ここで、１または２以上の製造装置１０５は、以下の各工程の処理を行う。これに代えて、１の製造装置１０５が以下の工程を複数処理してもよい。
（１）洗浄工程
基板表面のパーティクルまたは金属汚染等を除去して基板表面を清浄にする工程である。ウェット洗浄またはドライ洗浄等が用いられる。
（２）熱処理（Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）
ウェハを加熱する工程である。熱酸化膜の形成を目的とする熱酸化プロセス、イオン注入後の活性化等のためのアニールプロセス等がある。
（３）不純物導入工程
基板上に不純物を導入する。例えば、シリコン基板等の半導体基板にボロン（Ｂ）、またはリン（Ｐ）等の不純物をイオン注入等により導入し、ｐｎ接合を形成する等である。
（４）成膜工程（薄膜形成工程）
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、塗布・コーティング、電気メッキ等により基板上にＳｉ酸化膜、Ｓｉ窒化膜、ポリシリコン膜、Ｃｕ膜等の薄膜を堆積させる。
（５）リソグラフィー工程
基板上にホトレジストを塗布し、マスクによりパターンを露光した後、ホトレジストを現像する。
（６）エッチング工程
ホトレジストの下層の膜における、ホトレジストが現像により除去された結果露出した部分をエッチングにより除去した後、ホトレジストを除去する。プラズマエッチング法、反応性イオンエッチング（ＲＩＥ）法等を用いる。
（７）平坦化工程
基板表面を研削し、平坦化する。ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いる。
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）は、一例として５００〜６００工程を経て製造される。また、ＣＭＯＳ−ＬＳＩは、一例として３００〜４００工程を経て製造される。比較デバイス製造制御部１７０は、上述したいずれかの製造工程を選択し、被管理製造ライン１００において、当該製造工程に対応する製造装置１０５を動作させてよい。
図３は、管理装置１０の動作の一例を示すフローチャートである。まず、基準特性段階Ｓ６００において、基準特性測定部１４０が、基準デバイスの特性を取得する。次に、比較デバイス製造段階Ｓ６０２において、比較デバイス製造制御部１７０が、対応する製造装置の良否を判定するべき一部の製造工程を被管理製造ライン１００で処理させ、他の製造工程を基準製造ライン２００で処理させた比較デバイスを製造する。
次に、比較特性測定段階Ｓ６０４において、比較特性測定部１４２が、比較デバイスの特性を測定する。次に、特性比較段階Ｓ６０６において、特性比較部１５０が、基準デバイスの特性と、比較デバイスの特性とを比較する。
そして、判定段階Ｓ６０８において、判定部１６０が、当該比較結果に基づいて、被管理製造ライン１００で用いた製造装置の良否を判定する。このような処理により、当該製造装置の良否を判定することができる。また、デバイス製造者は、図３に関連して説明した管理方法により管理された製造ラインにより、電子デバイスを製造してよい。
図４は、被管理製造ライン１００をデバイス製造者が有し、基準製造ライン２００を外部の検証機関が有する場合の処理の一例を示すチャートである。この場合、検証機関が管理装置１０を有してよい。
まず、検証機関は、基準製造ライン２００に用いられる複数の製造装置１０５の特性を予め測定する（Ｓ６１０）。そして、それぞれの製造装置１０５が良品であることを予め保証する（Ｓ６１２）。Ｓ６１０及びＳ６１２において、検証機関は、基準製造ライン２００により製造した電子デバイスの電気的特性を測定し、当該電子デバイスの電気的特性が予め定められた許容範囲内である場合に、それぞれの製造装置１０５が良品であると保証してよい。また、検証機関は、それぞれの製造装置１０５に、所定のウェハを処理させ、処理前のウェハの特性と、処理後のウェハの特性との差異が、予め定められた期待範囲内である場合に、当該製造装置１０５が良品であると保証してもよい。また、検証機関は、Ｓ６１０において複数のウェハを処理させ、全てのウェハの特性が、予め定められた許容範囲内である場合に、それぞれの製造装置１０５が良品であると保証してよい。
次に、デバイス製造者は、市場に出荷するべき電子デバイスを製造する被管理製造ライン１００を構築する（Ｓ６１４）。デバイス製造者は、構築した被管理製造ライン１００に含まれるそれぞれの製造装置１０５の情報を、検証機関に通知する（Ｓ６１６）。
検証機関は、被管理製造ライン１００に用いられる製造装置１０５の情報を取得し（Ｓ６１６）、当該情報に基づいて、被管理製造ライン１００と同一の基準製造ライン２００を構築する（Ｓ６２０）。このとき、検証機関は、Ｓ６１２により良品であることが保証された製造装置１０５を用いて、基準製造ライン２００を構築する。また、他の例においては、検証機関は、基準製造ライン２００を構築した後に、基準製造ライン２００を構築する製造装置１０５に対して、Ｓ６１０及びＳ６１２の処理を行ってもよい。
検証機関は、構築した基準製造ライン２００により、基準デバイスを製造する（Ｓ６２０）。また、検証機関は、製造した基準デバイスの特性を測定する（Ｓ６２２）。そして、デバイス製造者は、被管理製造ライン１００において、良否を判定する製造装置１０５を選択し、検証機関に通知する（Ｓ６２４）。
検証機関は、通知された製造装置１０５に対応する製造工程の前工程まで、基準製造ライン２００によりウェハを処理し、比較デバイスの中間製造物を生成する（Ｓ６２６）。そして、検証機関は、Ｓ６２６において処理したウェハをデバイス製造者に搬送する（Ｓ６２８）。
デバイス製造者は、受け取ったウェハを、被管理製造ライン１００の当該製造装置１０５により処理する（Ｓ６３０）。そして、デバイス製造者は、当該製造装置１０５で処理したウェハを、検証機関に搬送する（Ｓ６３２）。
検証機関は、受け取ったウェハを、基準製造ライン２００により残りの製造工程を処理し、比較デバイスを製造する（Ｓ６３４）。そして、比較デバイスの特性を測定し（Ｓ６３６）、基準デバイスの特性と比較することにより、当該製造装置１０５の良否を判定する（Ｓ６３８）。そして、検証機関は、当該製造装置１０５の判定結果をデバイス製造者に通知する。このような処理により、デバイス製造者は、外部の機関により当該製造装置１０５の良否が保証される。
図５は、デバイス製造者が有する複数の製造ラインのうち、一つの製造ラインを基準製造ライン２００として機能させ、他の製造ラインを被管理製造ライン１００として機能させる場合の処理の一例を示すフローチャートである。本例において、デバイス製造者が有する複数の製造ラインは、同一の製造工程により電子デバイスを製造する。
まず、それぞれの製造ラインにより電子デバイスを製造し、製造した電子デバイスの特性をそれぞれ測定する（Ｓ６４２）。次に、測定した電子デバイスの特性に基づいて、複数の製造ラインから基準製造ライン２００を選択する（Ｓ６４４）。例えば、製造した電子デバイスの特性が、予め定められた基準値に最も近い製造ラインを、基準製造ライン２００として選択する。このとき、それぞれの製造ラインにおいて複数の電子デバイスを製造し、製造ライン毎に、電子デバイスの特性の平均値を算出し、当該平均値が当該基準値に最も近い製造ラインを選択してもよい。
そして、複数の製造ラインのうち、基準製造ライン２００として選択されなかった他の製造ラインを、被管理製造ライン１００として管理する（Ｓ６４６）。Ｓ６４６における管理は、例えば図３に示した処理により、それぞれの製造ラインに対して実施されてよい。
図６は、被管理製造ライン１００又は基準製造ライン２００により、複数の電子デバイス５１０が形成されたウェハ５００の上面図の一例を示す。被管理製造ライン１００は、ライン管理または歩留まり管理の目的で、それぞれが複数の被測定トランジスタを含む複数のテスト回路３００と、複数の電子デバイス５１０とを有するウェハ５００を製造してよい。電子デバイス５１０は、実動作デバイスとして出荷されるべき製品用のデバイスである。
テスト回路３００は、各電子デバイス５１０の境界毎に設けられていてもよい。この場合、複数のテスト回路３００は、電子デバイス５１０の間における、複数の電子デバイス５１０をダイシングする場合に切断されるダイシング領域に設けられてもよい。これに代えて、テスト回路３００は、電子デバイス５１０の内部に設けられてもよい。また、ライン管理に用いられるウェハの場合には、ウェハ５００の表面に、複数のテスト回路３００のみを形成してもよい。基準特性測定部１４０及び比較特性測定部１４２は、基準デバイス又は比較デバイスに対応して形成されるテスト回路３００の電気的特性を測定してよい。
図３において説明した基準特性取得段階Ｓ６００及び比較デバイス製造段階Ｓ６０２は、図７又は図１１に関連して説明するテスト回路を有する電子デバイス又はウェハを、複数の製造工程により製造させる。
図７は、テスト回路３００の回路構成の一例を示す。当該テスト回路３００は、多数の被測定トランジスタ３１４のそれぞれの電気的特性を効率よく測定可能とする。これにより、基準特性測定部１４０及び比較特性測定部１４２は、電気的特性を測定する被測定トランジスタのサンプル数を、十分得ることができる。この結果、基準特性測定部１４０及び比較特性測定部１４２は、基準デバイス及び比較デバイスの特性の比較を精度よく行うことができる。
テスト回路３００は、列選択部３０２、行選択部３０４、複数の列選択トランジスタ（３０６−１、３０６−２、以下３０６と総称する）、複数の電流源（３１８−１、３１８−２、以下３１８と総称する）、出力部３２０、及び複数のセル（３１０−１〜３１０−４、以下３１０と総称する）を有する。列選択トランジスタ３０６は、複数のセル３１０の各列に対応して設けられ、行選択部３０４により選択信号が入力されたセル３１０に指定されたソースドレイン間電流を流す複数の電流源（３１８−１〜２）を更に含む。
複数のセル３１０は、本発明に係る被測定回路の一例であり、ウェハ５００の面内において行列の２次元マトリクス状に配列される。そして、複数のセル３１０は、２次元マトリクスの行方向及び列方向に沿って、それぞれが並列に設けられる。本例においては、行方向及び列方向に２つずつのセル３１０を設けた回路を示すが、行方向及び列方向に更に多数のセル３１０を設けることができる。また、複数のセル３１０は、複数の分割領域に渡って設けられる。例えば、各分割領域は、行方向に１２８列、列方向に５１２行のセル３１０を有する。この場合、セル３１０に含まれる素子のプロセスルールやデバイスサイズは、分割領域毎に異なってもよい。
各セル３１０は、被測定トランジスタ３１４、スイッチ用トランジスタ３１２、及び行選択トランジスタ３１６を有する。各セル３１０のトランジスタは、電子デバイス５１０が有する実動作トランジスタと同一のプロセスにより形成されるＭＯＳトランジスタであってよい。
各セル３１０の被測定トランジスタ３１４は、互いに電気的に並列に設けられる。本実施形態に係る被測定トランジスタ３１４は、ＮＭＯＳトランジスタである場合を例として説明する。これに代えて、被測定トランジスタ３１４は、ＰＭＯＳトランジスタであってもよく、この場合にはソースとドレインを入れ替えた回路が用いられてもよい。
それぞれの被測定トランジスタ３１４のドレイン端子およびソース端子のうち一方の基準電圧側端子には、予め定められた基準電圧ＶＤＤが入力される。各セル３１０において外部から入力される基準電圧を被測定トランジスタの基準電圧側端子に供給する配線は、本発明に係る基準電圧入力部として機能する。ここで、基準電圧側端子は、被測定トランジスタ３１４がＮＭＯＳトランジスタの場合にはドレイン端子であってよく、ＰＭＯＳトランジスタの場合にはソース端子であってよい。被測定トランジスタ３１４のウェル電圧を与える端子は図示していないが、ウェル電圧端子は接地電位に接続してよく、またウェル電圧をトランジスタ毎に独立に制御できるようにして、被測定トランジスタ３１４のウェル電圧端子とソース端子とを接続してもよい。図７に示す電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦは、図１に示した基準特性測定部１４０又は比較特性測定部１４２がテスト回路３００に供給してよい。
各セル３１０のスイッチ用トランジスタ３１２は、各セルの被測定トランジスタ３１４と対応して設けられる。各スイッチ用トランジスタ３１２は、基準特性測定部１４０又は比較特性測定部１４２により指定されたゲート電圧を、それぞれ対応する被測定トランジスタ３１４のゲート端子に印加するゲート電圧制御部として機能する。本例において、スイッチ用トランジスタ３１２がＮＭＯＳトランジスタの場合、スイッチ用トランジスタ３１２のドレイン端子には予め定められた電圧ＶＧが与えられ、ゲート端子にはスイッチ用トランジスタ３１２の動作を制御する電圧φｊが与えられ、ソース端子は被測定トランジスタ３１４のゲート端子に接続される。つまり、スイッチ用トランジスタ３１２は、電圧φｊによってオン状態に制御された場合、電圧ＶＧと略等しい電圧を被測定トランジスタ３１４のゲート端子に印加し、オフ状態に制御された場合、初期電圧が略ＶＧの浮遊状態の電圧を被測定トランジスタ３１４のゲート端子に印加する。
図７では、電圧φｊを全セル３１０一括に印加する例を示したが、他の例においては、ＰＮ接合リーク電流測定時のリーク時間を全セル同一にするべく、電圧φｊを行選択部３０４から、列方向に並ぶセル３１０毎にパルス信号として順次印加してもよい。
各セル３１０の行選択トランジスタ３１６は、各セルの被測定トランジスタと対応して設けられる。各行選択トランジスタ３１６は、セル３１０の外部から選択信号が入力されたことを条件として、被測定トランジスタ３１４のドレイン端子およびソース端子のうち基準電圧側端子以外の端子の端子電圧を出力信号として出力する端子電圧出力部として機能する。本例において、行選択トランジスタ３１６がＰＭＯＳトランジスタの場合、それぞれの行選択トランジスタ３１６のソース端子は、被測定トランジスタ３１４のドレイン端子に接続される。また、行選択トランジスタ３１６のドレイン端子は、対応する列選択トランジスタ３０６のドレイン端子に接続される。つまり、それぞれの列選択トランジスタ３０６のドレイン端子は、対応する複数の行選択トランジスタ３１６のドレイン端子と接続される。
行選択部３０４は、２次元マトリクス状に配列された複数のセル３１０のうち、指定された行に対応するセル３１０に選択信号を出力する。これにより、行選択部３０４は、列方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−２）及びセル群（３１０−３、３１０−４））を順次選択する。また、列選択部３０２は、選択信号が入力された行に位置する２以上のセル３１０のうち、指定された列に対応するセル３１０の端子電圧を選択して出力信号線に出力させる。これにより、列選択部３０２は、行方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−３）及びセル群（３１０−２、３１０−４））を順次選択する。このような構成により、行選択部３０４及び列選択部３０２は、各セル３１０を順次選択することができる。
本例において、行選択部３０４は、基準特性測定部１４０又は比較特性測定部１４２から与えられる行選択データに応じた行位置毎に、各列のセル群に設けられた行選択トランジスタ３１６を順次オン状態に制御する。また、列選択部３０２は、基準特性測定部１４０又は比較特性測定部１４２から与えられる列選択データに応じた列位置毎に、各行方向のセル群に対応して設けられた列選択トランジスタ３０６を順次オン状態に制御する。これにより列選択部３０２および行選択部３０４は、本発明に係る選択部として機能し、測定制御部１４６により指定された一のセル３１０の出力信号を複数のセル３１０に共通して設けられた、各列選択トランジスタ３０６および出力部３２０を接続する出力信号線と、出力部３２０とを介して出力させることができる。
基準特性測定部１４０又は比較特性測定部１４２は、各セル３１０を順次選択する選択信号を、行選択部３０４及び列選択部３０２に供給する。また、列選択部３０２及び行選択部３０４は、与えられる列選択データ及び行選択データを、選択すべきセル３１０の位置に応じた選択信号に変換するデコーダやシフトレジスタ等の回路を含んでよい。ここで、選択信号とは、選択データに応じて選択すべきセル３１０に対応する列選択トランジスタ３０６及び行選択トランジスタ３１６をオン状態に制御する信号である。
このような構成により、基準特性測定部１４０又は比較特性測定部１４２は、各セル３１０に設けられた被測定トランジスタ３１４を順次選択する。これにより、順次選択された被測定トランジスタ３１４の端子電圧を出力部３２０に順次出力させることができる。出力部３２０は、端子電圧を基準特性測定部１４０又は比較特性測定部１４２に順次出力する。出力部３２０は、例えばボルテージフォロワバッファであってよい。基準特性測定部１４０又は比較特性測定部１４２は、それぞれの被測定トランジスタ３１４の端子電圧に基づいて、被測定トランジスタ３１４のしきい値電圧、電流電圧特性、低周波雑音、ＰＮ接合リーク電流等の電気的特性を測定する。
また、各電流源３１８は、予め定められた電圧ＶＲＥＦをゲート端子に受け取るＭＯＳトランジスタである。各電流源３１８のドレイン端子は、対応する複数の行選択トランジスタ３１６のドレイン端子に接続される。つまり、各電流源３１８は、同一の列位置に設けられる複数の被測定トランジスタ３１４に対して共通に設けられ、対応する被測定トランジスタ３１４に流れるソースドレイン間電流を規定する。
図７に示した回路構成によれば、それぞれのテスト回路３００において、複数の被測定トランジスタ３１４を電気的に順次選択し、選択した被測定トランジスタ３１４の端子電圧を順次出力することができるので、それぞれの被測定トランジスタ３１４の端子電圧を短時間に高速に測定することができる。このため、多数の被測定トランジスタ３１４をウェハ５００に設けた場合であっても、短時間で全ての被測定トランジスタ３１４について測定することができる。
このため、基準特性測定部１４０又は比較特性測定部１４２は、基準デバイス又は比較デバイスの電気的特性を、効率よく且つ精度よく測定することができる。本例においては、ウェハ５００の面内に、１万〜１０００万個程度の被測定トランジスタ３１４を設けてよい。多数の被測定トランジスタ３１４について測定を行うことにより、被測定トランジスタ３１４の特性のバラツキを精度よく算出することができる。
図８は、基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４のしきい値電圧のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。
まず、基準特性測定部１４０又は比較特性測定部１４２は、テスト回路３００に、図７において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４４０）。このとき、基準特性測定部１４０又は比較特性測定部１４２は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる電流制御部として機能する。また、基準特性測定部１４０又は比較特性測定部１４２は、被測定トランジスタ３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。このような制御により、基準特性測定部１４０又は比較特性測定部１４２は、それぞれの被測定トランジスタ３１４のゲート端子に、当該被測定トランジスタ３１４をオン状態に制御するゲート電圧を印加させるゲート制御部として機能する。
次に、基準特性測定部１４０又は比較特性測定部１４２は、しきい値電圧を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４４２）。これにより、基準特性測定部１４０又は比較特性測定部１４２は、列選択部３０２及び行選択部３０４により複数のセル３１０を順次選択させる。そして、基準特性測定部１４０又は比較特性測定部１４２は、出力部３２０の出力電圧を測定する（Ｓ４４４）。これにより、基準特性測定部１４０又は比較特性測定部１４２は、選択されたセル３１０が出力信号線に出力する出力信号に基づいて、それぞれのセル３１０が有する被測定トランジスタ３１４の電気的特性を測定することができる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、当該被測定トランジスタ３１４に印加されるゲート電圧ＶＧ、及び出力部３２０の出力電圧に基づいて、それぞれの被測定トランジスタ３１４のしきい値電圧を算出する（Ｓ４４６）。被測定トランジスタ３１４のしきい値電圧は、例えばゲート電圧ＶＧと出力電圧との差分、即ち被測定トランジスタ３１４におけるゲートソース間電圧を算出することにより得ることができる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、全ての被測定トランジスタ３１４についてしきい値電圧を測定したか否かを判定し（Ｓ４４８）、まだ測定していない被測定トランジスタ３１４がある場合には、次の被測定トランジスタ３１４を選択し、Ｓ４４４及びＳ４４６の処理を繰り返す。全ての被測定トランジスタ３１４についてしきい値電圧を測定した場合、基準特性測定部１４０又は比較特性測定部１４２は、しきい値電圧のバラツキを算出する（Ｓ４５０）。
このような動作により、複数の被測定トランジスタ３１４のしきい値電圧のバラツキを効率よく測定することができる。また、プロセスルール毎に、被測定トランジスタ３１４のしきい値電圧のバラツキを測定することもできる。また、ウェハ５００に設けられた複数のテスト回路３００に対して測定を行うことにより、ウェハ５００の表面におけるしきい値電圧のバラツキの分布を測定することができる。
図９は、基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４の電流電圧特性のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。
まず、基準特性測定部１４０又は比較特性測定部１４２は、テスト回路３００に、図７において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４００）。このとき、基準特性測定部１４０又は比較特性測定部１４２は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、基準特性測定部１４０又は比較特性測定部１４２は、被測定トランジスタ３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。
次に、基準特性測定部１４０又は比較特性測定部１４２は、電流電圧特性を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４０２）。そして、基準特性測定部１４０又は比較特性測定部１４２は、所定の範囲内において、所定の分解能でＶＲＥＦを変化させる（Ｓ４０６〜Ｓ４０８）。このとき、基準特性測定部１４０又は比較特性測定部１４２は、それぞれのＶＲＥＦ毎に、出力部３２０の出力電圧を測定する（Ｓ４０４）。つまり、基準特性測定部１４０又は比較特性測定部１４２は、電流源３１８が生成するソースドレイン間電流を順次変化させ、ソースドレイン間電流毎に、被測定トランジスタ３１４のソース電圧を測定する。これにより、被測定トランジスタ３１４の電流電圧特性を測定することができる。
そして、全ての被測定トランジスタ３１４について、電流電圧特性を測定したか否かを判定する（Ｓ４１０）。測定していない被測定トランジスタ３１４が有る場合、Ｓ４００〜Ｓ４１０の処理を繰り返す。このとき、Ｓ４０２において次の被測定トランジスタ３１４を選択する。
全ての被測定トランジスタ３１４について、電流電圧特性を測定した場合、基準特性測定部１４０又は比較特性測定部１４２は、電流電圧特性のバラツキを算出する（Ｓ４１２）。例えば、基準特性測定部１４０又は比較特性測定部１４２は、各電流電圧特性の相互コンダクタンスｇｍを算出し、当該相互コンダクタンスｇｍのバラツキを算出する。また、サブスレッショルド領域の電流電圧特性から、傾きスイングやシリコンゲート絶縁膜界面準位密度を算出し、バラツキを算出する。
図１０は、基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３１４のＰＮ接合リーク電流のバラツキを測定する場合における、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示すフローチャートである。
それぞれのスイッチ用トランジスタ３１２は、対応する被測定トランジスタ３１４のゲート端子と接続されるＰＮ接合を有する。本例においては、当該ＰＮ接合におけるリーク電流を測定する。
まず、基準特性測定部１４０又は比較特性測定部１４２は、テスト回路３００に、図７において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４６０）。このとき、基準特性測定部１４０又は比較特性測定部１４２は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、基準特性測定部１４０又は比較特性測定部１４２は、被測定トランジスタ３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。また、行選択部３０４から行方向に並ぶセル３１０毎にパルス信号を順次供給することで、全セルのリーク電流測定時間を同一にすることができる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、ＰＮリーク電流を測定するべき被測定トランジスタ３１４を選択する選択データを、列選択部３０２及び行選択部３０４に供給する（Ｓ４６２）。そして、基準特性測定部１４０又は比較特性測定部１４２は、選択した被測定トランジスタ３１４に対応するスイッチ用トランジスタ３１２をオフ状態に制御する（Ｓ４６４）。つまり、基準特性測定部１４０又は比較特性測定部１４２は、それぞれのスイッチ用トランジスタ３１２に、対応する被測定トランジスタ３１４をオン状態とするゲート電圧と、被測定トランジスタ３１４をオフ状態とするゲート電圧とを、被測定トランジスタ３１４に順次印加させる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、当該被測定トランジスタ３１４に対して、オン状態時のソース電圧と、オン状態からオフ状態に切り替わってから所定の時間経過した後のソース電圧とを測定する（Ｓ４６６）。本例では、基準特性測定部１４０又は比較特性測定部１４２は、当該所定時間における出力部３２０の出力電圧の変化を測定する。
次に、基準特性測定部１４０又は比較特性測定部１４２は、ソース電圧の変化に基づいて、ＰＮ接合におけるリーク電流を算出する（Ｓ４６８）。スイッチ用トランジスタ３１２がオン状態のとき、被測定トランジスタ３１４のゲート容量には、ゲート電圧に応じた電荷が蓄積されている。そして、スイッチ用トランジスタ３１２がオフ状態に切り替わったとき、ゲート容量の電荷は、ＰＮ接合におけるリーク電流により放電される。このため、ＰＮ接合リーク電流の大きさは、所定時間における被測定トランジスタ３１４のソース電圧の変化量により定まる。
次に、全ての被測定トランジスタ３１４について、ＰＮ接合リーク電流を測定したか否かを判定する（Ｓ４７０）。測定していない被測定トランジスタ３１４が有る場合、Ｓ４６２〜Ｓ４７０の処理を繰り返す。このとき、Ｓ４６２において次の被測定トランジスタ３１４を選択する。全ての被測定トランジスタ３１４について、ＰＮ接合リーク電流を測定した場合、基準特性測定部１４０又は比較特性測定部１４２は、ＰＮ接合リーク電流のバラツキを算出する（Ｓ４７２）。
図１１は、テスト回路３００が有するそれぞれのセル３１０の回路構成の他の例を示す。本例における回路は、被測定トランジスタ３７２に電気的ストレスを印加し、被測定トランジスタ３７２のゲート絶縁膜に一定の電界を印加した状態における、被測定トランジスタ３７２のゲートリーク電流により、キャパシタ３８８を充放電する。そして、基準特性測定部１４０又は比較特性測定部１４２は、所定の時間におけるキャパシタ３８８の電圧値の変化に基づいて、それぞれの被測定トランジスタ３７２のゲートリーク電流を算出する。
本例におけるテスト回路３００の回路構成は、図７に示したテスト回路３００の回路構成に対し、各セル３１０の構成が異なる。図１１においては、テスト回路３００の各セル３１０の構成を示し、列選択部３０２、行選択部３０４、複数の列選択トランジスタ（３０６−１、３０６−２、以下３０６と総称する）、複数の電流源（３１８−１、３１８−２、以下３１８と総称する）、及び出力部３２０については、図７と同様であるため省略する。
各セル３１０は、ストレス印加部３９４、被測定トランジスタ３７２、ゲート電圧制御部３７１、第１のスイッチ３７４、第２のスイッチ３７６、電圧印加部３８２、キャパシタ３８８、行選択トランジスタ３９２、リセット用トランジスタ３７８、３８０、及び出力用トランジスタ３９０を有する。
ストレス印加部３９４は、第１のスイッチ３７４を介して、被測定トランジスタ３７２のゲート絶縁膜に電気的ストレスを印加する。例えば、被測定トランジスタ３７２をＦＬＡＳＨメモリの記憶素子として用いる場合に、ストレス印加部３９４は、被測定トランジスタ３７２に対してデータの書き込み、データの消去を行わせるために要する電圧を印加する。
ストレス印加部３９４がストレスを印加する場合、ストレス印加部３９４は、第１のスイッチ３７４をオン状態として、被測定トランジスタ３７２のソース端子及びドレイン端子をストレス印加部３９４にそれぞれ接続する。また、基準特性測定部１４０又は比較特性測定部１４２は、第２のスイッチ３７６をオフ状態とする。このような制御により、ストレス印加部３９４は、被測定トランジスタ３７２の各端子に所望の電圧を印加し、ストレスを印加することができる。
本例において、ストレス印加部３９４は以下の４種のストレスを、被測定トランジスタ３１４に対して独立に、又は順次に印加する。
（１）ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ） Ｇａｔｅ ｉｎｊｅｃｔｉｏｎ
（２）ＦＮ Ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ
（３）Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ
（４）Ｓｏｕｒｃｅ Ｅｒａｓｅ
上記の（１）〜（４）は、被測定トランジスタ３７２にデータを書き込み、又は被測定トランジスタ３７２のデータを消去することにより、被測定トランジスタ３７２にストレスを印加する手法である。ここで、ストレス印加部３９４は、実動作時において、被測定トランジスタ３７２にデータを書き込み、又は被測定トランジスタ３７２のデータを消去する場合に印加するべき電圧を、被測定トランジスタ３７２の各端子に印加してよく、または実動作時に印加するべき電圧より大きい電圧を、被測定トランジスタ３７２の各端子に印加してもよい。
また、各セル３１０には、基準特性測定部１４０又は比較特性測定部１４２から、リセット信号φＲＥＳ、制御電圧ＶＲＮ、ＶＲＰ、ＶＲ１、ＶＲ２、ＶＤＤ、及びゲート電圧ＶＧが与えられる。ゲート電圧制御部３７１は、基準特性測定部１４０又は比較特性測定部１４２により指定されたゲート電圧ＶＧを、被測定トランジスタ３７２のゲート端子に印加する。
第２のスイッチ３７６は、被測定トランジスタ３７２のソース端子及びドレイン端子を、電圧印加部３８２を介してキャパシタ３８８に接続するか否かを切り替える。電圧印加部３８２は、被測定トランジスタ３７２のソース端子及びドレイン端子に対して、第２のスイッチ３７６を介して一定の電圧を印加する。基準特性測定部１４０又は比較特性測定部１４２により第２のスイッチ３７６がオン状態とされた場合、電圧印加部３８２が生成する電圧が、被測定トランジスタ３７２のソース端子及びドレイン端子に印加される。つまり、電圧印加部３８２は、一定の電圧を被測定トランジスタ３７２のソース端子及びドレイン端子に印加することにより、被測定トランジスタ３７２のゲート絶縁膜に印加される電界を略一定に制御する。
電圧印加部３８２は、ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６を有する。ＮＭＯＳトランジスタ３８４は、被測定トランジスタ３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧ＶＲＮが与えられ、ソース端子が第２のスイッチ３７６を介して被測定トランジスタ３７２のソース端子及びドレイン端子に接続され、ドレイン端子がキャパシタ３８８に接続される。また、ＰＭＯＳトランジスタ３８６は、ＮＭＯＳトランジスタ３８４と並列に設けられ、被測定トランジスタ３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧ＶＲＰが与えられ、ドレイン端子が第２のスイッチ３７６を介して被測定トランジスタ３７２のソース端子及びドレイン端子に接続され、ソース端子がキャパシタ３８８に接続される。ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６は、キャパシタ３８８にゲートリーク電流が積分されて電位が変化しても、被測定トランジスタ３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を略一定に保つ。
このような構成により、被測定トランジスタ３７２がＰ型又はＮ型のいずれであっても、被測定トランジスタ３７２のゲート絶縁膜に一定の電界を印加することができ、また被測定トランジスタ３７２のゲートリーク電流によりキャパシタ３８８を充放電させることができる。
キャパシタ３８８は、被測定トランジスタ３７２のソース端子及びドレイン端子から出力されるゲートリーク電流により充放電される。つまり、キャパシタ３８８は、ゲート端子からソース端子およびドレイン端子へ流れるゲートリーク電流を蓄積し、電圧値に変換する。また、リセット用トランジスタ３７８、３８０は、ゲート端子にリセット信号φＲＥＳを受け取った場合に、キャパシタ３８８における電圧値を所定の電圧ＶＲ１に初期化する。
出力用トランジスタ３９０は、ゲート端子にキャパシタ３８８における電圧を受け取り、当該電圧に応じたソース電圧を出力する。行選択トランジスタ３９２は、行選択部３０４からの選択信号が入力されたことを条件として、出力用トランジスタ３９０のソース電圧を、列選択トランジスタ３０６に出力する。これにより、出力用トランジスタ３９０および行選択トランジスタ３９２は、キャパシタ３８８におけるソース端子およびドレイン端子側の端部のキャパシタ電圧を出力信号として出力するキャパシタ電圧出力部として機能することができる。
図１２は、基準デバイス及び比較デバイスの特性として、それぞれの被測定トランジスタ３７２のゲートリーク電流を測定する場合の、基準特性測定部１４０又は比較特性測定部１４２の動作の一例を示す。それぞれの被測定トランジスタ３７２のゲートリーク電流を測定する前に、まず基準特性測定部１４０又は比較特性測定部１４２は、各セル３１０の被測定トランジスタ３７２に、電気的ストレスを印加する。
このとき、基準特性測定部１４０又は比較特性測定部１４２は、第１のスイッチ３７４をオン状態に制御し、第２のスイッチ３７６をオフ状態に制御する。そして、基準特性測定部１４０又は比較特性測定部１４２は、各セル３１０のストレス印加部３９４を制御し、被測定トランジスタ３７２にストレスを印加させる。また、基準特性測定部１４０又は比較特性測定部１４２は、図１０において説明した（１）〜（４）のストレスを独立に、又は順次に被測定トランジスタ３７２に印加させてよい。また、基準特性測定部１４０又は比較特性測定部１４２は、各セル３１０の被測定トランジスタ３７２に対して、略同時にストレスを印加する。
以上の動作を行った後、基準特性測定部１４０又は比較特性測定部１４２は、それぞれの被測定トランジスタ３７２を順次選択し、選択した被測定トランジスタ３７２のゲートリーク電流を測定するが、被測定トランジスタ３７２の選択動作は、図８及び図９において説明した選択動作と同一であるため、その説明を省略する。本例においては、一つの被測定トランジスタ３７２のゲートリーク電流を測定する動作について説明する。
まず、基準特性測定部１４０又は比較特性測定部１４２は、第１のスイッチ３７４をオフ状態に制御し、第２のスイッチ３７６をオン状態に制御する。そして、基準特性測定部１４０又は比較特性測定部１４２は、被測定トランジスタ３７２のゲート端子に、略０Ｖのゲート電圧を印加する（Ｓ４１６）。このとき、被測定トランジスタ３７２にゲートリーク電流は生じない。
次に、基準特性測定部１４０又は比較特性測定部１４２は、キャパシタ３８８の電圧を、所定の初期電圧値に設定する。このとき、基準特性測定部１４０又は比較特性測定部１４２は、リセット用トランジスタ３８０を制御して、キャパシタ３８８に初期電圧ＶＲ１を設定する。当該設定は、リセット用トランジスタ３７８、３８０をオン状態に制御するリセット信号φＲＥＳを供給することにより行う。
次に、基準特性測定部１４０又は比較特性測定部１４２は、キャパシタ３８８の電圧を初期電圧値に設定してから、所定の時間における、キャパシタ３８８の電圧値の変化を読み出す（Ｓ４１８）。このとき、基準特性測定部１４０又は比較特性測定部１４２は、列選択部３０２及び行選択部３０４に、当該セル３１０を選択させる。また、基準特性測定部１４０又は比較特性測定部１４２は、出力部３２０が出力する電圧を、キャパシタ３８８の電圧として受け取る。
次に、基準特性測定部１４０又は比較特性測定部１４２は、当該所定の期間における、出力部３２０が出力する電圧の変化量に基づいて、セル３１０のバックグラウンド電流の電流値（第１の電流値）を算出する（Ｓ４２０）。このとき、被測定トランジスタ３７２には、ゲートリーク電流が生じていないので、キャパシタ３８８は、バックグラウンド電流により充放電される。このため、所定の期間におけるキャパシタ３８８の電圧変化に基づいて、バックグラウンド電流を測定することができる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、被測定トランジスタ３７２のゲート端子に、正又は負のゲート電圧を印加する（Ｓ４２２）。このとき、電圧ＶＲＮ、ＶＲＰを制御し、被測定トランジスタ３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を、略一定に保つ。このとき、被測定トランジスタ３７２には、ゲート電圧に応じたゲートリーク電流が生じる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、キャパシタ３８８の電圧を、所定の初期電圧値に設定する。そして、基準特性測定部１４０又は比較特性測定部１４２は、キャパシタ３８８の電圧を初期電圧値に設定してから、前述した所定の期間における、キャパシタ３８８の電圧値の変化を読み出す（Ｓ４２４）。
次に、基準特性測定部１４０又は比較特性測定部１４２は、当該所定の期間における、キャパシタ３８８の電圧値の変化量に基づいて、バックグラウンド電流とゲートリーク電流との和を示す第２の電流値を算出する（Ｓ４２６）。このとき、キャパシタ３８８は、バックグラウンド電流とゲートリーク電流との和の電流により充放電される。このため、所定の期間におけるキャパシタ３８８の電圧変化に基づいて、バックグラウンド電流とゲートリーク電流との和の電流を測定することができる。
次に、基準特性測定部１４０又は比較特性測定部１４２は、算出した第２の電流値から、第１の電流値を減算することにより、ゲートリーク電流の電流値を算出する（Ｓ４２８）。
以上に示した通り、基準特性測定部１４０又は比較特性測定部１４２は、それぞれの被測定トランジスタ３７２の電気的特性として、キャパシタ３８８の電圧を出力用トランジスタ３９０および行選択トランジスタ３９２を介して測定することができる。この結果、以上に示した制御により、バックグラウンド電流の影響を排除して、被測定トランジスタ３７２のゲートリーク電流を精度よく測定することができる。また、ゲートーリーク電流を積分して測定するため、微小なゲートリーク電流を測定することができる。
図１３は、被管理製造ライン１００について、それぞれの製造工程において用いられるそれぞれの製造装置１０５を管理する管理方法の他の例を示すフローチャートである。本例における管理方法は、被管理製造ライン１００に含まれるプラズマ照射装置の良否を判定する。
まず、同一の製造ラインにより製造された第１デバイス及び第２デバイスを準備する（Ｓ６４８）。第１デバイス及び第２デバイスは、例えば図１に関連して説明した基準製造ライン２００により製造してよい。また、第１デバイス及び第２デバイスは、同一の回路構成を有するデバイスであり、図７又は図１１に関連して説明したテスト回路３００を有してよい。
次に、基準製造ライン２００において用いられるプラズマ照射装置により、第１デバイスにプラズマを照射する（Ｓ６５０）。また、被管理製造ライン１００において用いられるプラズマ照射装置により、第２デバイスにプラズマを照射する（Ｓ６５２）。
次に、プラズマが照射された第１デバイス及び第２デバイスの特性をそれぞれ測定する（Ｓ６５４）。Ｓ６５４においては、図１に関連して説明した基準特性測定部１４０及び比較特性測定部１４２を用いて、それぞれのデバイスの特性を測定してよい。
次に、第１デバイスの特性と、第２デバイスの特性とを比較する（Ｓ６５６）。そして、第１デバイス及び第２デバイスの特性の差異に基づいて、被管理製造ライン１００におけるプラズマ照射装置の良否を判定する。当該判定は、図１に関連して説明した判定部１６０と同様の方法で行ってよい。係る方法により、被管理製造ライン１００におけるプラズマ照射装置の良否を判定することができる。
例えば、当該プラズマ照射装置により、ｎＭＯＳトランジスタに対して基準値より大きいプラズマダメージが発生した場合、当該トランジスタのしきい値電圧は小さくなる。一方、ｐＭＯＳトランジスタに対して基準値より大きいプラズマダメージが発生した場合等には、しきい値電圧は大きくなる。判定部１６０は、第１デバイス及び第２デバイスに含まれる被測定トランジスタのしきい値電圧の差異に基づいて、プラズマ照射装置の良否を判定してよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
本発明によれば、電子デバイスを製造する製造ラインに用いられる製造装置を、正確且つ容易に管理することができる。

Claims (13)

  1. 複数の製造工程により電子デバイスを製造する被管理製造ラインについて、それぞれの製造工程において用いられるそれぞれの製造装置を管理する管理方法であって、
    前記複数の製造工程を実行することができ、前記各製造工程の製造装置が良品であることが予め保証され、前記被管理製造ラインと同一の製造装置のライン構成を有して前記被管理製造ラインと並存して設けられた基準製造ラインにより製造された基準デバイスの特性を測定した結果を取得する基準特性取得段階と、
    前記複数の製造工程のうち、一部の製造工程を前記被管理製造ラインの当該一部の製造工程に対応する前記製造装置により処理し、他の製造工程を前記基準製造ラインの当該他の製造工程に対応する前記製造装置により処理し、比較デバイスを製造する比較デバイス製造段階と、
    前記比較デバイスの特性を測定する比較特性測定段階と、
    前記基準デバイスの特性と、前記比較デバイスの特性とを比較する特性比較段階と、
    前記特性の差異に基づいて、前記比較デバイスを処理した前記被管理製造ラインの前記一部の製造工程において用いた前記製造装置の良否を判定する判定段階と
    を備える管理方法。
  2. 前記基準特性取得段階において、前記基準デバイスの特性を測定する
    請求項１に記載の管理方法。
  3. 前記基準製造ラインに用いられる複数の前記製造装置の特性を予め測定し、前記基準製造ラインに用いられるそれぞれの前記製造装置が良品であることを予め保証する保証段階を更に備える請求項１に記載の管理方法。
  4. 前記被管理製造ラインに用いられる複数の前記製造装置の情報を予め取得する情報取得段階と、
    前記製造装置の情報に基づいて、前記基準製造ラインを予め構築する基準製造ライン構築段階と
    を更に備える請求項１に記載の管理方法。
  5. 同一の製造工程により前記電子デバイスを製造する複数の製造ラインから、前記基準製造ラインを予め選択する基準選択段階を更に備える請求項１に記載の管理方法。
  6. 前記基準選択段階は、
    それぞれの前記製造ラインにより製造された、それぞれの前記電子デバイスの特性を予め測定する段階と、
    それぞれの前記電子デバイスの特性に基づいて、前記複数の製造ラインから、前記基準製造ラインを予め選択する段階と
    を有する請求項５に記載の管理方法。
  7. 前記基準特性取得段階、及び前記比較デバイス製造段階は、２次元マトリクス状に配列され、それぞれが前記被測定トランジスタを含む複数の被測定回路と、指定された一の前記被測定回路の出力信号を前記複数の被測定回路に共通して設けられた出力信号線に出力させる選択部とを含むテスト回路を有する前記電子デバイスを、前記複数の製造工程により製造させ、
    前記基準特性取得段階は、
    前記基準デバイスの前記テスト回路において、前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
    前記基準デバイスの前記テスト回路において、選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性を測定する出力測定段階と
    を有し、
    前記比較特性測定段階は、
    前記比較デバイスの前記テスト回路において、前記選択部により前記複数の被測定回路を順次選択させるトランジスタ選択段階と、
    前記比較デバイスの前記テスト回路において、選択された前記被測定回路が前記出力信号線に出力する前記出力信号に基づいて、それぞれの前記被測定回路が有する前記被測定トランジスタの電気的特性を測定する出力測定段階と
    を有する請求項１に記載の管理方法。
  8. それぞれの前記被測定回路は、
    指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
    外部から入力される基準電圧を前記被測定トランジスタのドレイン端子およびソース端子のうち一方の基準電圧側端子に供給する基準電圧入力部と、
    外部から選択信号が入力されたことを条件として、前記被測定トランジスタのドレイン端子およびソース端子のうち前記基準電圧側端子以外の端子の端子電圧を前記出力信号として出力する端子電圧出力部と
    を含み、
    前記選択部は、
    ２次元マトリクス状に配列された前記複数の被測定回路のうち、指定された行に対応する前記被測定回路に前記選択信号を出力する行選択部と、
    前記選択信号が入力された前記被測定回路のうち、指定された列に対応する前記被測定回路の端子電圧を選択して前記出力信号線に出力させる列選択部と
    を含み、
    前記テスト回路は、前記複数の被測定回路の各列に対応して設けられ、前記行選択部により前記選択信号が入力された前記被測定回路に指定されたソースドレイン間電流を流す複数の電流源を更に含み、
    前記基準特性取得段階及び前記比較特性測定段階は、それぞれの前記被測定トランジスタの前記電気的特性として、前記端子電圧を測定する
    請求項７に記載の管理方法。
  9. 前記基準特性取得段階及び前記比較特性測定段階は、それぞれの前記被測定トランジスタについて前記基準電圧および前記端子電圧に基づいて、当該被測定トランジスタの閾値電圧を前記電気的特性として測定する
    請求項８に記載の管理方法。
  10. 前記特性比較段階は、前記基準デバイスに含まれる前記複数の被測定トランジスタの閾値電圧のバラツキと、前記比較デバイスに含まれる前記複数の被測定トランジスタの閾値電圧のバラツキとを比較する
    請求項９に記載の管理方法。
  11. それぞれの前記被測定回路は、
    指定されたゲート電圧を前記被測定トランジスタのゲート端子に印加するゲート電圧制御部と、
    前記被測定トランジスタのソース端子およびドレイン端子に電圧を印加し、当該被測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御する電圧印加部と、
    前記被測定トランジスタの前記ゲート端子から前記ソース端子および前記ドレイン端子へ流れるゲートリーク電流を蓄積するキャパシタと、
    外部から選択信号が入力されたことを条件として、前記キャパシタにおける前記ソース端子および前記ドレイン端子側の端部のキャパシタ電圧を前記出力信号として出力するキャパシタ電圧出力部と
    を含み、
    前記基準特性取得段階及び前記比較特性測定段階は、それぞれの前記被測定トランジスタの電気的特性として、前記キャパシタ電圧を測定する
    請求項７に記載の管理方法。
  12. 複数の製造工程により電子デバイスを製造する被管理製造ラインについて、それぞれの製造工程において用いられるそれぞれの製造装置を管理する管理装置であって、
    前記複数の製造工程を実行することができ、前記各製造工程の製造装置が良品であることが予め保証され、前記被管理製造ラインと同一の製造装置のライン構成を有して前記被管理製造ラインと並存して設けられた基準製造ラインにより製造された基準デバイスの特性を測定した結果を取得する基準特性測定部と、
    前記複数の製造工程のうち、一部の製造工程を前記被管理製造ラインの当該一部の製造工程に対応する前記製造装置により処理させ、他の製造工程を前記基準製造ラインの当該他の製造工程に対応する前記製造装置により処理させ、比較デバイスを製造する比較デバイス製造制御部と、
    前記比較デバイスの特性を測定する比較特性測定部と、
    前記基準デバイスの特性と、前記比較デバイスの特性とを比較する特性比較部と、
    前記特性の差異に基づいて、前記比較デバイスを処理した前記被管理製造ラインの前記一部の製造工程において用いた前記製造装置の良否を判定する判定部と
    を備える管理装置。
  13. 請求項１に記載の管理方法により管理された前記被管理製造ラインを用いて電子デバイスを製造するデバイス製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101147264B (zh) * 2005-07-04 2012-06-20 国立大学法人东北大学 测试电路、晶圆、测量装置、元件制造方法以及显示装置
JP5130037B2 (ja) 2007-12-27 2013-01-30 株式会社日立製作所 ボトルネック装置抽出方法およびボトルネック装置抽出支援装置
JP2012141372A (ja) * 2010-12-28 2012-07-26 Toshiba Corp マスク判定方法、露光方法および半導体装置の製造方法
CN103760881B (zh) * 2014-02-20 2016-01-27 北京七星华创电子股份有限公司 一种物料使用情况的监控管理方法及系统
US10317891B2 (en) * 2015-11-23 2019-06-11 Toyota Motor Engineering & Manufacturing North America, Inc. Operator and manufacturing quality traceability
US10496289B2 (en) * 2016-06-16 2019-12-03 Nuvoton Technology Corporation System and methods for increasing useful lifetime of a flash memory device
CN106643506A (zh) * 2017-01-17 2017-05-10 宁波舜宇智能科技有限公司 工件测量系统和方法
JP6851688B2 (ja) * 2017-04-21 2021-03-31 株式会社ディスコ 加工工具の管理方法
JP7340906B2 (ja) 2017-09-07 2023-09-08 東洋製罐株式会社 容器生産管理システム及び方法
JP6710232B2 (ja) * 2018-02-27 2020-06-17 三菱重工業株式会社 管理装置、管理方法およびプログラム。

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5365078A (en) * 1976-11-24 1978-06-10 Toshiba Corp Production of junction type field effect transistor
JPS6050940A (ja) * 1983-08-31 1985-03-22 Toshiba Corp 半導体集積回路
US4766395A (en) * 1985-10-15 1988-08-23 Dolby Ray Milton Circuits to provide desired conductance characteristics using a FET
JPH0616475B2 (ja) * 1987-04-03 1994-03-02 三菱電機株式会社 物品の製造システム及び物品の製造方法
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
DE69426818T2 (de) * 1994-06-10 2001-10-18 Stmicroelectronics S.R.L., Agrate Brianza Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
US5793650A (en) * 1995-10-19 1998-08-11 Analog Devices, Inc. System and method of identifying the number of chip failures on a wafer attributed to cluster failures
EP1909318A3 (en) * 1996-03-19 2009-12-09 Hitachi, Ltd. Process management system
US6522939B1 (en) * 1996-07-01 2003-02-18 Robert D. Strauch Computer system for quality control correlation
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
US5966527A (en) * 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US5896294A (en) * 1997-03-11 1999-04-20 Advanced Micro Devices, Inc. Method and apparatus for inspecting manufactured products for defects in response to in-situ monitoring
JPH1123659A (ja) * 1997-07-07 1999-01-29 Nec Corp 半導体装置のテストシステム
JPH1170445A (ja) * 1997-08-29 1999-03-16 Nec Kyushu Ltd 製造プロセス変更管理装置及び製造プロセス変更管理方法
US5933351A (en) * 1997-11-12 1999-08-03 Texas Instruments Incorporated System and method for locating dies cut from a silicon wafer on a wafer table
JP4077951B2 (ja) * 1998-01-14 2008-04-23 株式会社ルネサステクノロジ 欠陥解析方法、記録媒体及び工程管理方法
US6263255B1 (en) * 1998-05-18 2001-07-17 Advanced Micro Devices, Inc. Advanced process control for semiconductor manufacturing
SG74705A1 (en) * 1999-03-12 2001-06-19 Sony Electronics Singapore Pte A monitoring system for monitoring processing equipment
JP2000269108A (ja) * 1999-03-15 2000-09-29 Sharp Corp 半導体製造装置の管理システム
JP3415546B2 (ja) * 2000-02-24 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6507800B1 (en) * 2000-03-13 2003-01-14 Promos Technologies, Inc. Method for testing semiconductor wafers
TW502132B (en) * 2000-08-30 2002-09-11 Toshiba Corp Method for producing photomask
JP4507379B2 (ja) * 2000-10-02 2010-07-21 ソニー株式会社 Ｃｍｏｓ集積回路の良品判定方法
JP2002333919A (ja) * 2001-05-11 2002-11-22 Sony Corp 生産管理システムの判定値算出装置、方法及び記録媒体
TWI266999B (en) * 2001-10-10 2006-11-21 Semiconductor Energy Lab Production system and production method
DE10207526A1 (de) * 2002-02-22 2003-09-04 Siemens Ag Verfahren zur automatischen Aufzeichnung eines Eingriffes in eine Produktionsanlage
JP3768932B2 (ja) * 2002-07-18 2006-04-19 松下電器産業株式会社 電子デバイスの製造方法
JP2004133620A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 製造ライン監視システム
JP4302965B2 (ja) * 2002-11-01 2009-07-29 株式会社日立ハイテクノロジーズ 半導体デバイスの製造方法及びその製造システム
US6878560B1 (en) * 2002-11-22 2005-04-12 Advanced Micro Devices, Inc. Fab correlation system
US7308367B2 (en) * 2003-02-03 2007-12-11 Qcept Technologies, Inc. Wafer inspection system
JP2004253637A (ja) * 2003-02-20 2004-09-09 Hitachi High-Technologies Corp 半導体装置及び半導体製造管理システム
JP4449319B2 (ja) * 2003-03-25 2010-04-14 株式会社デンソー 製造管理方法
JP4138613B2 (ja) * 2003-09-05 2008-08-27 株式会社東芝 製造工程設計方法及び製造工程設計支援方法
JP2005109056A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体素子の検査装置
JP2006039059A (ja) * 2004-07-23 2006-02-09 Toshiba Corp フォトマスクデータの作成方法およびフォトマスクの製造方法
US7381577B2 (en) * 2005-04-19 2008-06-03 International Business Machines Corporation Early detection test for identifying defective semiconductor wafers in a front-end manufacturing line

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