KR100966479B1 - 관리 방법 및 관리 장치 - Google Patents

관리 방법 및 관리 장치 Download PDF

Info

Publication number
KR100966479B1
KR100966479B1 KR1020087009200A KR20087009200A KR100966479B1 KR 100966479 B1 KR100966479 B1 KR 100966479B1 KR 1020087009200 A KR1020087009200 A KR 1020087009200A KR 20087009200 A KR20087009200 A KR 20087009200A KR 100966479 B1 KR100966479 B1 KR 100966479B1
Authority
KR
South Korea
Prior art keywords
manufacturing
characteristic
voltage
line
transistor
Prior art date
Application number
KR1020087009200A
Other languages
English (en)
Other versions
KR20080050499A (ko
Inventor
토시유키 오카야스
시게토시 스가와
아키노부 테라모토
Original Assignee
가부시키가이샤 어드밴티스트
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트, 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20080050499A publication Critical patent/KR20080050499A/ko
Application granted granted Critical
Publication of KR100966479B1 publication Critical patent/KR100966479B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • G05B19/4184—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM] characterised by fault tolerance, reliability of production system
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/31—From computer integrated manufacturing till monitoring
    • G05B2219/31483—Verify monitored data if valid or not by comparing with reference value
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/45—Nc applications
    • G05B2219/45031—Manufacturing semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • General Factory Administration (AREA)

Abstract

복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 방법에 있어서, 복수의 제조 공정을 실행할 수 있는 미리 정해진 기준 제조 라인에 의해 제조된 기준 디바이스의 특성을 취득하는 기준 특성 취득 단계; 복수의 제조 공정 가운데 적어도 하나의 제조 공정을 피관리 제조 라인에 의해 처리하고 다른 제조 공정을 기준 제조 라인에 의해 처리해서 비교 디바이스를 제조하는 비교 디바이스 제조 단계; 비교 디바이스의 특성을 측정하는 비교 특성 측정 단계; 기준 디바이스의 특성과 비교 디바이스의 특성을 비교하는 특성 비교 단계; 및 특성의 차이에 기초하여 비교 디바이스를 처리한 피관리 제조 라인의 제조 공정에서 이용한 제조 장치의 양부를 판정하는 판정 단계를 포함하는 관리 방법을 제공한다.
Figure R1020087009200
제조 장치 관리 방법, 제조 장치 관리 장치, 기준 제조 라인, 피관리 제조 라인, 기준 특성 측정부, 비교 특성 측정부

Description

관리 방법 및 관리 장치{Control method, and Control System}
본 발명은 반도체 회로 등의 전자 디바이스를 제조하는 제조 라인에 이용되는 제조 장치를 관리하는 관리 방법 및 관리 장치에 관한 것이다.
종래, 반도체 회로 등의 전자 디바이스를 제조하는 경우, 세정 공정, 열처리 공정, 불순물 도입 공정, 막 형성 공정, 리소그래피 공정, 에칭 공정 등 복수의 제조 공정에 의해 전자 디바이스를 제조하고 있다. 각각의 제조 공정에서는 당해 당해 제조 공정을 실행할 수 있는 제조 장치가 이용된다.
또한, 전자 디바이스를 제조한 후, 전자 디바이스의 출하 전에 당해 전자 디바이스의 시험을 수행하고 불량 전자 디바이스를 선별하고 있다. 당해 시험은 전자 디바이스의 예를 들면 전기적 특성을 측정함으로써 수행된다.또한, 전자 디바이스의 제조 제품 수율을 향상시키기 위해 불량 전자 디바이스를 해석하고 당해 불량의 원인을 검출하고 있다. 예를 들면, 제조 라인의 어느 공정에 문제가 있는지를 전자 디바이스를 해석함으로써 검출한다.
그러나, 종래에는 제조 라인의 어느 공정에 문제가 있는지를 검출하기 위해서는 불량이 된 전자 디바이스의 소자 형상 등을 측정할 필요가 있다. 예를 들면, 전자 디바이스의 현미경 사진 등에 의해 불량 원인을 추측하고 있다. 이 때문에, 불량 원인의 추측에 시간이 걸린다. 또한, 불량 원인이 된 제조 장치를 정확하게 특정하는 것이 곤란하였다.
따라서, 본 발명은 상기의 과제를 해결할 수 있는 관리 방법 및 관리 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에 따르면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 방법에 있어서, 복수의 제조 공정을 실행할 수 있는 미리 정해진 기준 제조 라인에 의해 제조된 기준 디바이스의 특성을 취득하는 기준 특성 취득 단계; 복수의 제조 공정 가운데 적어도 하나의 제조 공정을 피관리 제조 라인에 의해 처리하고 다른 제조 공정을 기준 제조 라인에 의해 처리해서 비교 디바이스를 제조하는 비교 디바이스 제조 단계; 비교 디바이스의 특성을 측정하는 비교 특성 측정 단계; 기준 디바이스의 특성과 비교 디바이스의 특성을 비교하는 특성 비교 단계; 및 특성의 차이에 기초하여 비교 디바이스를 처리한 피관리 제조 라인의 제조 공정에서 이용한 제조 장치의 양부를 판정하는 판정 단계를 포함하는 관리 방법을 제공한다.
기준 특성 취득 단계에서 기준 디바이스의 특성을 측정하여도 된다. 관리 방법은 기준 제조 라인에 이용되는 복수의 제조 장치의 특성을 미리 측정하고, 기준 제조 라인에 이용되는 각각의 제조 장치가 양품인 것을 미리 보증하는 보증 단계를 더 포함하여도 된다.
관리 방법은 피관리 제조 라인에 이용되는 복수의 제조 장치의 정보를 미리 취득하는 정보 취득 단계; 및 제조 장치의 정보에 기초하여 기준 제조 라인을 미리 구축하는 기준 제조 라인 구축 단계를 더 포함하여도 된다. 관리 방법은 동일한 제조 공정에 의해 전자 디바이스를 제조하는 복수의 제조 라인에서 기준 제조 라인을 미리 선택하는 기준 선택 단계를 더 포함하여도 된다.
기준 선택 단계는 각각의 제조 라인에 의해 제조된 각각의 전자 디바이스의 특성을 미리 측정하는 단계; 및 각각의 전자 디바이스의 특성에 기초하여 복수의 제조 라인에서 기준 제조 라인을 미리 선택하는 단계를 포함하여도 된다.
기준 특성 취득 단계 및 비교 디바이스 제조 단계는 2차원 매트릭스 형상으로 배열되며, 각각이 피측정 트랜지스터를 포함하는 복수의 피측정 회로 및 지정된 하나의 피측정 회로의 출력 신호를 복수의 피측정 회로에 공통적으로 설치된 출력 신호선에 출력시키는 선택부를 포함하는 테스트 회로를 가지는 전자 디바이스를 복수의 제조 공정에 의해 제조시키며, 기준 특성 취득 단계는 기준 디바이스의 테스트 회로에서 선택부에 의해 복수의 피측정 회로를 순차적으로 선택하게 하는 트랜지스터 선택 단계; 및 기준 디바이스의 테스트 회로에서 선택된 피측정 회로가 출력 신호선에 출력하는 출력 신호에 기초하여 각각의 피측정 회로에 포함되는 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계를 포함하며, 비교 특성 측정 단계는 비교 디바이스의 테스트 회로에서 선택부에 의해 복수의 피측정 회로를 순차적으로 선택하게 하는 트랜지스터 선택 단계; 및 비교 디바이스의 테스트 회로에서 선택된 피측정 회로가 출력 신호선에 출력하는 출력 신호에 기초하여 각각의 피측정 회로에 포함되는 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계를 포함하여도 된다.
각각의 피측정 회로는 지정된 게이트 전압을 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부, 외부에서 입력되는 기준 전압을 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에 공급하는 기준 전압 입력부, 및 외부에서 선택 신호가 입력된 것을 조건으로 해서 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 기준 전압측 단자 이외의 단자의 단자 전압을 출력 신호로서 출력하는 단자 전압 출력부를 포함하며, 선택부는 2차원 매트릭스 형상으로 배열된 복수의 피측정 회로 가운데 지정된 행에 대응하는 피측정 회로에 선택 신호를 출력하는 행선택부, 및 선택 신호가 입력된 피측정 회로 가운데 지정된 열에 대응하는 피측정 회로의 단자 전압을 선택해서 출력 신호선에 출력시키는 열선택부를 포함하며, 테스트 회로는 복수의 피측정 회로의 각 열에 대응해서 설치되며 행선택부에 의해 선택 신호가 입력된 피측정 회로에 지정된 소스-드레인간 전류를 흐르게 하는 복수의 전류원을 더 포함하며, 기준 특성 취득 단계 및 비교 특성 측정 단계는 각각의 피측정 트랜지스터의 전기적 특성으로서 단자 전압을 측정하여도 된다.
기준 특성 취득 단계 및 비교 특성 측정 단계는 각각의 피측정 트랜지스터에 대해서 기준 전압 및 단자 전압에 기초하여 당해 피측정 트랜지스터의 문턱 전압을 전기적 특성으로서 측정하여도 된다.
특성 비교 단계는 기준 디바이스에 포함되는 복수의 피측정 트랜지스터의 문턱 전압의 불균일과 비교 디바이스에 포함되는 복수의 피측정 트랜지스터의 문턱 전압의 불균일을 비교해도 된다.
각각의 피측정 회로는 지정된 게이트 전압을 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부, 피측정 트랜지스터의 소스 단자 및 드레인 단자에 전압을 인가하고 당해 피측정 트랜지스터의 게이트 절연막에 인가되는 전압을 실질적으로 일정하게 제어하는 전압 인가부, 피측정 트랜지스터의 게이트 단자로부터 소스 단자 및 드레인 단자로 흐르는 게이트 누설 전류를 축적하는 캐패시터; 및 외부에서 선택 신호가 입력된 것을 조건으로 해서 캐패시터에서의 소스 단자 및 드레인 단자측 단부의 캐패시터 전압을 출력 신호로서 출력하는 캐패시터 전압 출력부를 포함하며, 기준 특성 취득 단계 및 비교 특성 측정 단계는 각각의 피측정 트랜지스터의 전기적 특성으로서 캐패시터 전압을 측정하여도 된다.
본 발명의 제2 형태에 따르면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 장치에 있어서, 복수의 제조 공정을 실행할 수 있는 미리 정해진 기준 제조 라인에 의해 제조된 기준 디바이스의 특성을 측정하는 기준 특성 측정부, 복수의 제조 공정 가운데 적어도 하나의 제조 공정을 피관리 제조 라인에 의해 처리시키고 다른 제조 공정을 기준 제조 라인에 의해 처리시켜서 비교 디바이스를 제조하는 비교 디바이스 제조 제어부, 비교 디바이스의 특성을 측정하는 비교 특성 측정부, 기준 디바이스의 특성과 비교 디바이스의 특성을 비교하는 특성 비교부, 및 특성의 차이에 기초하여 비교 디바이스를 처리한 피관리 제조 라인의 제조 공정에서 이용한 제조 장치의 양부를 판정하는 판정부를 포함하는 관리 장치를 제공한다.
본 발명의 제3 형태에 따르면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 방법에 있어서, 동일한 제조 라인에 의해 제조된 제1 디바이스 및 제2 디바이스를 준비하는 준비 단계; 복수의 제조 공정을 실행할 수 있는 미리 정해진 기준 제조 라인에서 이용되는 플라즈마 조사 장치에 의해 제1 디바이스에 플라즈마를 조사하는 제1 플라즈마 조사 단계; 피관리 제조 라인에서 이용되는 플라즈마 조사 장치에 의해 제2 디바이스에 플라즈마를 조사하는 제2 플라즈마 조사 단계; 플라즈마가 조사된 제1 디바이스 및 제2 디바이스의 특성을 각각 측정하는 특성 측정 단계; 제1 디바이스의 특성과 제2 디바이스의 특성을 비교하는 특성 비교 단계; 및 특성의 차이에 기초하여 피관리 제조 라인에서의 플라즈마 조사 장치의 양부를 판정하는 판정 단계를 포함하는 관리 방법을 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
본 발명에 따르면, 전자 디바이스를 제조하는 제조 라인에 이용되는 제조 장치를 정확하며 용이하게 관리할 수 있다.
도 1은 본 발명의 실시 형태에 관한 관리 장치(10)의 구성의 일례를 나타내는 도면이다.
도 2는 피관리 제조 라인(100)의 구성의 일례를 나타내는 도면이다.
도 3은 관리 장치(10)의 동작의 일례를 나타내는 흐름도이다.
도 4는 피관리 제조 라인(100)을 디바이스 제조자가 가지며 기준 제조 라인(200)을 외부의 검증 기관이 가질 경우의 처리의 일례를 나타내는 차트이다.
도 5는 디바이스 제조자가 가지는 복수의 제조 라인 가운데 하나의 제조 라인을 기준 제조 라인(200)으로서 기능시키고 다른 제조 라인을 피관리 제조 라인(100)으로서 기능시킬 경우의 처리의 일례를 나타내는 흐름도이다.
도 6은 피관리 제조 라인(100) 또는 기준 제조 라인(200)에 의해 복수의 전자 디바이스(510)가 형성된 웨이퍼(500)의 상면도의 일례를 나타낸다.
도 7은 테스트 회로(300)의 회로 구성의 일례를 나타내는 도면이다.
도 8은 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(314)의 문턱 전압의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
도 9는 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(314)의 전류-전압 특성의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
도 10은 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(314)의 PN 접합 누설 전류의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
도 11은 테스트 회로(300)에 포함되는 각각의 셀(310)의 회로 구성의 다른 예를 나타내는 도면이다.
도 12는 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(372)의 게이트 누설 전류를 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타낸다.
도 13은 피관리 제조 라인(100)에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치(105)를 관리하는 관리 방법의 다른 예를 나타내는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 관리 장치 20 : 디바이스 제조 시스템
100 : 피관리 제조 라인 105 : 제조 장치
110 : 소자 분리 공정 그룹 114 : 소자 형성 공정 그룹
118 : 배선 형성 공정 그룹 120 : 조립 공정 그룹
130 : 시험 공정 그룹 140 : 기준 특성 측정부
142 : 비교 특성 측정부 146 : 측정 제어부
150 : 특성 비교부 160 : 판정부
170 : 비교 디바이스 제조 제어부
200 : 기준 제조 라인
210 : 소자 분리 공정 그룹 218 : 배선 형성 공정 그룹
300 : 테스트 회로 302 : 열선택부
304 : 행선택부 306 : 열선택 트랜지스터
310 : 셀 312 : 스위치용 트랜지스터
314 : 피측정 트랜지스터 316 : 행선택 트랜지스터
318 : 전류원 320 : 출력부
371 : 게이트 전압 제어부 372 : 피측정 트랜지스터
374 : 제1 스위치 376 : 제2 스위치
378, 380 : 리셋용 트랜지스터
382 : 전압 인가부 384 : NMOS 트랜지스터
386 : PMOS 트랜지스터 388 : 캐패시터
390 : 출력용 트랜지스터 392 : 행선택 트랜지스터
394 : 스트레스 인가부 500 : 웨이퍼
510 : 전자 디바이스
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 발명의 실시 형태에 관한 관리 장치(10)의 구성의 일례를 나타내는 도면이다. 관리 장치(10)는 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인(100)에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리한다. 본 예에서 관리 장치(10)는 미리 정해진 기준 제조 라인(200)에 의해 제조된 기준 디바이스의 특성과, 관리해야 할 제조 장치에 의한 제조 공정을 피관리 제조 라인(100)에 의해 처리하고 다른 제조 공정을 기준 제조 라인(200)에 의해 처리해서 제조된 비교 디바이스의 특성을 비교함으로써 당해 제조 장치의 양부를 판정한다.
피관리 제조 라인(100)은 복수의 제조 공정에 의해 전자 디바이스를 제조한다. 예를 들면, 이들 제조 공정은 소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)로 분류된다. 피관리 제조 라인(100)은 예를 들면 전자 디바이스를 시장에 공급하는 디바이스 제조자가 가지는 디바이스 제조 시스템(20)에 포함된다. 디바이스 제조 시스템(20)은 피관리 제조 라인(100), 조립 공정 그룹(120), 및 시험 공정 그룹(130)을 포함하며, 전자 디바이스의 제조, 조립, 및 시험을 수행한다.
조립 공정 그룹(120)은 피관리 제조 라인(100)에 의해 제조된 웨이퍼로부터 전자 디바이스를 잘라내고 패키징한다. 조립 공정 그룹(120)은 웨이퍼로부터 각 전자 디바이스를 잘라내는 스크라이빙 공정, 전자 디바이스를 패키지에 붙이는 다이 본딩 공정, 칩과 패키지의 배선을 접속하는 와이어 본딩 공정, 패키지에 가스를 봉입하는 밀봉 공정 등을 포함하여도 되며, 복수의 조립 장치에 의해 실현된다.
시험 공정 그룹(130)은 제품으로서 패키지화된 전자 디바이스의 전류 시험, 논리 시험 등을 수행하고 불량품을 제거한다. 시험 공정 그룹(130)은 하나의 또는 복수의 시험 장치에 의해 실현된다.
기준 제조 라인(200)은 피관리 제조 라인(100)과 동일한 복수의 제조 공정을 실행할 수 있다. 예를 들면, 기준 제조 라인(200)은 소자 분리 공정 그룹(210), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(218)을 포함한다. 기준 제조 라인(200)은 각각의 제조 공정에 이용되는 각각의 제조 장치의 특성이 미리 측정되어 각각의 제조 장치가 양품인 것을 미리 보증한다. 기준 제조 라인(200)은 예를 들면 공적인 검증 기관이 가지는 제조 라인이어도 되며, 디바이스 제조자가 가지는 제조 라인이어도 된다. 또한, 전자 디바이스의 수요자에 의해 인증된 검증 기관이 가지는 제조 라인이어도 된다.
피관리 제조 라인(100) 및 기준 제조 라인(200)은 복수의 제조 공정에 의해 전자 디바이스를 제조한다. 본 실시 형태에 있어서, 이들 제조 라인은 전자 디바이스가 형성된 웨이퍼를 제조한다. 또한, 이들 제조 라인은 각 제조 공정에서의 제조 품질을 관리하는 것을 목적으로 해서 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 제조한다. 여기서, 이들 제조 라인은 전자 디바이스 및 테스트 회로를 분리해서 형성해도 되며, 전자 디바이스의 내부에 테스트 회로를 형성해도 된다.
관리 장치(10)는 기준 특성 측정부(140), 비교 특성 측정부(142), 특성 비교부(150), 판정부(160), 및 비교 디바이스 제조 제어부(170)를 포함한다. 기준 특성 측정부(140)는 모든 공정을 기준 제조 라인에 의해 처리해서 제조된 기준 디바이스의 특성을 취득한다. 기준 특성 측정부(140)는 예를 들면 기준 디바이스의 전기적 특성을 측정하여도 된다.
비교 디바이스 제조 제어부(170)는 전자 디바이스를 제조하는 복수의 제조 공정 가운데 적어도 하나의 제조 공정을 피관리 제조 라인(100)에 의해 처리시키고, 다른 제조 공정을 기준 제조 라인(200)에 의해 처리시킨 비교 디바이스를 제조한다. 비교 디바이스 제조 제어부(170)는 예를 들면 피관리 제조 라인(100) 및 기준 제조 라인(200)에서 비교 디바이스를 처리해야 할 제조 공정을 각각 지정한다. 또한, 비교 디바이스 제조 제어부(170)는 당해 제조 공정을 실행하는 제조 장치에 비교 디바이스를 반송시켜서 당해 제조 장치를 동작시키는 제어를 수행해도 된다. 비교 디바이스 제조 제어부(170)는 기준 제조 라인(200) 및 피관리 제조 라인(100)의 각각에 대하여 설치되어도 된다. 또한, 비교 디바이스 제조 제어부(170)는 피관리 제조 라인(100)과 기준 제조 라인(200)의 사이에 제조 과정의 전자 디바이스를 반송하는 수단을 포함하여도 된다.
비교 특성 측정부(142)는 비교 디바이스의 특성을 측정한다. 기준 특성 측정부(140)는 기준 특성 측정부(140)가 취득한 기준 디바이스의 특성과 동일한 측정 항목에 대해서 각각의 디바이스의 특성을 측정한다. 예를 들면, 기준 특성 측정부(140) 및 비교 특성 측정부(142)는 각각의 디바이스에 설치되는 TEG(Test Element Group)에 대해서 동일한 전기적 특성을 취득한다.
기준 특성 측정부(140) 및 비교 특성 측정부(142)가 취득해야 할 디바이스의 특성 항목은 미리 정해져도 되고, 기준 특성 측정부(140)가 취득해야 할 항목을 비교 특성 측정부(142)에 통지해도 되며, 비교 특성 측정부(142)가 취득해야 할 항목을 기준 특성 측정부(140)에 통지해도 된다.
특성 비교부(150)는 기준 특성 측정부(140)가 취득한 기준 디바이스의 특성 과 비교 특성 측정부(142)가 측정한 비교 디바이스의 특성을 비교한다. 판정부(160)는 특성 비교부(150)가 비교한 특성의 차이에 기초하여 비교 디바이스를 처리한 피관리 제조 라인(100)의 제조 공정에서 이용된 제조 장치의 양부를 판정한다. 예를 들면, 판정부(160)는 당해 특성의 차이가 미리 정해진 범위 내인 경우에 당해 제조 장치를 양품으로 판정하며, 당해 특성의 차이가 미리 정해진 범위 외인 경우에 당해 제조 장치를 불량품으로 판정하여도 된다. 또한, 판정부(160)는 당해 판정 결과를 피관리 제조 라인(100)의 사용자에게 통지하는 것이 바람직하다.
이러한 구성에 의해, 당해 제조 장치의 양부를 높은 정밀도로 판정할 수 있다. 또한, 디바이스의 전기적 특성을 비교하면 되므로 당해 제조 장치의 양부를 용이하게 판정할 수 있다.
도 2는 피관리 제조 라인(100)의 구성의 일례를 나타내는 도면이다. 또한, 본 예에서는 피관리 제조 라인(100)의 구성을 나타내지만, 기준 제조 라인(200)도 동일한 구성을 갖는다. 상술한 바와 같이, 피관리 제조 라인(100)은 소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)의 각각에서 복수의 제조 장치(105)를 포함한다. 각각의 제조 장치(105)는 대응하는 제조 공정을 실행한다.
각각의 제조 장치(105)는 주어지는 웨이퍼에 대하여 소정의 처리를 수행하고, 후단의 제조 장치(105)로 웨이퍼를 반송한다. 각각의 제조 장치(105)에서 순차 처리를 수행함으로써 웨이퍼 상에 전자 디바이스가 형성된다. 또한, 비교 디바이스를 제조할 경우, 각각의 제조 장치(105)는 비교 디바이스 제조 제어부(170)로 부터의 제어에 따라 단독으로 웨이퍼를 처리한다. 비교 디바이스를 제조하기 위해 동작하는 제조 장치(105)에는 비교 디바이스 제조 제어부(170)로부터의 제어에 따라 비교 디바이스를 형성해야 할 웨이퍼가 기준 제조 라인(200)으로부터 반입된다. 또한, 당해 제조 장치(105)에 의해 처리된 웨이퍼는 비교 디바이스 제조 제어부(170)로부터의 제어에 따라 기준 제조 라인(200)으로 반출된다.
이러한 제어에 의해, 피관리 제조 라인(100)에서 관리해야 할 제조 장치(105)를 선택하고, 대응하는 제조 공정을 피관리 제조 라인(100)에서 처리하고, 다른 제조 공정을 기준 제조 라인(200)에서 처리한 비교 디바이스를 제조할 수 있다.
또한, 소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)은 각각 이하의 처리를 수행하여도 된다. 소자 분리 공정 그룹(110)(아이솔레이션 공정 그룹)은 하나 또는 복수의 제조 장치(105)에 의해 기판(웨이퍼) 상에서 트랜지스터 등의 각 소자를 배치하는 영역 사이를 전기적으로 분리한다. 소자 형성 공정 그룹(114)은 하나 또는 복수의 제조 장치(105)에 의해 웨이퍼 상에 각 소자를 형성한다.
소자 분리 공정 그룹(110) 및 소자 형성 공정 그룹(114)은 기판 상에 트랜지스터 등의 소자를 형성하는 기판 공정으로도 불리며, 또한 전처리 공정(FEOL: Front End Of the Line)으로도 불린다. 배선 형성 공정 그룹(118)은 하나 또는 복수의 제조 장치(105)에 의해 웨이퍼 상에 형성된 소자 사이 또는 소자와 단자 사이 등을 접속하는 배선을 형성한다. 배선 형성 공정 그룹(118)은 소자가 형성된 기판 상에 배선을 형성하는 배선 공정으로도 불리며, 또한 후처리 공정(BEOL: Back End Of the Line)으로도 불린다.
소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)은 일례로서 이하의 공정을 하나 또는 복수개 조합해서 각 공정 그룹의 결과물을 제조한다. 여기서, 하나 또는 둘 이상의 제조 장치(105)는 이하 각 공정의 처리를 수행한다. 그 대안으로서, 하나의 제조 장치(105)가 이하의 공정을 복수 처리해도 된다.
(1) 세정 공정
기판 표면의 입자 또는 금속 오염 등을 제거해서 기판 표면을 청정하게 하는 공정이다. 웨트(wet) 세정 또는 드라이(dry) 세정 등이 이용된다.
(2) 열처리(Thermal Process)
웨이퍼를 가열하는 공정이다. 열산화막의 형성을 목적으로 하는 열산화 프로세스, 이온 주입 후의 활성화 등을 위한 어닐(anneal) 프로세스 등이 있다.
(3) 불순물 도입 공정
기판 상에 불순물을 도입한다. 예를 들면, 실리콘 기판 등의 반도체 기판에 붕소(B) 또는 인(P) 등의 불순물을 이온 주입 등에 의해 도입하고 PN 접합 등을 형성하는 것이다.
(4) 막 형성 공정(박막 형성 공정)
CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 도포·코팅, 전기 도금 등에 의해 기판 상에 Si 산화막, Si 질화막, 폴리실리콘막, Cu막 등의 박막을 증착시킨다.
(5) 리소그래피 공정
기판 상에 포토레지스트를 도포하고 마스크에 의해 패턴을 노광한 후 포토레지스트를 현상한다.
(6) 에칭 공정
포토레지스트의 하층 막에서 포토레지스트가 현상에 의해 제거된 결과 노출된 부분을 에칭에 의해 제거한 후 포토레지스트를 제거한다. 플라즈마 에칭법, 반응성 이온 에칭(RIE)법 등을 이용한다.
(7) 평탄화 공정
기판 표면을 연마하고 평탄화한다. CMP(Chemical and Mechanical Polishing)법 등을 이용한다.
예를 들면, DRAM(Dynamic RAM)은 일례로서 500 내지 600 가지의 공정을 거쳐 제조된다. 또한, CMOS LSI는 일례로서 300 내지 400 가지의 공정을 거쳐 제조된다. 비교 디바이스 제조 제어부(170)는 상술한 어느 하나의 제조 공정을 선택하고, 피관리 제조 라인(100)에서 당해 제조 공정에 대응하는 제조 장치(105)를 동작시켜도 된다.
도 3은 관리 장치(10)의 동작의 일례를 나타내는 흐름도이다. 우선, 기준 특성 단계 S600에서 기준 특성 측정부(140)가 기준 디바이스의 특성을 취득한다. 다음에, 비교 디바이스 제조 단계 S602에서 비교 디바이스 제조 제어부(170)가 대응하는 제조 장치의 양부를 판정해야 할 일부의 제조 공정을 피관리 제조 라 인(100)에서 처리시키고, 다른 제조 공정을 기준 제조 라인(200)에서 처리시킨 비교 디바이스를 제조한다.
다음에, 비교 특성 측정 단계 S604에서 비교 특성 측정부(142)가 비교 디바이스의 특성을 측정한다. 다음에, 특성 비교 단계 S606에서 특성 비교부(150)가 기준 디바이스의 특성과 비교 디바이스의 특성을 비교한다.
그리고, 판정 단계 S608에서 판정부(160)가 당해 비교 결과에 기초하여 피관리 제조 라인(100)에서 이용한 제조 장치의 양부를 판정한다. 이러한 처리에 의해, 당해 제조 장치의 양부를 판정할 수 있다. 또한, 디바이스 제조자는 도 3과 관련하여 설명한 관리 방법에 의해 관리된 제조 라인에 의해 전자 디바이스를 제조하여도 된다.
도 4는 피관리 제조 라인(100)을 디바이스 제조자가 가지며 기준 제조 라인(200)을 외부의 검증 기관이 가질 경우의 처리의 일례를 나타내는 차트이다. 이 경우, 검증 기관이 관리 장치(10)를 가져도 된다.
우선, 검증 기관은 기준 제조 라인(200)에 이용되는 복수의 제조 장치(105)의 특성을 미리 측정한다(S610). 그리고, 각각의 제조 장치(105)가 양품인 것을 미리 보증한다(S612). S610 및 S612에 있어서, 검증 기관은 기준 제조 라인(200)에 의해 제조한 전자 디바이스의 전기적 특성을 측정하고, 당해 전자 디바이스의 전기적 특성이 미리 정해진 허용 범위 내일 경우에 각각의 제조 장치(105)가 양품이라고 보증해도 된다. 또한, 검증 기관은 각각의 제조 장치(105)에 소정의 웨이퍼를 처리시키고, 처리 전 웨이퍼의 특성과 처리 후 웨이퍼의 특성의 차이가 미리 정해진 기대 범위 내일 경우에 당해 제조 장치(105)가 양품이라고 보증해도 된다. 또한, 검증 기관은 S610에서 복수의 웨이퍼를 처리시키고, 모든 웨이퍼의 특성이 미리 정해진 허용 범위 내일 경우에 각각의 제조 장치(105)가 양품이라고 보증해도 된다.
다음에, 디바이스 제조자는 시장에 출하해야 할 전자 디바이스를 제조하는 피관리 제조 라인(100)을 구축한다(S614). 디바이스 제조자는 구축한 피관리 제조 라인(100)에 포함되는 각각의 제조 장치(105)의 정보를 검증 기관에 통지한다(S616).
검증 기관은 피관리 제조 라인(100)에 이용되는 제조 장치(105)의 정보를 취득하며(S616), 당해 정보에 기초하여 피관리 제조 라인(100)과 동일한 기준 제조 라인(200)을 구축한다(S620). 이 때, 검증 기관은 S612에 의해 양품인 것이 보증된 제조 장치(105)를 이용하여 기준 제조 라인(200)을 구축한다. 또한, 다른 예에서는 검증 기관은 기준 제조 라인(200)을 구축한 후 기준 제조 라인(200)을 구축하는 제조 장치(105)에 대하여 S610 및 S612의 처리를 수행해도 된다.
검증 기관은 구축한 기준 제조 라인(200)에 의해 기준 디바이스를 제조한다(S620). 또한, 검증 기관은 제조한 기준 디바이스의 특성을 측정한다(S622). 그리고, 디바이스 제조자는 피관리 제조 라인(100)에서 양부를 판정할 제조 장치(105)를 선택하고 검증 기관에 통지한다(S624).
검증 기관은 통지된 제조 장치(105)에 대응하는 제조 공정의 이전공정까지 기준 제조 라인(200)에 의해 웨이퍼를 처리하고, 비교 디바이스의 중간 제조물을 생성한다(S626). 그리고, 검증 기관은 S626에서 처리한 웨이퍼를 디바이스 제조자에게 반송한다(S628).
디바이스 제조자는 수취한 웨이퍼를 피관리 제조 라인(100)의 당해 제조 장치(105)에 의해 처리한다(S630). 그리고, 디바이스 제조자는 당해 제조 장치(105)로 처리한 웨이퍼를 검증 기관에 반송한다(S632).
검증 기관은 수취한 웨이퍼를 기준 제조 라인(200)에 의해 나머지 제조 공정을 처리하고 비교 디바이스를 제조한다(S634). 그리고, 비교 디바이스의 특성을 측정하고(S636) 기준 디바이스의 특성과 비교함으로써 당해 제조 장치(105)의 양부를 판정한다(S638). 그리고, 검증 기관은 당해 제조 장치(105)의 판정 결과를 디바이스 제조자에게 통지한다. 이러한 처리에 의해, 디바이스 제조자는 외부 기관에 의해 당해 제조 장치(105)의 양부가 보증된다.
도 5는 디바이스 제조자가 가지는 복수의 제조 라인 가운데 하나의 제조 라인을 기준 제조 라인(200)으로서 기능시키고 다른 제조 라인을 피관리 제조 라인(100)으로서 기능시킬 경우의 처리의 일례를 나타내는 흐름도이다. 본 예에서, 디바이스 제조자가 가지는 복수의 제조 라인은 동일한 제조 공정에 의해 전자 디바이스를 제조한다.
우선, 각각의 제조 라인에 의해 전자 디바이스를 제조하고, 제조한 전자 디바이스의 특성을 각각 측정한다(S642). 다음에, 측정한 전자 디바이스의 특성에 기초하여 복수의 제조 라인으로부터 기준 제조 라인(200)을 선택한다(S644). 예를 들면, 제조한 전자 디바이스의 특성이 미리 정해진 기준치에 가장 가까운 제조 라 인을 기준 제조 라인(200)으로서 선택한다. 이 때, 각각의 제조 라인에서 복수의 전자 디바이스를 제조하고, 제조 라인마다 전자 디바이스의 특성의 평균치를 산출하고, 당해 평균치가 당해 기준치에 가장 가까운 제조 라인을 선택해도 된다.
그리고, 복수의 제조 라인 가운데 기준 제조 라인(200)으로서 선택되지 않은 다른 제조 라인을 피관리 제조 라인(100)으로서 관리한다(S646). S646에서의 관리는 예를 들면 도 3에 나타낸 처리에 의해 각각의 제조 라인에 대하여 실시되어도 된다.
도 6은 피관리 제조 라인(100) 또는 기준 제조 라인(200)에 의해 복수의 전자 디바이스(510)가 형성된 웨이퍼(500)의 상면도의 일례를 나타낸다. 피관리 제조 라인(100)은 라인 관리 또는 제품 수율 관리의 목적으로 각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로(300)와 복수의 전자 디바이스(510)를 포함하는 웨이퍼(500)를 제조하여도 된다. 전자 디바이스(510)는 실동작 디바이스로서 출하되어야 할 제품용의 디바이스이다.
테스트 회로(300)는 각 전자 디바이스(510)의 경계마다 설치되어 있어도 된다. 이 경우, 복수의 테스트 회로(300)는 전자 디바이스(510) 사이에서 복수의 전자 디바이스(510)를 다이싱(dicing) 할 경우에 절단되는 다이싱 영역에 설치되어도 된다. 그 대안으로서, 테스트 회로(300)는 전자 디바이스(510)의 내부에 설치되어도 된다. 또한, 라인 관리에 이용되는 웨이퍼의 경우에는 웨이퍼(500)의 표면에 복수의 테스트 회로(300)만을 형성해도 된다. 기준 특성 측정부(140) 및 비교 특성 측정부(142)는 기준 디바이스 또는 비교 디바이스에 대응해서 형성되는 테스트 회로(300)의 전기적 특성을 측정하여도 된다.
도 3에서 설명한 기준 특성 취득 단계 S600 및 비교 디바이스 제조 단계 S602는 도 7 또는 도 11과 관련하여 설명하는 테스트 회로를 가지는 전자 디바이스 또는 웨이퍼를 복수의 제조 공정에 의해 제조시킨다.
도 7은 테스트 회로(300)의 회로 구성의 일례를 나타낸다. 당해 테스트 회로(300)는 다수의 피측정 트랜지스터(314) 각각의 전기적 특성을 효율적으로 측정 가능하게 한다. 이에 따라, 기준 특성 측정부(140) 및 비교 특성 측정부(142)는 전기적 특성을 측정하는 피측정 트랜지스터의 샘플 수를 충분히 얻을 수 있다. 이 결과, 기준 특성 측정부(140) 및 비교 특성 측정부(142)는 기준 디바이스 및 비교 디바이스의 특성 비교를 높은 정밀도로 수행할 수 있다.
테스트 회로(300)는 열선택부(302), 행선택부(304), 복수의 열선택 트랜지스터(306-1, 306-2, 이하 306이라고 총칭한다), 복수의 전류원(318-1, 318-2, 이하 318이라고 총칭한다), 출력부(320), 및 복수의 셀(310-1 내지 310-4, 이하 310이라고 총칭한다)을 포함한다. 열선택 트랜지스터(306)는 복수의 셀(310)의 각 열에 대응해서 설치되며, 행선택부(304)에 의해 선택 신호가 입력된 셀(310)에 지정된 소스-드레인간 전류를 흐르게 하는 복수의 전류원(318-1 및 318-2)을 더 포함한다.
복수의 셀(310)은 본 발명에 관한 피측정 회로의 일례이며, 웨이퍼(500)의 면내에서 행렬의 2차원 매트릭스 형상으로 배열된다. 그리고, 복수의 셀(310)은 2차원 매트릭스의 행방향 및 열방향을 따라 각각이 병렬로 설치된다. 본 예에서는 행방향 및 열방향으로 두 개씩의 셀(310)을 설치한 회로를 나타내지만, 행방향 및 열방향으로 더 많은 수의 셀(310)을 설치할 수 있다. 또한, 복수의 셀(310)은 복수의 분할 영역에 걸쳐 설치된다. 예를 들면, 각 분할 영역은 행방향으로 128열, 열방향으로 512행의 셀(310)을 포함한다. 이 경우, 셀(310)에 포함되는 소자의 프로세스 룰이나 디바이스 사이즈는 분할 영역마다 달라도 된다.
각 셀(310)은 피측정 트랜지스터(314), 스위치용 트랜지스터(312), 및 행선택 트랜지스터(316)를 포함한다. 각 셀(310)의 트랜지스터는 전자 디바이스(510)에 포함되는 실동작 트랜지스터와 동일한 프로세스에 의해 형성되는 MOS 트랜지스터이어도 된다.
각 셀(310)의 피측정 트랜지스터(314)는 서로 전기적으로 병렬로 설치된다. 본 실시 형태에 관한 피측정 트랜지스터(314)는 NMOS 트랜지스터인 경우를 예로 해서 설명한다. 그 대안으로서, 피측정 트랜지스터(314)는 PMOS 트랜지스터이어도 되며, 이 경우에는 소스와 드레인을 바꾸어 놓은 회로가 이용되어도 된다.
각각의 피측정 트랜지스터(314)의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에는 미리 정해진 기준 전압 VDD가 입력된다. 각 셀(310)에서 외부에서 입력되는 기준 전압을 피측정 트랜지스터의 기준 전압측 단자에 공급하는 배선은 본 발명에 따른 기준 전압 입력부로서 기능한다. 여기서, 기준 전압측 단자는 피측정 트랜지스터(314)가 NMOS 트랜지스터인 경우에는 드레인 단자이어도 되며, PMOS 트랜지스터인 경우에는 소스 단자이어도 된다. 피측정 트랜지스터(314)의 웰 전압을 공급하는 단자는 도시되어 있지 않지만, 웰 전압 단자는 접지 전위에 접속해도 되며, 또한 웰 전압을 트랜지스터마다 독립적으로 제어할 수 있도록 해서 피측정 트랜지스터(314)의 웰 전압 단자와 소스 단자를 접속해도 된다. 도 7에 나타내는 전압 VDD, 전압 VG, 전압 φj, 전압 VREF는 도 1에 나타낸 기준 특성 측정부(140) 또는 비교 특성 측정부(142)가 테스트 회로(300)에 공급하여도 된다.
각 셀(310)의 스위치용 트랜지스터(312)는 각 셀의 피측정 트랜지스터(314)와 대응해서 설치된다. 각 스위치용 트랜지스터(312)는 기준 특성 측정부(140) 또는 비교 특성 측정부(142)에 의해 지정된 게이트 전압을 각각 대응하는 피측정 트랜지스터(314)의 게이트 단자에 인가하는 게이트 전압 제어부로서 기능한다. 본 예에서 스위치용 트랜지스터(312)가 NMOS 트랜지스터인 경우, 스위치용 트랜지스터(312)의 드레인 단자에는 미리 정해진 전압 VG가 주어지며, 게이트 단자에는 스위치용 트랜지스터(312)의 동작을 제어하는 전압 φj가 주어지며, 소스 단자는 피측정 트랜지스터(314)의 게이트 단자에 접속된다. 즉, 스위치용 트랜지스터(312)는 전압 φj에 의해 온 상태로 제어되었을 경우에 전압 VG와 실질적으로 동등한 전압을 피측정 트랜지스터(314)의 게이트 단자에 인가하며, 오프 상태로 제어되었을 경우에 초기 전압이 실질적으로 VG인 부유 상태의 전압을 피측정 트랜지스터(314)의 게이트 단자에 인가한다.
도 7에서는 전압 φj를 모든 셀(310)에 일괄적으로 인가하는 예를 나타냈지만, 다른 예에서는 PN 접합 누설 전류를 측정할 때의 누설 시간을 모든 셀에 동일 하게 하기 위하여 전압 φj를 행선택부(304)로부터 열방향으로 나열하는 셀(310)마다 펄스 신호로서 순차적으로 인가해도 된다.
각 셀(310)의 행선택 트랜지스터(316)는 각 셀의 피측정 트랜지스터와 대응해서 설치된다. 각 행선택 트랜지스터(316)는 셀(310)의 외부에서 선택 신호가 입력된 것을 조건으로 해서 피측정 트랜지스터(314)의 드레인 단자 및 소스 단자 가운데 기준 전압측 단자 이외 단자의 단자 전압을 출력 신호로서 출력하는 단자 전압 출력부로서 기능한다. 본 예에서 행선택 트랜지스터(316)가 PMOS 트랜지스터인 경우, 각각의 행선택 트랜지스터(316)의 소스 단자는 피측정 트랜지스터(314)의 드레인 단자에 접속된다. 또한, 행선택 트랜지스터(316)의 드레인 단자는 대응하는 열선택 트랜지스터(306)의 드레인 단자에 접속된다. 즉, 각각의 열선택 트랜지스터(306)의 드레인 단자는 대응하는 복수의 행선택 트랜지스터(316)의 드레인 단자와 접속된다.
행선택부(304)는 2차원 매트릭스 형상으로 배열된 복수의 셀(310) 가운데 지정된 행에 대응하는 셀(310)에 선택 신호를 출력한다. 이에 따라, 행선택부(304)는 열방향을 따라 설치되는 복수의 셀(310) 그룹(본 예에서는 셀 그룹(310-1, 310-2) 및 셀 그룹(310-3, 310-4))을 순차적으로 선택한다. 또한, 열선택부(302)는 선택 신호가 입력된 행에 위치하는 둘 이상의 셀(310) 가운데 지정된 열에 대응하는 셀(310)의 단자 전압을 선택해서 출력 신호선에 출력시킨다. 이에 따라, 열선택부(302)는 행방향을 따라 설치되는 복수의 셀(310) 그룹(본 예에서는 셀 그룹(310- 1, 310-3) 및 셀 그룹(310-2, 310-4))을 순차적으로 선택한다. 이러한 구성에 의해, 행선택부(304) 및 열선택부(302)는 각 셀(310)을 순차적으로 선택할 수 있다.
본 예에 있어서, 행선택부(304)는 기준 특성 측정부(140) 또는 비교 특성 측정부(142)로부터 주어지는 행선택 데이타에 따른 행위치마다 각 열의 셀 그룹에 설치된 행선택 트랜지스터(316)를 순차적으로 온 상태로 제어한다. 또한, 열선택부(302)는 기준 특성 측정부(140) 또는 비교 특성 측정부(142)로부터 주어지는 열선택 데이타에 따른 열위치마다 각 행방향의 셀 그룹에 대응해서 설치된 열선택 트랜지스터(306)를 순차적으로 온 상태로 제어한다. 이에 따라, 열선택부(302) 및 행선택부(304)는 본 발명에 따른 선택부로서 기능하며, 측정 제어부(146)에 의해 지정된 하나의 셀(310)의 출력 신호를 복수의 셀(310)에 공통적으로 설치된 각 열선택 트랜지스터(306) 및 출력부(320)를 접속하는 출력 신호선과 출력부(320)를 통해서 출력시킬 수 있다.
기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 셀(310)을 순차 선택하는 선택 신호를 행선택부(304) 및 열선택부(302)에 공급한다. 또한, 열선택부(302) 및 행선택부(304)는 주어지는 열선택 데이타 및 행선택 데이타를 선택해야 할 셀(310)의 위치에 따른 선택 신호로 변환하는 디코더나 시프트 레지스터 등의 회로를 포함하여도 된다. 여기서, 선택 신호란 선택 데이타에 따라 선택해야 할 셀(310)에 대응하는 열선택 트랜지스터(306) 및 행선택 트랜지스터(316)를 온 상태로 제어하는 신호이다.
이러한 구성에 의해, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 셀(310)에 설치된 피측정 트랜지스터(314)를 순차적으로 선택한다. 이에 따라, 순차적으로 선택된 피측정 트랜지스터(314)의 단자 전압을 출력부(320)에 순차적으로 출력시킬 수 있다. 출력부(320)는 단자 전압을 기준 특성 측정부(140) 또는 비교 특성 측정부(142)에 순차적으로 출력한다. 출력부(320)는 예를 들면 볼티지 팔로워 버퍼(voltage follower buffer)이어도 된다. 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각각의 피측정 트랜지스터(314)의 단자 전압에 기초하여 피측정 트랜지스터(314)의 문턱 전압, 전류-전압 특성, 저주파 잡음, PN 접합 누설 전류 등의 전기적 특성을 측정한다.
또한, 각 전류원(318)은 미리 정해진 전압 VREF를 게이트 단자에서 수취하는 MOS 트랜지스터이다. 각 전류원(318)의 드레인 단자는 대응하는 복수의 행선택 트랜지스터(316)의 드레인 단자에 접속된다. 즉, 각 전류원(318)은 동일한 열위치에 설치되는 복수의 피측정 트랜지스터(314)에 대하여 공통으로 설치되며, 대응하는 피측정 트랜지스터(314)에 흐르는 소스-드레인간 전류를 규정한다.
도 7에 나타낸 회로 구성에 의하면, 각각의 테스트 회로(300)에서 복수의 피측정 트랜지스터(314)를 전기적으로 순차 선택하고, 선택한 피측정 트랜지스터(314)의 단자 전압을 순차 출력할 수 있으므로, 각각의 피측정 트랜지스터(314)의 단자 전압을 단시간에 고속으로 측정할 수 있다. 이 때문에, 다수의 피측정 트랜지스터(314)를 웨이퍼(500)에 설치한 경우일지라도 단시간에 모든 피측정 트랜지스터(314)에 대해서 측정할 수 있다.
이 때문에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 기준 디바이스 또는 비교 디바이스의 전기적 특성을 효율적이면서 높은 정밀도로 측정할 수 있다. 본 예에서는 웨이퍼(500)의 면내에 1만 내지 1000만개 정도의 피측정 트랜지스터(314)를 설치하여도 된다. 다수의 피측정 트랜지스터(314)에 대해서 측정을 수행함으로써 피측정 트랜지스터(314)의 특성의 불균일을 높은 정밀도로 산출할 수 있다.
도 8은 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(314)의 문턱 전압의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
우선, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다(S440). 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 일정한 전압 VREF를 각 전류원(318)에 공급하고, 각 전류원(318)에 동일한 정전류를 생성하게 하는 전류 제어부로서 기능한다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다. 이러한 제어에 의해, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각각의 피측정 트랜지스터(314)의 게이트 단자에 당해 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압을 인가시키는 게이트 제어부로서 기능한다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 문턱 전압을 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열선택부(302) 및 행선택부(304)에 공급한다(S442). 이에 따라, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 열선택부(302) 및 행선택부(304)에 의해 복수의 셀(310)을 순차적으로 선택하게 한다. 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 출력부(320)의 출력 전압을 측정한다(S444). 이에 따라, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 선택된 셀(310)이 출력 신호선에 출력하는 출력 신호에 기초하여 각각의 셀(310)이 가지는 피측정 트랜지스터(314)의 전기적 특성을 측정할 수 있다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 당해 피측정 트랜지스터(314)에 인가되는 게이트 전압 VG 및 출력부(320)의 출력 전압에 기초하여 각각의 피측정 트랜지스터(314)의 문턱 전압을 산출한다(S446). 피측정 트랜지스터(314)의 문턱 전압은 예를 들면 게이트 전압 VG와 출력 전압의 차분 즉 피측정 트랜지스터(314)에서의 게이트 소스간 전압을 산출함으로써 얻을 수 있다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 모든 피측정 트랜지스터(314)에 대해서 문턱 전압을 측정하였는지의 여부를 판정하고(S448), 아직 측정하지 않은 피측정 트랜지스터(314)가 있는 경우에는 다음 피측정 트랜지스터(314)를 선택하고 S444 및 S446의 처리를 반복한다. 모든 피측정 트랜지스터(314)에 대해서 문턱 전압을 측정한 경우, 기준 특성 측정부(140) 또는 비교 특 성 측정부(142)는 문턱 전압의 불균일을 산출한다(S450).
이러한 동작에 의해, 복수의 피측정 트랜지스터(314)의 문턱 전압의 불균일을 효율적으로 측정할 수 있다. 또한, 프로세스 룰마다 피측정 트랜지스터(314)의 문턱 전압의 불균일을 측정할 수도 있다. 또한, 웨이퍼(500)에 설치된 복수의 테스트 회로(300)를 측정함으로써 웨이퍼(500) 표면에서의 문턱 전압의 불균일 분포를 측정할 수 있다.
도 9는 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(314)의 전류-전압 특성의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
우선, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다(S400). 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 일정한 전압 VREF를 각 전류원(318)에 공급하고, 각 전류원(318)으로 하여금 동일한 정전류를 생성하게 한다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 전류-전압 특성을 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열선택부(302) 및 행선택부(304)에 공급한다(S402). 그리고, 기준 특성 측정부(140) 또 는 비교 특성 측정부(142)는 소정의 범위 내에서 소정의 분해능으로 VREF를 변화시킨다(S406 내지 S408). 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각각의 VREF마다 출력부(320)의 출력 전압을 측정한다(S404). 즉, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 전류원(318)이 생성하는 소스-드레인간 전류를 순차적으로 변화시키고, 소스-드레인간 전류마다 피측정 트랜지스터(314)의 소스 전압을 측정한다. 이에 따라, 피측정 트랜지스터(314)의 전류-전압 특성을 측정할 수 있다.
그리고, 모든 피측정 트랜지스터(314)에 대해서 전류-전압 특성을 측정하였는지의 여부를 판정한다(S410). 측정하지 않은 피측정 트랜지스터(314)가 있을 경우에 S400 내지 S410의 처리를 반복한다. 이 때, S402에서 다음 피측정 트랜지스터(314)를 선택한다.
모든 피측정 트랜지스터(314)에 대해서 전류-전압 특성을 측정한 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 전류-전압 특성의 불균일을 산출한다(S412). 예를 들면, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 전류-전압 특성의 상호 컨덕턴스 gm을 산출하고, 당해 상호 컨덕턴스 gm의 불균일을 산출한다. 또한, 문턱 전압 이하 영역의 전류-전압 특성으로부터 기울기 스윙(swing)이나 실리콘 게이트 절연막 계면 준위 밀도를 산출하고 불균일을 산출한다.
도 10은 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜 지스터(314)의 PN 접합 누설 전류의 불균일을 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타내는 흐름도이다.
각각의 스위치용 트랜지스터(312)는 대응하는 피측정 트랜지스터(314)의 게이트 단자와 접속되는 PN 접합을 포함한다. 본 예에서는 당해 PN 접합에서의 누설 전류를 측정한다.
우선, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다(S460). 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 일정한 전압 VREF를 각 전류원(318)에 공급하고, 각 전류원(318)으로 하여금 동일한 정전류를 생성하게 한다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다. 또한, 행선택부(304)로부터 행방향으로 나열하는 셀(310)마다 펄스 신호를 순차적으로 공급함으로써 모든 셀의 누설 전류 측정 시간을 동일하게 할 수 있다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 PN 누설 전류를 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열선택부(302) 및 행선택부(304)에 공급한다(S462). 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 선택한 피측정 트랜지스터(314)에 대응하는 스위치용 트랜지스터(312)를 오프 상태로 제어한다(S464). 즉, 기준 특성 측정부(140) 또는 비교 특 성 측정부(142)는 각각의 스위치용 트랜지스터(312)에 대응하는 피측정 트랜지스터(314)를 온 상태로 하는 게이트 전압과 피측정 트랜지스터(314)를 오프 상태로 하는 게이트 전압을 피측정 트랜지스터(314)에 순차적으로 인가시킨다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 당해 피측정 트랜지스터(314)에 대하여 온 상태일 때의 소스 전압과 온 상태로부터 오프 상태로 바뀌고 나서 소정의 시간이 경과한 후의 소스 전압을 측정한다(S466). 본 예에서는, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 당해 소정 시간 동안의 출력부(320)의 출력 전압의 변화를 측정한다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 소스 전압의 변화에 기초하여 PN 접합에서의 누설 전류를 산출한다(S468). 스위치용 트랜지스터(312)가 온 상태일 때, 피측정 트랜지스터(314)의 게이트 용량에는 게이트 전압에 따른 전하가 축적되어 있다. 그리고, 스위치용 트랜지스터(312)가 오프 상태로 바뀌었을 때, 게이트 용량의 전하는 PN 접합에서의 누설 전류에 의해 방전된다. 이 때문에, PN 접합 누설 전류의 크기는 소정 시간 동안의 피측정 트랜지스터(314)의 소스 전압의 변화량에 의해 정해진다.
다음에, 모든 피측정 트랜지스터(314)에 대해서 PN 접합 누설 전류를 측정하였는지의 여부를 판정한다(S470). 측정하지 않은 피측정 트랜지스터(314)가 있을 경우에 S462 내지 S470의 처리를 반복한다. 이 때, S462에서 다음 피측정 트랜지스터(314)를 선택한다. 모든 피측정 트랜지스터(314)에 대해서 PN 접합 누설 전류를 측정한 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 PN 접합 누 설 전류의 불균일을 산출한다(S472).
도 11은 테스트 회로(300)에 포함되는 각각의 셀(310)의 회로 구성의 다른 예를 나타낸다. 본 예에서의 회로는 피측정 트랜지스터(372)에 전기적 스트레스를 인가하며, 피측정 트랜지스터(372)의 게이트 절연막에 일정한 전계를 인가한 상태에서의 피측정 트랜지스터(372)의 게이트 누설 전류에 의해 캐패시터(388)를 충방전한다. 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 소정의 시간 동안의 캐패시터(388)의 전압값의 변화에 기초하여 각각의 피측정 트랜지스터(372)의 게이트 누설 전류를 산출한다.
본 예에서의 테스트 회로(300)의 회로 구성은 도 7에 나타낸 테스트 회로(300)의 회로 구성과 비교하여 각 셀(310)의 구성이 다르다. 도 11에서는 테스트 회로(300)의 각 셀(310)의 구성을 나타내는데, 열선택부(302), 행선택부(304), 복수의 열선택 트랜지스터(306-1, 306-2, 이하 306이라고 총칭한다), 복수의 전류원(318-1, 318-2, 이하 318이라고 총칭한다), 및 출력부(320)에 대해서는 도 7과 같기 때문에 생략한다.
각 셀(310)은 스트레스 인가부(394), 피측정 트랜지스터(372), 게이트 전압 제어부(371), 제1 스위치(374), 제2 스위치(376), 전압 인가부(382), 캐패시터(388), 행선택 트랜지스터(392), 리셋용 트랜지스터(378, 380), 및 출력용 트랜지스터(390)를 포함한다.
스트레스 인가부(394)는 제1 스위치(374)를 통하여 피측정 트랜지스터(372)의 게이트 절연막에 전기적 스트레스를 인가한다. 예를 들면, 피측정 트랜지스 터(372)를 플래시 메모리의 기억 소자로서 이용할 경우, 스트레스 인가부(394)는 피측정 트랜지스터(372)에 데이타의 기입 또는 데이타의 소거를 수행하게 하는데 필요한 전압을 인가한다.
스트레스 인가부(394)가 스트레스를 인가할 경우, 스트레스 인가부(394)는 제1 스위치(374)를 온 상태로 해서 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자를 스트레스 인가부(394)에 각각 접속한다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 제2 스위치(376)를 오프 상태로 한다. 이러한 제어에 의해, 스트레스 인가부(394)는 피측정 트랜지스터(372)의 각 단자에 소망하는 전압을 인가하여 스트레스를 인가할 수 있다.
본 예에 있어서, 스트레스 인가부(394)는 이하 4종의 스트레스를 피측정 트랜지스터(314)에 독립적으로 또는 순차적으로 인가한다.
(1) FN(Fowler-Nordheim) Gate injection
(2) FN Substrate injection
(3) Hot Electron injection
(4) Source Erase
상기 (1) 내지 (4)는 피측정 트랜지스터(372)에 데이타를 기입하거나 또는 피측정 트랜지스터(372)의 데이타를 소거함으로써 피측정 트랜지스터(372)에 스트레스를 인가하는 방법이다. 여기서, 스트레스 인가부(394)는 실제의 동작시 피측정 트랜지스터(372)에 데이타를 기입하거나 또는 피측정 트랜지스터(372)의 데이타를 소거할 경우에 인가해야 할 전압을 피측정 트랜지스터(372)의 각 단자에 인가해 도 되며, 또는 실제의 동작시 인가해야 할 전압보다 큰 전압을 피측정 트랜지스터(372)의 각 단자에 인가해도 된다.
또한, 각 셀(310)에는 기준 특성 측정부(140) 또는 비교 특성 측정부(142)로부터 리셋 신호 φRES, 제어 전압 VRN, VRP, VR1, VR2, VDD, 및 게이트 전압 VG가 주어진다. 게이트 전압 제어부(371)는 기준 특성 측정부(140) 또는 비교 특성 측정부(142)에 의해 지정된 게이트 전압 VG를 피측정 트랜지스터(372)의 게이트 단자에 인가한다.
제2 스위치(376)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자를 전압 인가부(382)를 통해서 캐패시터(388)에 접속할지의 여부를 선택한다. 전압 인가부(382)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 제2 스위치(376)를 통해서 일정한 전압을 인가한다. 기준 특성 측정부(140) 또는 비교 특성 측정부(142)에 의해 제2 스위치(376)가 온 상태로 된 경우, 전압 인가부(382)가 생성하는 전압이 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가된다. 즉, 전압 인가부(382)는 일정한 전압을 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가함으로써 피측정 트랜지스터(372)의 게이트 절연막에 인가되는 전계를 실질적으로 일정하게 제어한다.
전압 인가부(382)는 NMOS 트랜지스터(384) 및 PMOS 트랜지스터(386)를 포함한다. NMOS 트랜지스터(384)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가해야 할 전압에 따른 게이트 전압 VRN을 수신하며, 그 소스 단자가 제2 스 위치(376)를 통해서 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 접속되며, 그 드레인 단자가 캐패시터(388)에 접속된다. 또한, PMOS 트랜지스터(386)는 NMOS 트랜지스터(384)와 병렬로 설치되며, 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가해야 할 전압에 따른 게이트 전압 VRP를 수신하며, 그 드레인 단자가 제2 스위치(376)를 통해서 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 접속되며, 그 소스 단자가 캐패시터(388)에 접속된다. NMOS 트랜지스터(384) 및 PMOS 트랜지스터(386)는 캐패시터(388)에서 게이트 누설 전류가 적분되어서 전위가 변화되어도, 피측정 트랜지스터(372)의 게이트·소스 또는 게이트·드레인 사이에 인가되는 전압을 실질적으로 일정하게 유지한다.
이러한 구성에 의해, 피측정 트랜지스터(372)가 P형 또는 N형의 어느 쪽일지라도 피측정 트랜지스터(372)의 게이트 절연막에 일정한 전계를 인가할 수 있으며, 또한 피측정 트랜지스터(372)의 게이트 누설 전류에 의해 캐패시터(388)를 충방전시킬 수 있다.
캐패시터(388)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자로부터 출력되는 게이트 누설 전류에 의해 충방전된다. 즉, 캐패시터(388)는 게이트 단자로부터 소스 단자 및 드레인 단자로 흐르는 게이트 누설 전류를 축적하고 전압값으로 변환한다. 또한, 리셋용 트랜지스터(378, 380)는 그 게이트 단자로 리셋 신호 φRES를 수취한 경우, 캐패시터(388)의 전압값을 소정의 전압 VR1으로 초기화한다.
출력용 트랜지스터(390)는 그 게이트 단자로 캐패시터(388)의 전압을 수취하 고, 당해 전압에 따른 소스 전압을 출력한다. 행선택 트랜지스터(392)는 행선택부(304)로부터의 선택 신호가 입력된 것을 조건으로 해서 출력용 트랜지스터(390)의 소스 전압을 열선택 트랜지스터(306)에 출력한다. 이에 따라, 출력용 트랜지스터(390) 및 행선택 트랜지스터(392)는 캐패시터(388)에서의 소스 단자 및 드레인 단자측 단부의 캐패시터 전압을 출력 신호로서 출력하는 캐패시터 전압 출력부로서 기능할 수 있다.
도 12는 기준 디바이스 및 비교 디바이스의 특성으로서 각각의 피측정 트랜지스터(372)의 게이트 누설 전류를 측정할 경우, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)의 동작의 일례를 나타낸다. 각각의 피측정 트랜지스터(372)의 게이트 누설 전류를 측정하기 전에, 우선 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 셀(310)의 피측정 트랜지스터(372)에 전기적 스트레스를 인가한다.
이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 제1 스위치(374)를 온 상태로 제어하며, 제2 스위치(376)를 오프 상태로 제어한다. 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 셀(310)의 스트레스 인가부(394)를 제어하여 피측정 트랜지스터(372)에 스트레스를 인가시킨다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 도 10에서 설명한 (1) 내지 (4)의 스트레스를 독립적으로 또는 순차적으로 피측정 트랜지스터(372)에 인가시켜도 된다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각 셀(310)의 피측정 트랜지스터(372)에 실질적으로 동시에 스트레스를 인가한다.
이상의 동작을 수행한 후, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각각의 피측정 트랜지스터(372)를 순차적으로 선택하고 선택한 피측정 트랜지스터(372)의 게이트 누설 전류를 측정하지만, 피측정 트랜지스터(372)의 선택 동작은 도 8 및 도 9에서 설명한 선택 동작과 동일하기 때문에 그 설명을 생략한다. 본 예에서는 하나의 피측정 트랜지스터(372)의 게이트 누설 전류를 측정하는 동작에 대해서 설명한다.
우선, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 제1 스위치(374)를 오프 상태로 제어하며, 제2 스위치(376)를 온 상태로 제어한다. 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 피측정 트랜지스터(372)의 게이트 단자에 실질적으로 0V의 게이트 전압을 인가한다(S416). 이 때, 피측정 트랜지스터(372)에서 게이트 누설 전류는 생기지 않는다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 캐패시터(388)의 전압을 소정의 초기 전압값으로 설정한다. 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 리셋용 트랜지스터(380)를 제어하여 캐패시터(388)에 초기 전압 VR1을 설정한다. 당해 설정은 리셋용 트랜지스터(378, 380)를 온 상태로 제어하는 리셋 신호 φRES를 공급함으로써 수행된다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 캐패시터(388)의 전압을 초기 전압값으로 설정하고나서, 소정의 시간 동안의 캐패시터(388)의 전압값의 변화를 판독한다(S418). 이 때, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 열선택부(302) 및 행선택부(304)로 하여금 당해 셀(310)을 선택하게 한다. 또한, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 출력부(320)가 출력하는 전압을 캐패시터(388)의 전압으로서 수취한다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 당해 소정의 기간 동안 출력부(320)가 출력하는 전압의 변화량에 기초하여 셀(310)의 백그라운드 전류의 전류값(제1 전류값)을 산출한다(S420). 이 때, 피측정 트랜지스터(372)에서는 게이트 누설 전류가 생기지 않고 있으므로, 캐패시터(388)는 백그라운드 전류에 의해 충방전된다. 이 때문에, 소정의 기간 동안의 캐패시터(388)의 전압 변화에 기초하여 백그라운드 전류를 측정할 수 있다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 피측정 트랜지스터(372)의 게이트 단자에 정 또는 부의 게이트 전압을 인가한다(S422). 이 때, 전압 VRN, VRP를 제어하여 피측정 트랜지스터(372)의 게이트·소스 또는 게이트·드레인 사이에 인가되는 전압을 실질적으로 일정하게 유지한다. 이 때, 피측정 트랜지스터(372)에는 게이트 전압에 따른 게이트 누설 전류가 생긴다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 캐패시터(388)의 전압을 소정의 초기 전압값으로 설정한다. 그리고, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 캐패시터(388)의 전압을 초기 전압값으로 설정하고나서, 상술한 소정의 기간 동안의 캐패시터(388)의 전압값의 변화를 판독한다(S424).
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 당해 소정의 기간 동안의 캐패시터(388)의 전압값의 변화량에 기초하여 백그라운드 전류와 게이트 누설 전류의 합을 나타내는 제2 전류값을 산출한다(S426). 이 때, 캐패시터(388)는 백그라운드 전류와 게이트 누설 전류의 합전류에 의해 충방전된다. 이 때문에, 소정의 기간 동안의 캐패시터(388)의 전압 변화에 기초하여 백그라운드 전류와 게이트 누설 전류의 합전류를 측정할 수 있다.
다음에, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 산출한 제2 전류값으로부터 제1 전류값을 감산함으로써 게이트 누설 전류의 전류값을 산출한다(S428).
이상과 같이, 기준 특성 측정부(140) 또는 비교 특성 측정부(142)는 각각의 피측정 트랜지스터(372)의 전기적 특성으로서 캐패시터(388)의 전압을 출력용 트랜지스터(390) 및 행선택 트랜지스터(392)를 통해서 측정할 수 있다. 이 결과, 이상에 나타낸 제어에 의해 백그라운드 전류의 영향을 배제하여 피측정 트랜지스터(372)의 게이트 누설 전류를 높은 정밀도로 측정할 수 있다. 또한, 게이트 누설 전류를 적분해서 측정하기 때문에 미소한 게이트 누설 전류를 측정할 수 있다.
도 13은 피관리 제조 라인(100)에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치(105)를 관리하는 관리 방법의 다른 예를 나타내는 흐름도이다. 본 예에서의 관리 방법은 피관리 제조 라인(100)에 포함되는 플라즈마 조사 장치(照射裝置)의 양부를 판정한다.
우선, 동일한 제조 라인에 의해 제조된 제1 디바이스 및 제2 디바이스를 준 비한다(S648). 제1 디바이스 및 제2 디바이스는 예를 들면 도 1과 관련하여 설명한 기준 제조 라인(200)에 의해 제조하여도 된다. 또한, 제1 디바이스 및 제2 디바이스는 동일한 회로 구성을 가지는 디바이스이며, 도 7 또는 도 11과 관련하여 설명한 테스트 회로(300)를 포함하여도 된다.
다음에, 기준 제조 라인(200)에서 이용되는 플라즈마 조사 장치에 의해 제1 디바이스에 플라즈마를 조사(照射)한다(S650). 또한, 피관리 제조 라인(100)에서 이용되는 플라즈마 조사 장치에 의해 제2 디바이스에 플라즈마를 조사한다(S652).
다음에, 플라즈마가 조사된 제1 디바이스 및 제2 디바이스의 특성을 각각 측정한다(S654). S654에서는 도 1과 관련하여 설명한 기준 특성 측정부(140) 및 비교 특성 측정부(142)를 이용하여 각각의 디바이스의 특성을 측정하여도 된다.
다음에, 제1 디바이스의 특성과 제2 디바이스의 특성을 비교한다(S656). 그리고, 제1 디바이스 및 제2 디바이스의 특성의 차이에 기초하여 피관리 제조 라인(100)에서의 플라즈마 조사 장치의 양부를 판정한다. 당해 판정은 도 1과 관련하여 설명한 판정부(160)와 같은 방법으로 수행하여도 된다. 이러한 방법에 의해, 피관리 제조 라인(100)에서의 플라즈마 조사 장치의 양부를 판정할 수 있다.
예를 들면, 당해 플라즈마 조사 장치에 의해 nMOS 트랜지스터에 대하여 기준치보다 큰 플라즈마 손상이 발생한 경우에 당해 트랜지스터의 문턱 전압은 작아진다. 한편, pMOS 트랜지스터에 대하여 기준치보다 큰 플라즈마 손상이 발생한 경우 등에는 문턱 전압은 커진다. 판정부(160)는 제1 디바이스 및 제2 디바이스에 포함되는 피측정 트랜지스터의 문턱 전압의 차이에 기초하여 플라즈마 조사 장치의 양 부를 판정하여도 된다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
본 발명에 따르면, 전자 디바이스를 제조하는 제조 라인에 이용되는 제조 장치를 정확하며 용이하게 관리할 수 있다.

Claims (14)

  1. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 방법에 있어서,
    상기 복수의 제조 공정을 실행할 수 있는, 상기 각 제조 공정의 제조 장치가 양품인지가 미리 보증되고, 상기 피관리 제조 라인과 동일한 제조 장치의 라인 구성을 갖고, 상기 피관리 제조 라인과 병존하여 설치된 기준 제조 라인에 의해 제조된 기준 디바이스의 특성을 측정한 결과를 취득하는 기준 특성 취득 단계;
    상기 복수의 제조 공정 가운데 일부의 제조 공정을 상기 피관리 제조 라인의 당해 일부의 제조 공정에 대응하는 상기 제조 장치에 의해 처리하고, 다른 제조 공정을 상기 기준 제조 라인의 당해 다른 제조 공정에 대응하는 상기 제조 장치에 의해 처리해서, 비교 디바이스를 제조하는 비교 디바이스 제조 단계;
    상기 비교 디바이스의 특성을 측정하는 비교 특성 측정 단계;
    상기 기준 디바이스의 특성과 상기 비교 디바이스의 특성을 비교하는 특성 비교 단계; 및
    상기 특성의 차이에 기초하여 상기 비교 디바이스를 처리한 상기 피관리 제조 라인의 상기 일부의 제조 공정에서 이용한 상기 제조 장치의 양부를 판정하는 판정 단계를 포함하는 관리 방법.
  2. 제1항에 있어서,
    상기 기준 특성 취득 단계에서 상기 기준 디바이스의 특성을 측정하는 관리 방법.
  3. 제1항에 있어서,
    상기 기준 제조 라인에 이용되는 복수의 상기 제조 장치의 특성을 미리 측정하고, 상기 기준 제조 라인에 이용되는 각각의 상기 제조 장치가 양품인 것을 미리 보증하는 보증 단계를 더 포함하는 관리 방법.
  4. 제1항에 있어서,
    상기 피관리 제조 라인에 이용되는 복수의 상기 제조 장치의 정보를 미리 취득하는 정보 취득 단계; 및
    상기 제조 장치의 정보에 기초하여 상기 기준 제조 라인을 미리 구축하는 기준 제조 라인 구축 단계를 더 포함하는 관리 방법.
  5. 제1항에 있어서,
    동일한 제조 공정에 의해 상기 전자 디바이스를 제조하는 복수의 제조 라인에서 상기 기준 제조 라인을 미리 선택하는 기준 선택 단계를 더 포함하는 관리 방법.
  6. 제5항에 있어서,
    상기 기준 선택 단계는,
    각각의 상기 제조 라인에 의해 제조된 각각의 상기 전자 디바이스의 특성을 미리 측정하는 단계; 및
    각각의 상기 전자 디바이스의 특성에 기초하여 상기 복수의 제조 라인에서 상기 기준 제조 라인을 미리 선택하는 단계를 포함하는 관리 방법.
  7. 제1항에 있어서,
    상기 기준 특성 취득 단계 및 상기 비교 디바이스 제조 단계는 2차원 매트릭스 형상으로 배열되며, 각각이 피측정 트랜지스터를 포함하는 복수의 피측정 회로 및 지정된 하나의 상기 피측정 회로의 출력 신호를 상기 복수의 피측정 회로에 공통적으로 설치된 출력 신호선에 출력시키는 선택부를 포함하는 테스트 회로를 가지는 상기 전자 디바이스를 상기 복수의 제조 공정에 의해 제조시키며,
    상기 기준 특성 취득 단계는,
    상기 기준 디바이스의 상기 테스트 회로에서 상기 선택부에 의해 상기 복수의 피측정 회로를 순차적으로 선택하게 하는 트랜지스터 선택 단계; 및
    상기 기준 디바이스의 상기 테스트 회로에서 선택된 상기 피측정 회로가 상기 출력 신호선에 출력하는 상기 출력 신호에 기초하여 각각의 상기 피측정 회로에 포함되는 상기 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계를 포함하며,
    상기 비교 특성 측정 단계는,
    상기 비교 디바이스의 상기 테스트 회로에서 상기 선택부에 의해 상기 복수의 피측정 회로를 순차적으로 선택하게 하는 트랜지스터 선택 단계; 및
    상기 비교 디바이스의 상기 테스트 회로에서 선택된 상기 피측정 회로가 상기 출력 신호선에 출력하는 상기 출력 신호에 기초하여 각각의 상기 피측정 회로에 포함되는 상기 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계를 포함하는 관리 방법.
  8. 제7항에 있어서,
    각각의 상기 피측정 회로는,
    지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부;
    외부에서 입력되는 기준 전압을 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에 공급하는 기준 전압 입력부; 및
    외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 상기 기준 전압측 단자 이외의 단자의 단자 전압을 상기 출력 신호로서 출력하는 단자 전압 출력부를 포함하며,
    상기 선택부는,
    2차원 매트릭스 형상으로 배열된 상기 복수의 피측정 회로 가운데 지정된 행에 대응하는 상기 피측정 회로에 상기 선택 신호를 출력하는 행선택부; 및
    상기 선택 신호가 입력된 상기 피측정 회로 가운데 지정된 열에 대응하는 상기 피측정 회로의 단자 전압을 선택해서 상기 출력 신호선에 출력시키는 열선택부를 포함하며,
    상기 테스트 회로는 상기 복수의 피측정 회로의 각 열에 대응해서 설치되며, 상기 행선택부에 의해 상기 선택 신호가 입력된 상기 피측정 회로에 지정된 소스-드레인간 전류를 흐르게 하는 복수의 전류원을 더 포함하며,
    상기 기준 특성 취득 단계 및 상기 비교 특성 측정 단계는 각각의 상기 피측정 트랜지스터의 상기 전기적 특성으로서 상기 단자 전압을 측정하는 관리 방법.
  9. 제8항에 있어서,
    상기 기준 특성 취득 단계 및 상기 비교 특성 측정 단계는 각각의 상기 피측정 트랜지스터에 대해서 상기 기준 전압 및 상기 단자 전압에 기초하여 당해 피측정 트랜지스터의 문턱 전압을 상기 전기적 특성으로서 측정하는 관리 방법.
  10. 제9항에 있어서,
    상기 특성 비교 단계는 상기 기준 디바이스에 포함되는 상기 복수의 피측정 트랜지스터의 문턱 전압의 불균일과 상기 비교 디바이스에 포함되는 상기 복수의 피측정 트랜지스터의 문턱 전압의 불균일을 비교하는 관리 방법.
  11. 제7항에 있어서,
    각각의 상기 피측정 회로는,
    지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부;
    상기 피측정 트랜지스터의 소스 단자 및 드레인 단자에 전압을 인가하고, 당해 피측정 트랜지스터의 게이트 절연막에 인가되는 전압을 실질적으로 일정하게 제어하는 전압 인가부;
    상기 피측정 트랜지스터의 상기 게이트 단자로부터 상기 소스 단자 및 상기 드레인 단자로 흐르는 게이트 누설 전류를 축적하는 캐패시터; 및
    외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 캐패시터에서의 상기 소스 단자 및 상기 드레인 단자측 단부의 캐패시터 전압을 상기 출력 신호로서 출력하는 캐패시터 전압 출력부를 포함하며,
    상기 기준 특성 취득 단계 및 상기 비교 특성 측정 단계는 각각의 상기 피측정 트랜지스터의 전기적 특성으로서 상기 캐패시터 전압을 측정하는 관리 방법.
  12. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 장치에 있어서,
    상기 복수의 제조 공정을 실행할 수 있는, 상기 각 제조 공정의 제조 장치가 양품인지가 미리 보증되고, 상기 피관리 제조 라인과 동일한 제조 장치의 라인 구성을 갖고, 상기 피관리 제조 라인과 병존하여 설치된 기준 제조 라인에 의해 제조된 기준 디바이스의 특성을 측정한 결과를 취득하는 기준 특성 측정부;
    상기 복수의 제조 공정 가운데 일부의 제조 공정을 상기 피관리 제조 라인의 당해 일부의 제조 공정에 대응하는 상기 제조 장치에 의해 처리하고, 다른 제조 공정을 상기 기준 제조 라인의 당해 다른 제조 공정에 대응하는 상기 제조 장치에 의해 처리해서, 비교 디바이스를 제조하는 비교 디바이스 제조 제어부;
    상기 비교 디바이스의 특성을 측정하는 비교 특성 측정부;
    상기 기준 디바이스의 특성과 상기 비교 디바이스의 특성을 비교하는 특성 비교부; 및
    상기 특성의 차이에 기초하여 상기 비교 디바이스를 처리한 상기 피관리 제조 라인의 상기 일부의 제조 공정에서 이용한 상기 제조 장치의 양부를 판정하는 판정부를 포함하는 관리 장치.
  13. 제1항에 기재된 관리 방법에 의해 관리된 상기 피관리 제조 라인을 이용해서 전자 디바이스를 제조하는 디바이스 제조 방법.
  14. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 피관리 제조 라인에 대해서 각각의 제조 공정에서 이용되는 각각의 제조 장치를 관리하는 관리 방법에 있어서,
    동일한 제조 라인에 의해 제조된 제1 디바이스 및 제2 디바이스를 준비하는 준비 단계;
    상기 복수의 제조 공정을 실행할 수 있는 미리 정해진 기준 제조 라인에서 이용되는 플라즈마 조사 장치에 의해 상기 제1 디바이스에 플라즈마를 조사하는 제1 플라즈마 조사 단계;
    상기 피관리 제조 라인에서 이용되는 플라즈마 조사 장치에 의해 상기 제2 디바이스에 플라즈마를 조사하는 제2 플라즈마 조사 단계;
    상기 플라즈마가 조사된 상기 제1 디바이스 및 상기 제2 디바이스의 특성을 각각 측정하는 특성 측정 단계;
    상기 제1 디바이스의 특성과 상기 제2 디바이스의 특성을 비교하는 특성 비교 단계; 및
    상기 특성의 차이에 기초하여 상기 피관리 제조 라인에서의 상기 플라즈마 조사 장치의 양부를 판정하는 판정 단계를 포함하는 관리 방법.
KR1020087009200A 2005-09-27 2005-09-27 관리 방법 및 관리 장치 KR100966479B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/017755 WO2007036985A1 (ja) 2005-09-27 2005-09-27 管理方法、及び管理装置

Publications (2)

Publication Number Publication Date
KR20080050499A KR20080050499A (ko) 2008-06-05
KR100966479B1 true KR100966479B1 (ko) 2010-06-29

Family

ID=37899425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087009200A KR100966479B1 (ko) 2005-09-27 2005-09-27 관리 방법 및 관리 장치

Country Status (6)

Country Link
US (1) US7848828B2 (ko)
EP (1) EP1947539A4 (ko)
JP (1) JP4147262B2 (ko)
KR (1) KR100966479B1 (ko)
TW (1) TWI397104B (ko)
WO (1) WO2007036985A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1901356A4 (en) * 2005-07-04 2012-03-07 Nat University Corp Tohoku Unversity TEST CIRCUIT, WAFER, MEASURING DEVICE, COMPONENT MANUFACTURING METHOD AND DISPLAY EQUIPMENT
JP5130037B2 (ja) 2007-12-27 2013-01-30 株式会社日立製作所 ボトルネック装置抽出方法およびボトルネック装置抽出支援装置
JP2012141372A (ja) * 2010-12-28 2012-07-26 Toshiba Corp マスク判定方法、露光方法および半導体装置の製造方法
CN103760881B (zh) * 2014-02-20 2016-01-27 北京七星华创电子股份有限公司 一种物料使用情况的监控管理方法及系统
US10317891B2 (en) * 2015-11-23 2019-06-11 Toyota Motor Engineering & Manufacturing North America, Inc. Operator and manufacturing quality traceability
US10496289B2 (en) * 2016-06-16 2019-12-03 Nuvoton Technology Corporation System and methods for increasing useful lifetime of a flash memory device
CN106643506A (zh) * 2017-01-17 2017-05-10 宁波舜宇智能科技有限公司 工件测量系统和方法
JP6851688B2 (ja) * 2017-04-21 2021-03-31 株式会社ディスコ 加工工具の管理方法
JP7340906B2 (ja) 2017-09-07 2023-09-08 東洋製罐株式会社 容器生産管理システム及び方法
JP6710232B2 (ja) * 2018-02-27 2020-06-17 三菱重工業株式会社 管理装置、管理方法およびプログラム。

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1170445A (ja) * 1997-08-29 1999-03-16 Nec Kyushu Ltd 製造プロセス変更管理装置及び製造プロセス変更管理方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5365078A (en) * 1976-11-24 1978-06-10 Toshiba Corp Production of junction type field effect transistor
JPS6050940A (ja) * 1983-08-31 1985-03-22 Toshiba Corp 半導体集積回路
US4766395A (en) * 1985-10-15 1988-08-23 Dolby Ray Milton Circuits to provide desired conductance characteristics using a FET
JPH0616475B2 (ja) * 1987-04-03 1994-03-02 三菱電機株式会社 物品の製造システム及び物品の製造方法
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
DE69426818T2 (de) * 1994-06-10 2001-10-18 St Microelectronics Srl Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
US5793650A (en) * 1995-10-19 1998-08-11 Analog Devices, Inc. System and method of identifying the number of chip failures on a wafer attributed to cluster failures
DE69738979D1 (de) * 1996-03-19 2008-10-23 Hitachi Ltd Prozesssteuerungssystem
US6522939B1 (en) * 1996-07-01 2003-02-18 Robert D. Strauch Computer system for quality control correlation
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
US5966527A (en) * 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US5896294A (en) * 1997-03-11 1999-04-20 Advanced Micro Devices, Inc. Method and apparatus for inspecting manufactured products for defects in response to in-situ monitoring
JPH1123659A (ja) * 1997-07-07 1999-01-29 Nec Corp 半導体装置のテストシステム
US5933351A (en) * 1997-11-12 1999-08-03 Texas Instruments Incorporated System and method for locating dies cut from a silicon wafer on a wafer table
JP4077951B2 (ja) * 1998-01-14 2008-04-23 株式会社ルネサステクノロジ 欠陥解析方法、記録媒体及び工程管理方法
US6263255B1 (en) * 1998-05-18 2001-07-17 Advanced Micro Devices, Inc. Advanced process control for semiconductor manufacturing
SG74705A1 (en) * 1999-03-12 2001-06-19 Sony Electronics Singapore Pte A monitoring system for monitoring processing equipment
JP2000269108A (ja) * 1999-03-15 2000-09-29 Sharp Corp 半導体製造装置の管理システム
JP3415546B2 (ja) * 2000-02-24 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6507800B1 (en) * 2000-03-13 2003-01-14 Promos Technologies, Inc. Method for testing semiconductor wafers
TW502132B (en) * 2000-08-30 2002-09-11 Toshiba Corp Method for producing photomask
JP4507379B2 (ja) * 2000-10-02 2010-07-21 ソニー株式会社 Ｃｍｏｓ集積回路の良品判定方法
JP2002333919A (ja) * 2001-05-11 2002-11-22 Sony Corp 生産管理システムの判定値算出装置、方法及び記録媒体
TWI266999B (en) * 2001-10-10 2006-11-21 Semiconductor Energy Lab Production system and production method
DE10207526A1 (de) * 2002-02-22 2003-09-04 Siemens Ag Verfahren zur automatischen Aufzeichnung eines Eingriffes in eine Produktionsanlage
JP3768932B2 (ja) * 2002-07-18 2006-04-19 松下電器産業株式会社 電子デバイスの製造方法
JP2004133620A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 製造ライン監視システム
JP4302965B2 (ja) * 2002-11-01 2009-07-29 株式会社日立ハイテクノロジーズ 半導体デバイスの製造方法及びその製造システム
US6878560B1 (en) * 2002-11-22 2005-04-12 Advanced Micro Devices, Inc. Fab correlation system
US7308367B2 (en) * 2003-02-03 2007-12-11 Qcept Technologies, Inc. Wafer inspection system
JP2004253637A (ja) * 2003-02-20 2004-09-09 Hitachi High-Technologies Corp 半導体装置及び半導体製造管理システム
JP4449319B2 (ja) * 2003-03-25 2010-04-14 株式会社デンソー 製造管理方法
JP4138613B2 (ja) * 2003-09-05 2008-08-27 株式会社東芝 製造工程設計方法及び製造工程設計支援方法
JP2005109056A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体素子の検査装置
JP2006039059A (ja) * 2004-07-23 2006-02-09 Toshiba Corp フォトマスクデータの作成方法およびフォトマスクの製造方法
US7381577B2 (en) * 2005-04-19 2008-06-03 International Business Machines Corporation Early detection test for identifying defective semiconductor wafers in a front-end manufacturing line

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1170445A (ja) * 1997-08-29 1999-03-16 Nec Kyushu Ltd 製造プロセス変更管理装置及び製造プロセス変更管理方法

Also Published As

Publication number Publication date
US20090081819A1 (en) 2009-03-26
JPWO2007036985A1 (ja) 2009-04-02
US7848828B2 (en) 2010-12-07
JP4147262B2 (ja) 2008-09-10
TW200715363A (en) 2007-04-16
KR20080050499A (ko) 2008-06-05
WO2007036985A1 (ja) 2007-04-05
EP1947539A1 (en) 2008-07-23
EP1947539A4 (en) 2011-05-18
TWI397104B (zh) 2013-05-21

Similar Documents

Publication Publication Date Title
KR100966479B1 (ko) 관리 방법 및 관리 장치
KR100991408B1 (ko) 테스트용 회로, 웨이퍼, 측정장치, 디바이스 제조방법 및표시장치
US7774081B2 (en) Manufacturing system, manufacturing method, managing apparatus, managing method and computer readable medium
TWI392880B (zh) 元件識別方法、元件製造方法以及電子元件
US20100109005A1 (en) Semiconductor device comprising a distributed interconnected sensor structure for die internal monitoring purposes
CN101673048B (zh) 掩模图形检查、曝光条件验证、半导体器件的制造方法
US6624078B1 (en) Methods for analyzing the effectiveness of wafer backside cleaning
JP4776598B2 (ja) 管理方法、管理装置、及びデバイス製造方法
US7804317B1 (en) Test device for determining charge damage to a transistor
CN101273311B (zh) 管理方法及管理装置
JP4813440B2 (ja) 電子デバイス及び解析方法
CN103824802A (zh) 半导体结构的形成方法
JP4918440B2 (ja) 製造システム、製造方法、管理装置、管理方法、およびプログラム
US7745238B2 (en) Monitoring of temperature variation across wafers during processing
US20030197175A1 (en) Test structure for evaluating antenna effects
CN100481317C (zh) 集成电路制造的扫描电子显微镜的样品结构及其制备方法
JP2000040717A (ja) Ｔａｂテープおよびｔａｂテープの電気的特性測定試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee