CN103824802A

CN103824802A - 半导体结构的形成方法

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Publication number: CN103824802A
Application number: CN201410078926.2A
Authority: CN
Inventors: 张振兴
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2014-03-05
Filing date: 2014-03-05
Publication date: 2014-05-28
Anticipated expiration: 2034-03-05
Also published as: CN103824802B

Abstract

一种半导体结构的形成方法，包括：在若干衬底表面形成底部抗反射薄膜和图形化层，所述图形化层暴露出部分底部抗反射薄膜表面；以所述图形化层为掩膜，刻蚀若干衬底表面的底部抗反射薄膜，直至暴露出衬底表面为止，形成底部抗反射层；测试底部抗反射层以获得第一尺寸；所述第一尺寸通过不同的实验条件获得，通过量测整片晶圆各个区域的第一尺寸以得到最优方案；最优衬底被继续刻蚀以在衬底内形成开口；在形成开口之后，测试所述开口以获得第二尺寸；其余的衬底被重工，去除所述图形化层和底部抗反射层之后，再次形成图形化层和底部抗反射层，以继续做第一尺寸的实验设计，由此反复。该半导体结构的形成方法减少工艺时间、节省成本、提高工艺效率。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着集成电路向亚微米尺寸发展，器件的集成度不断提高，而器件尺寸不断缩小，因而对器件尺寸精确度的要求更为严格。在目前的半导体器件制造中，常采用浅沟槽隔离结构（STI，Shallow Trench Insulation）进行衬底内的有源区之间的隔离。图1至图3是现有技术形成浅沟槽隔离结构的过程的剖面结构示意图。

请参考图1，在衬底100表面形成掩膜薄膜101；在掩膜薄膜101表面形成底层抗反射薄膜102；在底层抗反射薄膜102表面形成光刻胶层103。

请参考图2，以所述光刻胶层103为掩膜，刻蚀所述底层抗反射薄膜102和掩膜薄膜101，直至暴露出衬底100表面为止，形成底层抗反射层102a和掩膜层101a。

请参考图3，以所述掩膜层101a为掩膜，刻蚀所述衬底100，在所述衬底100内形成沟槽104，所述沟槽104用于填充满介质材料，以在所述沟槽104内形成浅沟槽隔离结构。

为了保证工艺制程能够使所形成的浅沟槽隔离结构符合设计需求，在形成沟槽104之后，需要对所述沟槽104的尺寸进行检测，并针对检测得到的沟槽尺寸数据进行分析，以改进形成所述沟槽104的工艺制程，直至得到最优的工艺制程。

然而，现有对沟槽尺寸进行检测，直至得到最优的工艺制程的过程复杂，且成本较高。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，减少工艺时间、节省成本、且提高工艺效率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

步骤S101，提供若干衬底；

步骤S102，在所述若干衬底表面形成底部抗反射薄膜、以及位于所述底部抗反射薄膜表面的图形化层，所述图形化层暴露出部分底部抗反射薄膜表面；

步骤S103，以所述图形化层为掩膜，刻蚀若干衬底表面的底部抗反射薄膜，直至暴露出衬底表面为止，形成底部抗反射层；

步骤S104，测试所述底部抗反射层的尺寸，获得第一尺寸；

当所述第一尺寸符合底部抗反射层的预设尺寸时，执行步骤S105，以所述图形化层为掩膜，刻蚀所述衬底，在所述衬底内形成开口；

步骤S106，在所述衬底内形成开口之后，测试所述开口的尺寸，获得第二尺寸；

当所述第一尺寸不符合底部抗反射层的预设尺寸时，执行步骤S107，去除所述图形化层和底部抗反射层；

在去除所述图形化层和底部抗反射层之后，再次执行步骤S102至步骤S104，直至所获得的第一尺寸符合底部抗反射层的预设尺寸为止。

可选的，所述衬底为半导体衬底。

可选的，所述图形化层覆盖的区域为有源区。

可选的，所述半导体衬底表面还形成有器件层，所述底部抗反射层形成于所述器件层表面。

可选的，所述第一尺寸为相邻底部抗反射层之间的距离。

可选的，所述第二尺寸为开口顶部尺寸。

可选的，所述衬底和底部抗反射层之间还形成有掩膜层。

可选的，所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅中的一种或多种组合，所述掩膜层的材料与底部抗反射层的材料不同。

可选的，所述衬底的数量大于或等于5个，且形成各衬底表面的图形化层和底部抗反射薄膜的工艺不同。

可选的，所述图形化层的材料为光刻胶。

与现有技术相比，本发明的技术方案具有以下优点：

在以图形化层为掩膜刻蚀形成底部抗反射层之后，对所述底部抗反射层进行测试以获得第一尺寸，当所述第一尺寸符合预设尺寸时，在进行后续刻蚀衬底的工艺，当所述第一尺寸不符合预设尺寸时，则去除所述图形化层电和底部抗反射层，并再次形成底部抗反射薄膜和图形化层进行刻蚀，以形成新的底部抗反射层，直至底部抗反射层的尺寸符合预设尺寸为止。所述第一尺寸通过不同的实验条件获得，通过量测整片晶圆各个区域（shoot or die）的第一尺寸以得到最优方案；最优衬底被继续用于刻蚀以在衬底内形成开口；在形成开口之后，测试所述开口以获得第二尺寸。而其余的不符合要求的衬底被重复前序工艺，即去除所述图形化层和底部抗反射层之后，再次形成图形化层和底部抗反射层，以继续做第一尺寸的实验设计，直至第一尺寸符合预设尺寸位置，由此反复。上述过程中，无需对衬底进行刻蚀，以此避免了衬底的浪费，能够节省成本；而且，在形成底部抗反射层之后即进行检测，使得工艺时间缩短，提高了测试效率；此外，在形成底部抗反射层之后进行检测，能够更准确地确定影响开口尺寸的工艺步骤。

附图说明

图1至图3是现有技术形成浅沟槽隔离结构的过程的剖面结构示意图；

图4是本发明实施例的半导体结构的形成过程的流程示意图；

图5至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有对沟槽尺寸进行检测，直至得到最优的工艺制程的过程复杂，且成本较高。

经过研究发现，为了获得最佳的工艺制程以形成符合设计标准的沟槽，需要在完成每一批次的刻蚀沟槽的工艺之后，对该批次所形成的沟槽尺寸、深度、以及相邻沟槽之间的距离进行测试，针对所获得的数据进行分析，以调整该批次的工艺制程，再以调整后的工艺制程进行下一批次的沟槽形成工艺。由于无法保证各批次所采用的工艺制程是否能够获取符合设计标准的沟槽，因此每一批次的衬底数量不超过5片，以减少损失。然而，每完成一批次的沟槽形成工艺，再对该批次的沟槽进行测试，使得工艺时间拉长、且工艺复杂；而且，当衬底形成有不符合设计标准的沟槽时，所述衬底无法继续使用，导致生产成本的提高。

为了解决上述问题，本发明提供了一种半导体结构的形成方法，其中，在以图形化层为掩膜刻蚀形成底部抗反射层之后，对所述底部抗反射层进行测试以获得第一尺寸，当所述第一尺寸符合预设尺寸时，在进行后续刻蚀衬底的工艺，当所述第一尺寸不符合预设尺寸时，则去除所述图形化层电和底部抗反射层，并再次形成底部抗反射薄膜而和图形化层进行刻蚀，已形成新的底部抗反射层，直至底部抗反射层的尺寸符合预设尺寸为止。上述过程中，无需对衬底进行刻蚀，以此避免了衬底的浪费，能够节省成本；而且，在形成底部抗反射层之后即进行检测，使得工艺时间缩短，提高了测试效率；此外，在形成底部抗反射层之后进行检测，能够更准确地确定影响开口尺寸的工艺步骤。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图4，图4是本发明实施例的半导体结构的形成过程的流程示意图，包括：

步骤S101，提供若干衬底；

步骤S104，测试所述底部抗反射层的尺寸，获得第一尺寸；

以下将结合附图对本发明实施例的半导体结构的形成过程进行详细说明。

请参考图5，执行步骤S101，提供若干衬底200；步骤S102，在所述若干衬底200表面形成底部抗反射薄膜201、以及位于所述底部抗反射薄膜201表面的图形化层202，所述图形化层202暴露出部分底部抗反射薄膜201表面。

所述衬底200为用于实验设计方法（DOE，Design Of Experiments）的衬底，即通过在所述衬底200内或表面形成半导体结构，并检测所形成的半导体结构的尺寸是否符合设计标准，以确定形成所述半导体结构的工艺是否符合设计需求。

在本实施例中，所述衬底200为半导体衬底，所述半导体衬底包括：硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等）。本实施例中，所述衬底200为硅衬底。

在本实施例中，由于后续在刻蚀底部抗反射薄膜201之后，即对所形成的底部抗反射层进行检测，因此，所述衬底200不会被消耗，在节省成本的同时，还能够增加进行同一批次工艺制程的衬底200数量，从而节省半导体形成和检测的时间。同一批次的衬底200数量大于或等于5个；本实施例中，同一批次的衬底200数量200为5个，而且同一批次的各衬底200表面的图形化层202和底部抗反射薄膜201的形成工艺各不相同，从而通过测试同一批次的刻蚀结果，在后续刻蚀底部抗反射薄膜201之后，能够获得不同工艺对所形成的底部抗反射层尺寸的影响。

所述图形化层202用于定义所述衬底的有源区，即所述图形化层202覆盖的区域为有源区（ACT），所述有源区的衬底200表面用于形成器件结构，例如晶体管的栅极结构、熔丝结构、电容结构或电阻结构等。在本实施例中，所述图形化层202的材料为光刻胶，所述图形化层202的形成工艺为：采用旋涂工艺在衬底200表面形成光刻胶薄膜；对所述光刻胶薄膜进行曝光显影，以暴露出部分底部抗反射薄膜，形成图形化层。其中，所述底部抗反射薄膜201用于在曝光显影的过程中，防止光线在图形化层202的底部发生漫反射，保证所形成的图形化层202的图形精确标准。

本实施例中，所述衬底200和底部抗反射薄膜201层之间还形成有掩膜薄膜203，所述掩膜薄膜203用于作为后续在衬底200内刻蚀形成开口的掩膜。所述掩膜薄膜203的形成工艺为化学气相沉积工艺，所述掩膜薄膜203的材料为氮化硅、氧化硅、氮氧化硅中的一种或多种组合；本实施例中，所述掩膜薄膜203的材料与底部抗反射薄膜201的材料不同，使所述掩膜薄膜203和底部抗反射薄膜201之间具有刻蚀选择性，在后续刻蚀底部抗反射薄膜201时，保留所述掩膜薄膜203。本实施例中，所述掩膜薄膜203的材料为氮化硅。所述底部抗反射薄膜201的材料为有机材料或不透光材料，在本实施例中为氮氧化硅。

此外，本实施例中，所述衬底200和掩膜薄膜203之间还形成有衬垫氧化层，所述衬垫氧化层的形成工艺为热氧化工艺或化学气相沉积工艺，所述衬垫氧化层用于增强衬底200和掩膜薄膜203之间的结合能力，保证后续以掩膜层为掩膜刻蚀形成的开口形貌良好。

在另一实施例中，所述半导体衬底表面还形成有器件层，所述底部抗反射层形成于所述器件层表面；所述器件层包括用于半导体器件、用于电连接所述半导体器件的电互连结构、用于电隔离所述半导体器件和电互连结构的绝缘层，后续形成的掩膜层作为刻蚀所述器件结构的掩膜。

请参考图6，执行步骤S103，以所述图形化层202为掩膜，刻蚀若干衬底200表面的底部抗反射薄膜201（如图5所示），直至暴露出衬底200表面为止，形成底部抗反射层201a。

所述刻蚀底部抗反射薄膜201的工艺为各向异性的干法刻蚀工艺，刻蚀形成的底部抗反射层201a和图形化层202作为后续刻蚀形成掩膜层的掩膜。所形成的底部抗反射层201a的侧壁相对于衬底200表面垂直，且所述底部抗反射层201a的侧壁与图形化层202的侧壁齐平，即所述底部抗反射层201a平行于衬底200表面方向的图形与所述图形化层202的图形保持一致。后续能够通过测试所述图形化层202的图形尺寸获取所述底部抗反射层201a的尺寸，通过分析所获得的底部抗反射层201a的尺寸，能够得知形成所述底部抗反射层201a的工艺是否能够满足设计需求。

在形成后续开口的过程中，多种因素会对所形成的开口尺寸造成影响，其中包括所述底部抗反射层201a的尺寸和形貌、所述图形化层的尺寸和形貌、后续形成的掩膜层的尺寸和形成、以及后续刻蚀衬底200的工艺。为了使所形成的开口尺寸满足设计需求，需要确定工艺过程中造成开口尺寸发生偏差的具体工艺步骤，并对该工艺步骤的参数进行调整，以改善所形成的开口尺寸和形貌。本实施例中，在形成底部抗反射层201a之后即对所述底部抗反射层201a进行测试，能够得到所形成的底部抗反射层201a的尺寸是否满足技术标准，从而知晓形成所述底部抗反射层201a的工艺是否满足技术需求。而且，由于在形成底部抗反射层201a之后即进行测试，不会对衬底200造成消耗，避免造成浪费，从而节省工艺成本。此外，在形成底部抗反射层201a之后即进行测试，则无需形成后续的开口，且检测底部抗反射层201a尺寸的方法简单、时间较短，从而能够减少实验设计方法（DOE）的总体时间。

请参考图7，执行步骤S104，测试所述底部抗反射层201a的尺寸，获得第一尺寸。

在形成底部抗反射层201a之后，刻蚀所述衬底200之前，测试所述底部抗反射层201a的尺寸，若所述底部抗反射层201a的尺寸不符合预设尺寸，则不必再继续后续的刻蚀掩膜薄膜203和衬底的工艺，从而能够避免对衬底的消耗，而且能够使实验设计方法（DOE）的时间缩短；若所述底部抗反射层201a的尺寸能够符合预设尺寸，即说明形成图形化层202、底部抗反射薄膜201（如图5所示）、以及刻蚀底部抗反射薄膜201的工艺能够满足技术需求；并且能够继续后续刻蚀掩膜薄膜203和衬底200的工艺，以此能够确定刻蚀掩膜薄膜203和衬底200的工艺是否能够满足技术需求，因此更易于确定并改善所形成开口的尺寸和形貌产生影响的工艺步骤。

本实施例中，所述第一尺寸为相邻底部抗反射层201a之间的距离CD1；此外，还需要对所述底部抗反射层201a的特征尺寸均匀度（CDU，CriticalDimension Uniformity）进行检测，即检测整体晶圆表面所有第一尺寸的均匀度。其中，由于所述底部抗反射层201a平行于衬底200表面方向的图形与所述图形化层202的图形保持一致，因此，通过测试所述图形化层202的平行于衬底200表面方向的图形尺寸，即能够获得所述底部抗反射层201a的尺寸；具体的，通过测试所述图形化层202平行于衬底200表面方向的尺寸、以及相邻图形化层202之间的距离，即能够得到相邻底部抗反射层201a之间的距离CD1。在本实施例中，测试所述图形化层202平行于衬底200表面方向尺寸的方法为显影后检测（ADI，After Develop Inspection）方法。需要说明的是，本实施例中，需要对整片晶圆衬底200各个区域的第一尺寸进行测量，而测量整片衬底200各区域第一尺寸的方式为全局特征尺寸（Full MappingCD）的测量方式，能够对衬底200的各区域（shoot or die）进行测量，从而能够获取整片衬底200表面的底层抗反射层的第一尺寸，以及第一尺寸的均匀度。

请参考图8，当所述第一尺寸符合底部抗反射层201a的预设尺寸时，执行步骤S105，以所述图形化层202为掩膜，刻蚀所述衬底200，在所述衬底200内形成开口204。

所述预设尺寸为所述底部抗反射层201a符合设计标准的尺寸，当所述第一尺寸符合底部抗反射层201a的预设尺寸时，即说明前序形成底部抗反射薄膜201（如图5所示）、形成图形化层202、以及刻蚀底部抗反射薄膜201的工艺制程能够满足技术需求。

当所述第一尺寸符合底部抗反射层201a的预设尺寸时，以所述图形化层202为掩膜，刻蚀所述衬底200以形成开口204，则通过测试所形成的开口204尺寸和形貌，能够单独判断所述刻蚀工艺是否能够满足技术需求，更易确定具体发生问题的工艺步骤，使得实验设计方法（DOE）所得到的结果更为准确，同时减少了衬底200的消耗，从而节省成本。

所述刻蚀衬底200的工艺为各向异性的干法刻蚀工艺，在本实施例中，所述衬底200为硅衬底，所述各向异性的干法刻蚀工艺对所述硅衬底进行刻蚀。本实施例中，所述衬底200和底部抗反射层201a之间还具有掩膜薄膜203（如图5所示），在刻蚀所述衬底200之前，以所述图形化层202和底部抗反射层201a为掩膜刻蚀掩膜薄膜203，直至暴露出衬底200表面为止，形成掩膜层203a。所述掩膜层203a相对于衬底200具有刻蚀选择性，且具有一定的物理强度，能够在刻蚀衬底200的过程中，保持掩膜层203a图形的稳定性。此外，本实施例中，所述掩膜层203a和衬底200之间还具有衬垫氧化层，在刻蚀所述掩膜薄膜203之后，刻蚀所述衬垫氧化层直至暴露出衬底200表面，所述衬垫氧化层能够增强掩膜层203a和衬底200之间的结合能力，以保证刻蚀形成的开口204形貌。

请参考图9，执行步骤S106，在所述衬底200内形成开口204之后，测试所述开口204的尺寸，获得第二尺寸。

通过对所获得的第二尺寸进行分析和判断，能够对形成开口204的刻蚀工艺进行改善，直至所述开口204的形貌和尺寸满足设计需求。本实施例中，所述第二尺寸为开口204的顶部尺寸CD2；此外，还需要对开口204的特征尺寸均匀度（CDU，Critical Dimension Uniformity）进行检测，即检测整体晶圆表面所有第二尺寸的均匀度。本实施例中，所述测试开口204尺寸的方法为刻蚀后检查（AEI，After Etch Inspection）方法；具体的，在形成所述开口204之后，对所述衬底200进行切片，以暴露出如图9所示的剖面结构，采用扫描电镜（SEM，Scan Electron Microscope）对所述剖面结构进行检测，以获取所述第二尺寸的数据。

请参考图10，当所述第一尺寸不符合底部抗反射层201a的预设尺寸时，执行步骤S107，去除所述图形化层202（如图7所示）和底部抗反射层201a（如图7所示）。

由于所述第一尺寸不符合底部抗反射层201a的预设尺寸，以所述底部抗反射层201a为掩膜刻蚀掩膜薄膜203和衬底200之后，所形成的开口尺寸也无法符合设计标准，因此，不必继续对衬底200进行刻蚀，以避免对衬底200的浪费。本实施例中，当所述第一尺寸不符合底部抗反射层201a的预设尺寸时，去除所述图形化层202和底部抗反射层201a，并对形成所述图形化层202和底部抗反射层201a的工艺进行优化改进，以改进后的工艺在下一批次的衬底表面形成图形化层202和底部抗反射层201a，因此，需要去除所述图形化层202和底部抗反射层201a。在去除所述图形化层202和底部抗反射层201a之后，再次执行步骤S102至步骤S104，直至所获得的第一尺寸符合底部抗反射层201a的预设尺寸为止。

其中，去除图形化层202和底部抗反射层201a的工艺为湿法清洗工艺，由于所述掩膜薄膜203与底部抗反射层201a之间具有刻蚀选择性，因此所述湿法清洗工艺不易对所述掩膜薄膜203表面造成损伤，使得去除所述图形化层202和底部抗反射层201a后的衬底200能够被重复利用，从而减少了衬底200的损耗，节省生产成本。

本实施例中，在以图形化层为掩膜刻蚀形成底部抗反射层之后，对所述底部抗反射层进行测试以获得第一尺寸，当所述第一尺寸符合预设尺寸时，在进行后续刻蚀衬底的工艺，当所述第一尺寸不符合预设尺寸时，则去除所述图形化层和底部抗反射层，并再次形成底部抗反射薄膜和图形化层进行刻蚀，以形成新的底部抗反射层，直至底部抗反射层的尺寸符合预设尺寸为止。所述第一尺寸通过不同的实验条件获得，通过量测整片晶圆各个区域的第一尺寸以得到最优方案；最优衬底被继续用于刻蚀以在衬底内形成开口；在形成开口之后，测试所述开口以获得第二尺寸。而其余的不符合要求的衬底被重复前序工艺，即去除所述图形化层和底部抗反射层之后，再次形成图形化层和底部抗反射层，以继续做第一尺寸的实验设计，直至第一尺寸符合预设尺寸位置，由此反复。上述过程中，无需对衬底进行刻蚀，以此避免了衬底的浪费，能够节省成本；而且，在形成底部抗反射层之后即进行检测，使得工艺时间缩短，提高了测试效率；此外，在形成底部抗反射层之后进行检测，能够更准确地确定影响开口尺寸的工艺步骤。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

步骤S101，提供若干衬底；

步骤S104，测试所述底部抗反射层的尺寸，获得第一尺寸；

2.如权利要求1所述半导体结构的形成方法，其特征在于，所述衬底为半导体衬底。

3.如权利要求2所述半导体结构的形成方法，其特征在于，所述图形化层覆盖的区域为有源区。

4.如权利要求2所述半导体结构的形成方法，其特征在于，所述半导体衬底表面还形成有器件层，所述底部抗反射层形成于所述器件层表面。

5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一尺寸为相邻底部抗反射层之间的距离。

6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二尺寸为开口顶部尺寸。

7.如权利要求1所述半导体结构的形成方法，其特征在于，所述衬底和底部抗反射层之间还形成有掩膜层。

8.如权利要求7所述半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氧化硅、氮氧化硅中的一种或多种组合，所述掩膜层的材料与底部抗反射层的材料不同。

9.如权利要求1所述半导体结构的形成方法，其特征在于，所述衬底的数量大于或等于5个，且形成各衬底表面的图形化层和底部抗反射薄膜的工艺不同。

10.如权利要求1所述半导体结构的形成方法，其特征在于，所述图形化层的材料为光刻胶。