JP3415546B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特にMOSFETのゲート絶縁膜の形成
方法に関する。
【0002】
【従来の技術】CMOSLSIの高集積化および高性能
化を進めるために、その基本素子であるMOSFETは
微細化の一途をたどっており、現在ではゲート電極長が
0.13μmのMOSFETが開発されるに至ってい
る。このMOSFETの微細化に伴ないCMOSLSI
のゲート絶縁膜の膜厚は2.8nm以下になるまで薄膜
化されている。
【0003】ゲート電極長が0.3μmレベルのCMO
SLSIにおけるMOSFETのゲート電極には、製造
プロセスの簡便性よりnMOS、pMOSに関わらずn
型半導体が適用されており、例えば多結晶シリコンをゲ
ート絶縁膜の形成直後に成膜し、リン拡散を行うなどし
てn型半導体のゲート電極が形成されていた。
【0004】このプロセスを用いると、pMOSFET
はゲート電極をn型半導体とする埋め込みチャネル型の
pMOSFETになるが、この構造には短チャネル効果
が顕著に現れるため、製造ばらつきによるゲート長寸法
の変動に対してしきい値電圧が著しく変動するという問
題が存在した。このしきい値電圧の変動は集積回路の設
計に制約を与えたり、回路動作を不安定にすることか
ら、製品の良品率を低下させる要因になる。
【0005】そこで、ゲート長0.3μmレベルのMO
FETで構成される集積回路の製造プロセスにおいては
pMOSFETのしきい値電圧を比較的高く設定するこ
とでこの問題に対処していた。
【0006】しかしながら、ゲート長が0.3μm以下
のゲート電極を有するCMOSLSIでは、従来5Vも
しくは3.3Vであった電源電圧が2.5V以下に設定
されるため、必然的にしきい値電圧も従来より低く設定
する必要がある。またMOSFETの微細化を進めてゲ
ート長寸法を小さくする場合には、更に電源電圧を下げ
る必要があり、短チャネル効果が現れにくいゲート電極
をp型半導体とする表面チャネル型pMOSFETが実
用化されるようになった。
【0007】すなわち、nMOSFETのゲート電極を
n型、pMOSFETのゲート電極をp型半導体とする
p−nゲート構造を有するCMOSLSIが主流になっ
た。しかしながら、このp−nゲート構造を有するCM
OSLSIを開発するためには以下に述べるような問題
が生じた。
【0008】pMOSFETのゲート電極をp型半導体
とするためには、ボロンを多結晶シリコン中に導入して
高温の熱処理を行う。ここでボロンが用いられる理由
は、ボロンはシリコン中における電気的活性化率が高い
ということに由来するが、またこの他にも、ソース電極
およびドレイン電極を形成する際のイオン注入にボロン
を適用するため、この際に同時にゲート電極にボロンを
導入するプロセスが簡便であるという理由もある。
【0009】しかしながら、ゲート絶縁膜の膜厚が4n
m程度のレベルまで薄膜化された場合、ゲート多結晶シ
リコン中のボロンの拡散がゲート絶縁膜で止まらず、p
MOSFETのチャネル領域にまで拡散するという問題
が発生した。このボロン突き抜けと称される現象が起き
ると閾値電圧の制御性が悪化する。またゲート絶縁膜の
信頼性が損なわれるという問題が生じることが知られて
いる。
【0010】そこで、このボロン突き抜けが起きないよ
うにするために、ゲート絶縁膜中に窒素を導入するゲー
ト絶縁膜成膜法が考案された。この方法として、例え
ば、C.T.LiuらによるSymposium on
VLSI Technology,1996年6月,
P18の記載のように、ゲート酸化を行う前のシリコン
基板に窒素をイオン注入により導入する方法や、他に
も、L.K.HanらによるElectron Dev
ices Letter,vol.16.1995,P
319の記載のように、ゲート酸化を行った後に一酸化
窒素ガス雰囲気中で加熱するという方法がある。
【0011】このような手段を用いた場合、窒素をモル
分率で10%近く酸化シリコン膜中に導入することがで
きるため、効果的にボロン突き抜けを抑制することがで
きるようになった。
【0012】
【発明が解決しようとする課題】しかしながら、MOS
FETのスケーリングに伴うゲート絶縁膜の薄膜化の進
行により、以下に述べるBT(Bias Temper
ature)不安定と称される新たな問題が生じるよう
になった。
【0013】CMOSLSIには高速動作と低消費電力
という相反する要求がある。これを実現するためにはゲ
ート絶縁膜を薄膜化して対処することが一般的であり、
ゲート絶縁膜に印加される電界は増加の一途をたどって
いた。この結果、ゲート長0.13μmの世代における
ゲート絶縁膜に印加される電界は6MV/cmにまで及
ぶようになった。このような状況の下で、CMOSLS
Iを動作させると、pMOSFETの閾値電圧が徐々に
変動し、電流駆動能力が低下するという問題が発生す
る。これが、S.OgawaらによるPHYSICAL
REVIEWB,vol.51,1995,P421
8で報告されているBT不安定性と称される現象であ
り、CMOSLSIの長期信頼性を決定する要素になっ
た。
【0014】この現象は、pMOSFETの反転層に発
生したホールが、高温の状況下でゲート絶縁膜/シリコ
ン基板界面で電気化学反応を引き起こし、その結果正の
固定電荷が発生するという現象である。このBT不安定
性は窒素がゲート絶縁膜中に存在するか否かに依らず起
きる現象であるものの、窒素が存在することでより顕著
に起きる現象であるということが認められた。
【0015】本発明の目的は、高温バイアスの状況下で
のゲート絶縁膜/シリコン基板界面の固定電荷発生によ
るpMOSFETの駆動能力低下により、半導体装置の
長期信頼性低下を抑制することのできる半導体装置の製
造方法を提供することにある。
【0016】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の所定領域の表面を露出させる工
程と、前記半導体基板に熱処理を施して前記半導体基板
の表面にゲート酸化膜を形成する工程とを有する半導体
装置の製造方法であって、前記熱処理工程が、前記半導
体基板と前記ゲート酸化膜との界面において水素で終端
化されたダングリングボンドが生じることを防ぐよう
に、水素原子を含まない酸化性雰囲気中での酸化に続い
て、水素原子を含まない一酸化窒素雰囲気中での酸化に
より行われる工程であり、前記ゲート酸化膜を形成する
工程で形成されるゲート酸化膜は内部回路トランジスタ
を構成し、前記半導体基板の所定領域の表面を露出させ
る工程の前に、前記半導体基板の表面に前記内部回路ト
ランジスタよりも動作電圧が高い周辺回路トランジスタ
を構成する周辺回路トランジスタ用ゲート酸化膜を形成
する工程を有し、前記周辺回路トランジスタ用ゲート酸
化膜は、水素原子を含む酸化性雰囲気中で形成されるこ
とを特徴とする。上記本発明の半導体装置の製造方法に
おいて、前記内部回路トランジスタのゲート酸化膜の膜
厚が、2.8nm以下に、前記周辺回路トランジスタ用
ゲート酸化膜の膜厚が、2.8nm以上に、それぞれ形
成される。さらに、上記本発明の半導体装置の製造方法
において、前記内部回路トランジスタのゲート酸化膜
は、前記半導体基板の所定領域の表面を露出させる工程
の後に、前記半導体基板の所定領域にフッ素を導入する
工程を行い、その後、前記熱処理を施して前記半導体基
板の表面にゲート酸化膜を形成する工程により形成さ
れ、前記半導体基板の所定領域にフッ素を導入する工程
において、前記フッ素は、注入量が1×1014〜5×
1014/cm の範囲のイオン注入により前記半導
体基板の所定領域に導入される。
【0017】
【発明の実施の形態】本発明の実施形態について説明す
る前に、本発明に至る経緯を簡単に記しておく。
【0018】BT不安定性は、先に述べたようにpMO
SFETの反転層に発生したホールが絶縁膜/シリコン
基板界面で電気化学反応を引き起こすことに由来する。
この電気化学反応は、水素で終端化されたダングリング
ボンドから水素が解離する反応であることが知られてい
る。
【0019】これらの現象を基に、出願者らによる実験
の結果、ダングリングボンドを重水素で終端化すること
で同位体効果により反応が抑制されることが発見され
た。
【0020】次に、本発明の第1の実施形態について、
図1、2の工程断面図を参照して説明する。CMOSL
SIの入出力信号線が直接接続される周辺回路用MOS
FETと内部回路用MOSFETの工程断面図を同時に
示す。周辺回路用MOSFETの電源電圧は内部回路用
のMOSFETより通常高く設定されるため、信頼性を
考慮しゲート絶縁膜は厚く設定される。本実施形態で
は、pMOSFETの製造工程を例として示すが、nM
OSFETも同様にして作成される。
【0021】まず、素子分離領域2が確定された半導体
基板1上に、図1(a)に示すように、膜厚16nmの
酸化シリコン膜3を半導体基板の熱酸化により形成す
る。
【0022】引き続き、pMOSFETの閾値電圧制御
を目的とした砒素4のイオン注入を行う。
【0023】次に、酸化シリコン膜3をウエットエッチ
により除去した後、図1(b)に示すように、膜厚5.
5nmのゲート絶縁膜5を半導体基板1を熱酸化するこ
とにより形成する。このゲート絶縁膜5の成膜雰囲気は
水素および酸素の混合雰囲気とし、ゲート絶縁膜5は水
素を含む酸化シリコン膜とする。
【0024】次に、図1(c)に示すように、フォトリ
ソグラフィーにより内部回路用MOSFETが形成され
る領域上に存在するゲート絶縁膜5を選択的に除去す
る。
【0025】続いて、図2(a)に示すように、内部回
路用MOSFETのゲート絶縁膜を成膜するため、酸化
性雰囲気中において半導体基板1を加熱し、引き続き、
酸化シリコン膜に窒素を導入するために一酸化窒素雰囲
気中で加熱する。
【0026】上記のように、内部回路用MOSFETの
内部回路用ゲート絶縁膜6の膜厚は、酸化性雰囲気およ
び一酸化窒素雰囲気で加熱する温度および時間を調整す
ることにより制御するが、本実施形態では膜厚を2.0
nmとする。
【0027】また、内部回路用MOSFETの内部回路
用ゲート絶縁膜6を成膜する酸化性雰囲気および一酸化
窒素雰囲気中には水素分子および水素原子を含む分子は
存在させない。これにより、ゲート絶縁膜/半導体基板
の界面において、水素で終端化されたダングリングボン
ドが生じることを防ぐ。内部回路用MOSFETのゲー
ト絶縁膜成膜プロセスにより、周辺回路用MOSFET
の周辺回路用ゲート絶縁膜15の膜厚は6.0nmにな
る。
【0028】続いて、図2(b)に示すようなゲート電
極を形成するために多結晶シリコンの堆積およびフォト
リソグラフィーを用いたパターニング、更に反応性イオ
ンエッチングを行い、内部回路用MOSFET及び周辺
回路用MOSFETに、それぞれ内部回路用ゲート電極
7及び周辺回路用ゲート電極8を形成する。
【0029】本実施形態では説明は省略するが、続い
て、通常の半導体製造プロセスによりゲート側壁の形
成、ソース・ドレイン電極の形成および配線層の形成を
行い、周辺回路用MOSFETおよび内部回路用MOS
FETで構成されるCMOSLSIを製造する。
【0030】本実施形態に基づいてCMOSLSIを製
造した場合、周辺回路と内部回路で膜厚が異なるMOS
FETが作成されることになるが、周辺回路用MOSF
ETのゲート絶縁膜中には水素が存在し、この一方内部
回路用MOSFETのゲート絶縁膜中には水素が存在し
ないこととなり、この点が従来とは異なる。
【0031】通常、周辺回路用MOSFETの電源電圧
はCMOSLSI外部の回路との整合性をとるために
2.5V〜3.3Vに設定される。この範囲に電源電圧
が設定された場合、ゲート絶縁膜のTDDB(Time
dependent dielectric bre
akdown)特性などの絶縁破壊絶耐性より5.0n
m〜8.0nmの膜厚のゲート絶縁膜が用いられる。こ
の場合ゲート絶縁膜に印加される電界は5MV/cm未
満であり、BT不安定性を考慮する必要性は無い。むし
ろ、絶縁破壊耐性が重要視されるべきであり、このため
には、M.KimuraらによるInternatio
nal Reliability Rhysics S
ymposium Proceedings,199
7,P190で報告されているように、水素を含むゲー
ト絶縁膜とすることが好ましい。
【0032】この一方、現在一般的に開発段階にあるC
MOSLSI製造プロセスを考慮して、本実施形態での
LSI内部回路におけるゲート絶縁膜の膜厚は2.0n
mとしたが、MOSFETに要求される性能を満たすた
めに電源電圧は通常1.2V程度に設定される。
【0033】この場合、BT不安定性を考慮すべき電界
がゲート絶縁膜に印加されることになる。また、このレ
ベルにまで薄膜化されたゲート絶縁膜には直接トンネル
現象によるゲートリーク電流が流れるため、TDDB特
性などのゲート絶縁膜の絶縁破壊特性は、従来の膜厚
3.0nm以上のゲート絶縁膜と比較して良い特性を示
す。
【0034】この結果、絶縁破壊耐性よりもBT不安定
性を重視してゲート絶縁膜を形成するべきであり、この
ため水素が存在しないゲート絶縁膜とすることが望まし
い。
【0035】次に、本発明の第2の実施形態を図3を用
いて説明する。
【0036】まず、図3(a)に示すように、第1の実
施形態と同様にして、周辺回路用MOSFETのゲート
絶縁膜25を成膜する。
【0037】引き続き、図3(b)に示すように、フォ
トリソグラフィーにより内部回路用MOSFET形成領
域上に存在するゲート絶縁膜25をフォトレジスト30
をマスクとしてウェットエッチングにより除去し、続い
て、フッ素29をイオン注入法によりシリコン基板21
中に導入する。フッ素29の注入量は、1×1014〜5
×1014/cm2とする。
【0038】フォトレジスト30の除去後、第1の実施
形態で示したプロセスと同じプロセスにより、内部回路
用MOSFETの内部回路用ゲート絶縁膜26及び周辺
回路用ゲート絶縁膜35を成膜する。フッ素29の注入
量が上記範囲にあれば内部回路用ゲート絶縁膜26の膜
厚はフッ素の影響を受けない。
【0039】また、水素を含まない酸化性雰囲気でシリ
コン基板を熱酸化する場合、シリコン基板の酸化種は水
素を含む場合の水分子とは異なり酸素分子となる。この
場合、絶縁膜の成膜速度は絶縁膜中の酸素分子の拡散が
律速するため、酸化速度はシリコン基板の状態の影響を
受けにくい。従って、水素を含まない酸化性雰囲気の方
がより制御性良くゲート絶縁膜を成膜できる。
【0040】また、フッ素29の注入を行った後に水素
を含むガス雰囲気中でゲート絶縁膜を成膜した場合、フ
ッ素原子がフッ化水素ガスの形態で外方拡散し、絶縁膜
/シリコン基板界面のフッ素原子の密度が減少してしま
う。これを抑制するためには水素を含まない酸化性雰囲
気でシリコン基板を熱酸化することが好ましい。
【0041】このようにして、フッ素をシリコン基板中
に導入した場合、ゲート絶縁膜とシリコン基板との界面
のダングリングボンドはフッ素によって終端化される。
従って、ゲート絶縁膜形成後の工程において水素を含む
雰囲気に半導体基板が曝されても、ゲート絶縁膜まで拡
散した水素がダングリングボンドを終端化することがな
くなり、BT不安定性がより発現しにくくなることにな
る。
【0042】内部回路用MOSFETの内部回路用ゲー
ト絶縁膜26を成膜した後は、多結晶シリコンを堆積し
て第1の実施形態に示した工程に従って多結晶シリコン
により構成される内部回路用MOSFETの内部回路用
ゲート電極27及び周辺回路用MOSFETの周辺回路
用ゲート電極28を形成し、通常の工程によりCMOS
LSIを製造する。
【0043】
【発明の効果】上述のように、本発明の半導体装置の製
造方法を用いれば、内部回路MOSFETのゲート絶縁
膜を水素を含まないガス雰囲気中で酸化することによ
り、内部回路用MOSFETのゲート絶縁膜中には水素
が含まれないため、BT不安定性に基づく劣化が抑制さ
れる。
【0044】また、内部回路MOSFETのゲート絶縁
膜の形成前に、フッ素を導入することで、よりBT不安
定性に基づく劣化を抑制することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
【図2】図1に続く製造工程を示す断面図である。
【図3】本発明の第2の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
【符号の説明】
1、21 半導体基板 2、22 素子分離領域 3 酸化シリコン膜 4 砒素 5、25 ゲート絶縁膜 6、26 内部回路用ゲート絶縁膜 7、27 内部回路用ゲート電極 8、28 周辺回路用ゲート電極 15、35 周辺回路用ゲート絶縁膜 30 フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/088 H01L 29/78 H01L 21/316 H01L 21/336 H01L 21/8234

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板の所定領域の表面を露出させ
    る工程と、前記半導体基板に熱処理を施して前記半導体
    基板の表面にゲート酸化膜を形成する工程とを有する半
    導体装置の製造方法であって、前記熱処理工程が、前記
    半導体基板と前記ゲート酸化膜との界面において水素で
    終端化されたダングリングボンドが生じることを防ぐよ
    うに、水素原子を含まない酸化性雰囲気中での酸化に続
    いて、水素原子を含まない一酸化窒素雰囲気中での酸化
    により行われる工程であり、前記ゲート酸化膜を形成す
    る工程で形成されるゲート酸化膜は内部回路トランジス
    タを構成し、前記半導体基板の所定領域の表面を露出さ
    せる工程の前に、前記半導体基板の表面に前記内部回路
    トランジスタよりも動作電圧が高い周辺回路トランジス
    タを構成する周辺回路トランジスタ用ゲート酸化膜を形
    成する工程を有し、前記周辺回路トランジスタ用ゲート
    酸化膜は、水素原子を含む酸化性雰囲気中で形成される
    半導体装置の製造方法。
  2. 【請求項2】 前記内部回路トランジスタのゲート酸
    化膜の膜厚が、2.8nm以下に、前記周辺回路トラン
    ジスタ用ゲート酸化膜の膜厚が、2.8nm以上に、そ
    れぞれ形成される請求項1記載の半導体装置の製造方
    法。
  3. 【請求項3】 前記内部回路トランジスタのゲート酸
    化膜は、前記半導体基板の所定領域の表面を露出させる
    工程の後に、前記半導体基板の所定領域にフッ素を導入
    する工程を行い、その後、前記熱処理を施して前記半導
    体基板の表面にゲート酸化膜を形成する工程により形成
    される請求項1又は2記載の半導体装置の製造方法。
  4. 【請求項4】 前記半導体基板の所定領域にフッ素を
    導入する工程において、前記フッ素は、注入量が1×1
    14〜5×1014/cm の範囲のイオン注入に
    より前記半導体基板の所定領域に導入される請求項3記
    載の半導体装置。
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