JP3415546B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特にＭＯＳＦＥＴのゲート絶縁膜の形成
方法に関する。
方法に係わり、特にＭＯＳＦＥＴのゲート絶縁膜の形成
方法に関する。
【０００２】
【従来の技術】ＣＭＯＳＬＳＩの高集積化および高性能
化を進めるために、その基本素子であるＭＯＳＦＥＴは
微細化の一途をたどっており、現在ではゲート電極長が
０．１３μｍのＭＯＳＦＥＴが開発されるに至ってい
る。このＭＯＳＦＥＴの微細化に伴ないＣＭＯＳＬＳＩ
のゲート絶縁膜の膜厚は２．８ｎｍ以下になるまで薄膜
化されている。
化を進めるために、その基本素子であるＭＯＳＦＥＴは
微細化の一途をたどっており、現在ではゲート電極長が
０．１３μｍのＭＯＳＦＥＴが開発されるに至ってい
る。このＭＯＳＦＥＴの微細化に伴ないＣＭＯＳＬＳＩ
のゲート絶縁膜の膜厚は２．８ｎｍ以下になるまで薄膜
化されている。
【０００３】ゲート電極長が０．３μｍレベルのＣＭＯ
ＳＬＳＩにおけるＭＯＳＦＥＴのゲート電極には、製造
プロセスの簡便性よりｎＭＯＳ、ｐＭＯＳに関わらずｎ
型半導体が適用されており、例えば多結晶シリコンをゲ
ート絶縁膜の形成直後に成膜し、リン拡散を行うなどし
てｎ型半導体のゲート電極が形成されていた。
ＳＬＳＩにおけるＭＯＳＦＥＴのゲート電極には、製造
プロセスの簡便性よりｎＭＯＳ、ｐＭＯＳに関わらずｎ
型半導体が適用されており、例えば多結晶シリコンをゲ
ート絶縁膜の形成直後に成膜し、リン拡散を行うなどし
てｎ型半導体のゲート電極が形成されていた。
【０００４】このプロセスを用いると、ｐＭＯＳＦＥＴ
はゲート電極をｎ型半導体とする埋め込みチャネル型の
ｐＭＯＳＦＥＴになるが、この構造には短チャネル効果
が顕著に現れるため、製造ばらつきによるゲート長寸法
の変動に対してしきい値電圧が著しく変動するという問
題が存在した。このしきい値電圧の変動は集積回路の設
計に制約を与えたり、回路動作を不安定にすることか
ら、製品の良品率を低下させる要因になる。
はゲート電極をｎ型半導体とする埋め込みチャネル型の
ｐＭＯＳＦＥＴになるが、この構造には短チャネル効果
が顕著に現れるため、製造ばらつきによるゲート長寸法
の変動に対してしきい値電圧が著しく変動するという問
題が存在した。このしきい値電圧の変動は集積回路の設
計に制約を与えたり、回路動作を不安定にすることか
ら、製品の良品率を低下させる要因になる。
【０００５】そこで、ゲート長０．３μｍレベルのＭＯ
ＦＥＴで構成される集積回路の製造プロセスにおいては
ｐＭＯＳＦＥＴのしきい値電圧を比較的高く設定するこ
とでこの問題に対処していた。
ＦＥＴで構成される集積回路の製造プロセスにおいては
ｐＭＯＳＦＥＴのしきい値電圧を比較的高く設定するこ
とでこの問題に対処していた。
【０００６】しかしながら、ゲート長が０．３μｍ以下
のゲート電極を有するＣＭＯＳＬＳＩでは、従来５Ｖも
しくは３．３Ｖであった電源電圧が２．５Ｖ以下に設定
されるため、必然的にしきい値電圧も従来より低く設定
する必要がある。またＭＯＳＦＥＴの微細化を進めてゲ
ート長寸法を小さくする場合には、更に電源電圧を下げ
る必要があり、短チャネル効果が現れにくいゲート電極
をｐ型半導体とする表面チャネル型ｐＭＯＳＦＥＴが実
用化されるようになった。
のゲート電極を有するＣＭＯＳＬＳＩでは、従来５Ｖも
しくは３．３Ｖであった電源電圧が２．５Ｖ以下に設定
されるため、必然的にしきい値電圧も従来より低く設定
する必要がある。またＭＯＳＦＥＴの微細化を進めてゲ
ート長寸法を小さくする場合には、更に電源電圧を下げ
る必要があり、短チャネル効果が現れにくいゲート電極
をｐ型半導体とする表面チャネル型ｐＭＯＳＦＥＴが実
用化されるようになった。
【０００７】すなわち、ｎＭＯＳＦＥＴのゲート電極を
ｎ型、ｐＭＯＳＦＥＴのゲート電極をｐ型半導体とする
ｐ−ｎゲート構造を有するＣＭＯＳＬＳＩが主流になっ
た。しかしながら、このｐ−ｎゲート構造を有するＣＭ
ＯＳＬＳＩを開発するためには以下に述べるような問題
が生じた。
ｎ型、ｐＭＯＳＦＥＴのゲート電極をｐ型半導体とする
ｐ−ｎゲート構造を有するＣＭＯＳＬＳＩが主流になっ
た。しかしながら、このｐ−ｎゲート構造を有するＣＭ
ＯＳＬＳＩを開発するためには以下に述べるような問題
が生じた。
【０００８】ｐＭＯＳＦＥＴのゲート電極をｐ型半導体
とするためには、ボロンを多結晶シリコン中に導入して
高温の熱処理を行う。ここでボロンが用いられる理由
は、ボロンはシリコン中における電気的活性化率が高い
ということに由来するが、またこの他にも、ソース電極
およびドレイン電極を形成する際のイオン注入にボロン
を適用するため、この際に同時にゲート電極にボロンを
導入するプロセスが簡便であるという理由もある。
とするためには、ボロンを多結晶シリコン中に導入して
高温の熱処理を行う。ここでボロンが用いられる理由
は、ボロンはシリコン中における電気的活性化率が高い
ということに由来するが、またこの他にも、ソース電極
およびドレイン電極を形成する際のイオン注入にボロン
を適用するため、この際に同時にゲート電極にボロンを
導入するプロセスが簡便であるという理由もある。
【０００９】しかしながら、ゲート絶縁膜の膜厚が４ｎ
ｍ程度のレベルまで薄膜化された場合、ゲート多結晶シ
リコン中のボロンの拡散がゲート絶縁膜で止まらず、ｐ
ＭＯＳＦＥＴのチャネル領域にまで拡散するという問題
が発生した。このボロン突き抜けと称される現象が起き
ると閾値電圧の制御性が悪化する。またゲート絶縁膜の
信頼性が損なわれるという問題が生じることが知られて
いる。
ｍ程度のレベルまで薄膜化された場合、ゲート多結晶シ
リコン中のボロンの拡散がゲート絶縁膜で止まらず、ｐ
ＭＯＳＦＥＴのチャネル領域にまで拡散するという問題
が発生した。このボロン突き抜けと称される現象が起き
ると閾値電圧の制御性が悪化する。またゲート絶縁膜の
信頼性が損なわれるという問題が生じることが知られて
いる。
【００１０】そこで、このボロン突き抜けが起きないよ
うにするために、ゲート絶縁膜中に窒素を導入するゲー
ト絶縁膜成膜法が考案された。この方法として、例え
ば、Ｃ．Ｔ．ＬｉｕらによるＳｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，１９９６年６月，
Ｐ１８の記載のように、ゲート酸化を行う前のシリコン
基板に窒素をイオン注入により導入する方法や、他に
も、Ｌ．Ｋ．ＨａｎらによるＥｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｌｅｔｔｅｒ，ｖｏｌ．１６．１９９５，Ｐ
３１９の記載のように、ゲート酸化を行った後に一酸化
窒素ガス雰囲気中で加熱するという方法がある。
うにするために、ゲート絶縁膜中に窒素を導入するゲー
ト絶縁膜成膜法が考案された。この方法として、例え
ば、Ｃ．Ｔ．ＬｉｕらによるＳｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，１９９６年６月，
Ｐ１８の記載のように、ゲート酸化を行う前のシリコン
基板に窒素をイオン注入により導入する方法や、他に
も、Ｌ．Ｋ．ＨａｎらによるＥｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｌｅｔｔｅｒ，ｖｏｌ．１６．１９９５，Ｐ
３１９の記載のように、ゲート酸化を行った後に一酸化
窒素ガス雰囲気中で加熱するという方法がある。
【００１１】このような手段を用いた場合、窒素をモル
分率で１０％近く酸化シリコン膜中に導入することがで
きるため、効果的にボロン突き抜けを抑制することがで
きるようになった。
分率で１０％近く酸化シリコン膜中に導入することがで
きるため、効果的にボロン突き抜けを抑制することがで
きるようになった。
【００１２】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴのスケーリングに伴うゲート絶縁膜の薄膜化の進
行により、以下に述べるＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒ
ａｔｕｒｅ）不安定と称される新たな問題が生じるよう
になった。
ＦＥＴのスケーリングに伴うゲート絶縁膜の薄膜化の進
行により、以下に述べるＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒ
ａｔｕｒｅ）不安定と称される新たな問題が生じるよう
になった。
【００１３】ＣＭＯＳＬＳＩには高速動作と低消費電力
という相反する要求がある。これを実現するためにはゲ
ート絶縁膜を薄膜化して対処することが一般的であり、
ゲート絶縁膜に印加される電界は増加の一途をたどって
いた。この結果、ゲート長０．１３μｍの世代における
ゲート絶縁膜に印加される電界は６ＭＶ／ｃｍにまで及
ぶようになった。このような状況の下で、ＣＭＯＳＬＳ
Ｉを動作させると、ｐＭＯＳＦＥＴの閾値電圧が徐々に
変動し、電流駆動能力が低下するという問題が発生す
る。これが、Ｓ．ＯｇａｗａらによるＰＨＹＳＩＣＡＬ
ＲＥＶＩＥＷＢ，ｖｏｌ．５１，１９９５，Ｐ４２１
８で報告されているＢＴ不安定性と称される現象であ
り、ＣＭＯＳＬＳＩの長期信頼性を決定する要素になっ
た。
という相反する要求がある。これを実現するためにはゲ
ート絶縁膜を薄膜化して対処することが一般的であり、
ゲート絶縁膜に印加される電界は増加の一途をたどって
いた。この結果、ゲート長０．１３μｍの世代における
ゲート絶縁膜に印加される電界は６ＭＶ／ｃｍにまで及
ぶようになった。このような状況の下で、ＣＭＯＳＬＳ
Ｉを動作させると、ｐＭＯＳＦＥＴの閾値電圧が徐々に
変動し、電流駆動能力が低下するという問題が発生す
る。これが、Ｓ．ＯｇａｗａらによるＰＨＹＳＩＣＡＬ
ＲＥＶＩＥＷＢ，ｖｏｌ．５１，１９９５，Ｐ４２１
８で報告されているＢＴ不安定性と称される現象であ
り、ＣＭＯＳＬＳＩの長期信頼性を決定する要素になっ
た。
【００１４】この現象は、ｐＭＯＳＦＥＴの反転層に発
生したホールが、高温の状況下でゲート絶縁膜／シリコ
ン基板界面で電気化学反応を引き起こし、その結果正の
固定電荷が発生するという現象である。このＢＴ不安定
性は窒素がゲート絶縁膜中に存在するか否かに依らず起
きる現象であるものの、窒素が存在することでより顕著
に起きる現象であるということが認められた。
生したホールが、高温の状況下でゲート絶縁膜／シリコ
ン基板界面で電気化学反応を引き起こし、その結果正の
固定電荷が発生するという現象である。このＢＴ不安定
性は窒素がゲート絶縁膜中に存在するか否かに依らず起
きる現象であるものの、窒素が存在することでより顕著
に起きる現象であるということが認められた。
【００１５】本発明の目的は、高温バイアスの状況下で
のゲート絶縁膜／シリコン基板界面の固定電荷発生によ
るｐＭＯＳＦＥＴの駆動能力低下により、半導体装置の
長期信頼性低下を抑制することのできる半導体装置の製
造方法を提供することにある。
のゲート絶縁膜／シリコン基板界面の固定電荷発生によ
るｐＭＯＳＦＥＴの駆動能力低下により、半導体装置の
長期信頼性低下を抑制することのできる半導体装置の製
造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の所定領域の表面を露出させる工
程と、前記半導体基板に熱処理を施して前記半導体基板
の表面にゲート酸化膜を形成する工程とを有する半導体
装置の製造方法であって、前記熱処理工程が、前記半導
体基板と前記ゲート酸化膜との界面において水素で終端
化されたダングリングボンドが生じることを防ぐよう
に、水素原子を含まない酸化性雰囲気中での酸化に続い
て、水素原子を含まない一酸化窒素雰囲気中での酸化に
より行われる工程であり、前記ゲート酸化膜を形成する
工程で形成されるゲート酸化膜は内部回路トランジスタ
を構成し、前記半導体基板の所定領域の表面を露出させ
る工程の前に、前記半導体基板の表面に前記内部回路ト
ランジスタよりも動作電圧が高い周辺回路トランジスタ
を構成する周辺回路トランジスタ用ゲート酸化膜を形成
する工程を有し、前記周辺回路トランジスタ用ゲート酸
化膜は、水素原子を含む酸化性雰囲気中で形成されるこ
とを特徴とする。上記本発明の半導体装置の製造方法に
おいて、前記内部回路トランジスタのゲート酸化膜の膜
厚が、２．８ｎｍ以下に、前記周辺回路トランジスタ用
ゲート酸化膜の膜厚が、２．８ｎｍ以上に、それぞれ形
成される。さらに、上記本発明の半導体装置の製造方法
において、前記内部回路トランジスタのゲート酸化膜
は、前記半導体基板の所定領域の表面を露出させる工程
の後に、前記半導体基板の所定領域にフッ素を導入する
工程を行い、その後、前記熱処理を施して前記半導体基
板の表面にゲート酸化膜を形成する工程により形成さ
れ、前記半導体基板の所定領域にフッ素を導入する工程
において、前記フッ素は、注入量が１×１０１４〜５×
１０１４／ｃｍ ２の範囲のイオン注入により前記半導
体基板の所定領域に導入される。
造方法は、半導体基板の所定領域の表面を露出させる工
程と、前記半導体基板に熱処理を施して前記半導体基板
の表面にゲート酸化膜を形成する工程とを有する半導体
装置の製造方法であって、前記熱処理工程が、前記半導
体基板と前記ゲート酸化膜との界面において水素で終端
化されたダングリングボンドが生じることを防ぐよう
に、水素原子を含まない酸化性雰囲気中での酸化に続い
て、水素原子を含まない一酸化窒素雰囲気中での酸化に
より行われる工程であり、前記ゲート酸化膜を形成する
工程で形成されるゲート酸化膜は内部回路トランジスタ
を構成し、前記半導体基板の所定領域の表面を露出させ
る工程の前に、前記半導体基板の表面に前記内部回路ト
ランジスタよりも動作電圧が高い周辺回路トランジスタ
を構成する周辺回路トランジスタ用ゲート酸化膜を形成
する工程を有し、前記周辺回路トランジスタ用ゲート酸
化膜は、水素原子を含む酸化性雰囲気中で形成されるこ
とを特徴とする。上記本発明の半導体装置の製造方法に
おいて、前記内部回路トランジスタのゲート酸化膜の膜
厚が、２．８ｎｍ以下に、前記周辺回路トランジスタ用
ゲート酸化膜の膜厚が、２．８ｎｍ以上に、それぞれ形
成される。さらに、上記本発明の半導体装置の製造方法
において、前記内部回路トランジスタのゲート酸化膜
は、前記半導体基板の所定領域の表面を露出させる工程
の後に、前記半導体基板の所定領域にフッ素を導入する
工程を行い、その後、前記熱処理を施して前記半導体基
板の表面にゲート酸化膜を形成する工程により形成さ
れ、前記半導体基板の所定領域にフッ素を導入する工程
において、前記フッ素は、注入量が１×１０１４〜５×
１０１４／ｃｍ ２の範囲のイオン注入により前記半導
体基板の所定領域に導入される。
【００１７】
【発明の実施の形態】本発明の実施形態について説明す
る前に、本発明に至る経緯を簡単に記しておく。
る前に、本発明に至る経緯を簡単に記しておく。
【００１８】ＢＴ不安定性は、先に述べたようにｐＭＯ
ＳＦＥＴの反転層に発生したホールが絶縁膜／シリコン
基板界面で電気化学反応を引き起こすことに由来する。
この電気化学反応は、水素で終端化されたダングリング
ボンドから水素が解離する反応であることが知られてい
る。
ＳＦＥＴの反転層に発生したホールが絶縁膜／シリコン
基板界面で電気化学反応を引き起こすことに由来する。
この電気化学反応は、水素で終端化されたダングリング
ボンドから水素が解離する反応であることが知られてい
る。
【００１９】これらの現象を基に、出願者らによる実験
の結果、ダングリングボンドを重水素で終端化すること
で同位体効果により反応が抑制されることが発見され
た。
の結果、ダングリングボンドを重水素で終端化すること
で同位体効果により反応が抑制されることが発見され
た。
【００２０】次に、本発明の第１の実施形態について、
図１、２の工程断面図を参照して説明する。ＣＭＯＳＬ
ＳＩの入出力信号線が直接接続される周辺回路用ＭＯＳ
ＦＥＴと内部回路用ＭＯＳＦＥＴの工程断面図を同時に
示す。周辺回路用ＭＯＳＦＥＴの電源電圧は内部回路用
のＭＯＳＦＥＴより通常高く設定されるため、信頼性を
考慮しゲート絶縁膜は厚く設定される。本実施形態で
は、ｐＭＯＳＦＥＴの製造工程を例として示すが、ｎＭ
ＯＳＦＥＴも同様にして作成される。
図１、２の工程断面図を参照して説明する。ＣＭＯＳＬ
ＳＩの入出力信号線が直接接続される周辺回路用ＭＯＳ
ＦＥＴと内部回路用ＭＯＳＦＥＴの工程断面図を同時に
示す。周辺回路用ＭＯＳＦＥＴの電源電圧は内部回路用
のＭＯＳＦＥＴより通常高く設定されるため、信頼性を
考慮しゲート絶縁膜は厚く設定される。本実施形態で
は、ｐＭＯＳＦＥＴの製造工程を例として示すが、ｎＭ
ＯＳＦＥＴも同様にして作成される。
【００２１】まず、素子分離領域２が確定された半導体
基板１上に、図１（ａ）に示すように、膜厚１６ｎｍの
酸化シリコン膜３を半導体基板の熱酸化により形成す
る。
基板１上に、図１（ａ）に示すように、膜厚１６ｎｍの
酸化シリコン膜３を半導体基板の熱酸化により形成す
る。
【００２２】引き続き、ｐＭＯＳＦＥＴの閾値電圧制御
を目的とした砒素４のイオン注入を行う。
を目的とした砒素４のイオン注入を行う。
【００２３】次に、酸化シリコン膜３をウエットエッチ
により除去した後、図１（ｂ）に示すように、膜厚５．
５ｎｍのゲート絶縁膜５を半導体基板１を熱酸化するこ
とにより形成する。このゲート絶縁膜５の成膜雰囲気は
水素および酸素の混合雰囲気とし、ゲート絶縁膜５は水
素を含む酸化シリコン膜とする。
により除去した後、図１（ｂ）に示すように、膜厚５．
５ｎｍのゲート絶縁膜５を半導体基板１を熱酸化するこ
とにより形成する。このゲート絶縁膜５の成膜雰囲気は
水素および酸素の混合雰囲気とし、ゲート絶縁膜５は水
素を含む酸化シリコン膜とする。
【００２４】次に、図１（ｃ）に示すように、フォトリ
ソグラフィーにより内部回路用ＭＯＳＦＥＴが形成され
る領域上に存在するゲート絶縁膜５を選択的に除去す
る。
ソグラフィーにより内部回路用ＭＯＳＦＥＴが形成され
る領域上に存在するゲート絶縁膜５を選択的に除去す
る。
【００２５】続いて、図２（ａ）に示すように、内部回
路用ＭＯＳＦＥＴのゲート絶縁膜を成膜するため、酸化
性雰囲気中において半導体基板１を加熱し、引き続き、
酸化シリコン膜に窒素を導入するために一酸化窒素雰囲
気中で加熱する。
路用ＭＯＳＦＥＴのゲート絶縁膜を成膜するため、酸化
性雰囲気中において半導体基板１を加熱し、引き続き、
酸化シリコン膜に窒素を導入するために一酸化窒素雰囲
気中で加熱する。
【００２６】上記のように、内部回路用ＭＯＳＦＥＴの
内部回路用ゲート絶縁膜６の膜厚は、酸化性雰囲気およ
び一酸化窒素雰囲気で加熱する温度および時間を調整す
ることにより制御するが、本実施形態では膜厚を２．０
ｎｍとする。
内部回路用ゲート絶縁膜６の膜厚は、酸化性雰囲気およ
び一酸化窒素雰囲気で加熱する温度および時間を調整す
ることにより制御するが、本実施形態では膜厚を２．０
ｎｍとする。
【００２７】また、内部回路用ＭＯＳＦＥＴの内部回路
用ゲート絶縁膜６を成膜する酸化性雰囲気および一酸化
窒素雰囲気中には水素分子および水素原子を含む分子は
存在させない。これにより、ゲート絶縁膜／半導体基板
の界面において、水素で終端化されたダングリングボン
ドが生じることを防ぐ。内部回路用ＭＯＳＦＥＴのゲー
ト絶縁膜成膜プロセスにより、周辺回路用ＭＯＳＦＥＴ
の周辺回路用ゲート絶縁膜１５の膜厚は６．０ｎｍにな
る。
用ゲート絶縁膜６を成膜する酸化性雰囲気および一酸化
窒素雰囲気中には水素分子および水素原子を含む分子は
存在させない。これにより、ゲート絶縁膜／半導体基板
の界面において、水素で終端化されたダングリングボン
ドが生じることを防ぐ。内部回路用ＭＯＳＦＥＴのゲー
ト絶縁膜成膜プロセスにより、周辺回路用ＭＯＳＦＥＴ
の周辺回路用ゲート絶縁膜１５の膜厚は６．０ｎｍにな
る。
【００２８】続いて、図２（ｂ）に示すようなゲート電
極を形成するために多結晶シリコンの堆積およびフォト
リソグラフィーを用いたパターニング、更に反応性イオ
ンエッチングを行い、内部回路用ＭＯＳＦＥＴ及び周辺
回路用ＭＯＳＦＥＴに、それぞれ内部回路用ゲート電極
７及び周辺回路用ゲート電極８を形成する。
極を形成するために多結晶シリコンの堆積およびフォト
リソグラフィーを用いたパターニング、更に反応性イオ
ンエッチングを行い、内部回路用ＭＯＳＦＥＴ及び周辺
回路用ＭＯＳＦＥＴに、それぞれ内部回路用ゲート電極
７及び周辺回路用ゲート電極８を形成する。
【００２９】本実施形態では説明は省略するが、続い
て、通常の半導体製造プロセスによりゲート側壁の形
成、ソース・ドレイン電極の形成および配線層の形成を
行い、周辺回路用ＭＯＳＦＥＴおよび内部回路用ＭＯＳ
ＦＥＴで構成されるＣＭＯＳＬＳＩを製造する。
て、通常の半導体製造プロセスによりゲート側壁の形
成、ソース・ドレイン電極の形成および配線層の形成を
行い、周辺回路用ＭＯＳＦＥＴおよび内部回路用ＭＯＳ
ＦＥＴで構成されるＣＭＯＳＬＳＩを製造する。
【００３０】本実施形態に基づいてＣＭＯＳＬＳＩを製
造した場合、周辺回路と内部回路で膜厚が異なるＭＯＳ
ＦＥＴが作成されることになるが、周辺回路用ＭＯＳＦ
ＥＴのゲート絶縁膜中には水素が存在し、この一方内部
回路用ＭＯＳＦＥＴのゲート絶縁膜中には水素が存在し
ないこととなり、この点が従来とは異なる。
造した場合、周辺回路と内部回路で膜厚が異なるＭＯＳ
ＦＥＴが作成されることになるが、周辺回路用ＭＯＳＦ
ＥＴのゲート絶縁膜中には水素が存在し、この一方内部
回路用ＭＯＳＦＥＴのゲート絶縁膜中には水素が存在し
ないこととなり、この点が従来とは異なる。
【００３１】通常、周辺回路用ＭＯＳＦＥＴの電源電圧
はＣＭＯＳＬＳＩ外部の回路との整合性をとるために
２．５Ｖ〜３．３Ｖに設定される。この範囲に電源電圧
が設定された場合、ゲート絶縁膜のＴＤＤＢ（Ｔｉｍｅ
ｄｅｐｅｎｄｅｎｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅ
ａｋｄｏｗｎ）特性などの絶縁破壊絶耐性より５．０ｎ
ｍ〜８．０ｎｍの膜厚のゲート絶縁膜が用いられる。こ
の場合ゲート絶縁膜に印加される電界は５ＭＶ／ｃｍ未
満であり、ＢＴ不安定性を考慮する必要性は無い。むし
ろ、絶縁破壊耐性が重要視されるべきであり、このため
には、Ｍ．ＫｉｍｕｒａらによるＩｎｔｅｒｎａｔｉｏ
ｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｒｈｙｓｉｃｓ Ｓ
ｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ，１９９
７，Ｐ１９０で報告されているように、水素を含むゲー
ト絶縁膜とすることが好ましい。
はＣＭＯＳＬＳＩ外部の回路との整合性をとるために
２．５Ｖ〜３．３Ｖに設定される。この範囲に電源電圧
が設定された場合、ゲート絶縁膜のＴＤＤＢ（Ｔｉｍｅ
ｄｅｐｅｎｄｅｎｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅ
ａｋｄｏｗｎ）特性などの絶縁破壊絶耐性より５．０ｎ
ｍ〜８．０ｎｍの膜厚のゲート絶縁膜が用いられる。こ
の場合ゲート絶縁膜に印加される電界は５ＭＶ／ｃｍ未
満であり、ＢＴ不安定性を考慮する必要性は無い。むし
ろ、絶縁破壊耐性が重要視されるべきであり、このため
には、Ｍ．ＫｉｍｕｒａらによるＩｎｔｅｒｎａｔｉｏ
ｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｒｈｙｓｉｃｓ Ｓ
ｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ，１９９
７，Ｐ１９０で報告されているように、水素を含むゲー
ト絶縁膜とすることが好ましい。
【００３２】この一方、現在一般的に開発段階にあるＣ
ＭＯＳＬＳＩ製造プロセスを考慮して、本実施形態での
ＬＳＩ内部回路におけるゲート絶縁膜の膜厚は２．０ｎ
ｍとしたが、ＭＯＳＦＥＴに要求される性能を満たすた
めに電源電圧は通常１．２Ｖ程度に設定される。
ＭＯＳＬＳＩ製造プロセスを考慮して、本実施形態での
ＬＳＩ内部回路におけるゲート絶縁膜の膜厚は２．０ｎ
ｍとしたが、ＭＯＳＦＥＴに要求される性能を満たすた
めに電源電圧は通常１．２Ｖ程度に設定される。
【００３３】この場合、ＢＴ不安定性を考慮すべき電界
がゲート絶縁膜に印加されることになる。また、このレ
ベルにまで薄膜化されたゲート絶縁膜には直接トンネル
現象によるゲートリーク電流が流れるため、ＴＤＤＢ特
性などのゲート絶縁膜の絶縁破壊特性は、従来の膜厚
３．０ｎｍ以上のゲート絶縁膜と比較して良い特性を示
す。
がゲート絶縁膜に印加されることになる。また、このレ
ベルにまで薄膜化されたゲート絶縁膜には直接トンネル
現象によるゲートリーク電流が流れるため、ＴＤＤＢ特
性などのゲート絶縁膜の絶縁破壊特性は、従来の膜厚
３．０ｎｍ以上のゲート絶縁膜と比較して良い特性を示
す。
【００３４】この結果、絶縁破壊耐性よりもＢＴ不安定
性を重視してゲート絶縁膜を形成するべきであり、この
ため水素が存在しないゲート絶縁膜とすることが望まし
い。
性を重視してゲート絶縁膜を形成するべきであり、この
ため水素が存在しないゲート絶縁膜とすることが望まし
い。
【００３５】次に、本発明の第２の実施形態を図３を用
いて説明する。
いて説明する。
【００３６】まず、図３（ａ）に示すように、第１の実
施形態と同様にして、周辺回路用ＭＯＳＦＥＴのゲート
絶縁膜２５を成膜する。
施形態と同様にして、周辺回路用ＭＯＳＦＥＴのゲート
絶縁膜２５を成膜する。
【００３７】引き続き、図３（ｂ）に示すように、フォ
トリソグラフィーにより内部回路用ＭＯＳＦＥＴ形成領
域上に存在するゲート絶縁膜２５をフォトレジスト３０
をマスクとしてウェットエッチングにより除去し、続い
て、フッ素２９をイオン注入法によりシリコン基板２１
中に導入する。フッ素２９の注入量は、１×１０14〜５
×１０14／ｃｍ2とする。
トリソグラフィーにより内部回路用ＭＯＳＦＥＴ形成領
域上に存在するゲート絶縁膜２５をフォトレジスト３０
をマスクとしてウェットエッチングにより除去し、続い
て、フッ素２９をイオン注入法によりシリコン基板２１
中に導入する。フッ素２９の注入量は、１×１０14〜５
×１０14／ｃｍ2とする。
【００３８】フォトレジスト３０の除去後、第１の実施
形態で示したプロセスと同じプロセスにより、内部回路
用ＭＯＳＦＥＴの内部回路用ゲート絶縁膜２６及び周辺
回路用ゲート絶縁膜３５を成膜する。フッ素２９の注入
量が上記範囲にあれば内部回路用ゲート絶縁膜２６の膜
厚はフッ素の影響を受けない。
形態で示したプロセスと同じプロセスにより、内部回路
用ＭＯＳＦＥＴの内部回路用ゲート絶縁膜２６及び周辺
回路用ゲート絶縁膜３５を成膜する。フッ素２９の注入
量が上記範囲にあれば内部回路用ゲート絶縁膜２６の膜
厚はフッ素の影響を受けない。
【００３９】また、水素を含まない酸化性雰囲気でシリ
コン基板を熱酸化する場合、シリコン基板の酸化種は水
素を含む場合の水分子とは異なり酸素分子となる。この
場合、絶縁膜の成膜速度は絶縁膜中の酸素分子の拡散が
律速するため、酸化速度はシリコン基板の状態の影響を
受けにくい。従って、水素を含まない酸化性雰囲気の方
がより制御性良くゲート絶縁膜を成膜できる。
コン基板を熱酸化する場合、シリコン基板の酸化種は水
素を含む場合の水分子とは異なり酸素分子となる。この
場合、絶縁膜の成膜速度は絶縁膜中の酸素分子の拡散が
律速するため、酸化速度はシリコン基板の状態の影響を
受けにくい。従って、水素を含まない酸化性雰囲気の方
がより制御性良くゲート絶縁膜を成膜できる。
【００４０】また、フッ素２９の注入を行った後に水素
を含むガス雰囲気中でゲート絶縁膜を成膜した場合、フ
ッ素原子がフッ化水素ガスの形態で外方拡散し、絶縁膜
／シリコン基板界面のフッ素原子の密度が減少してしま
う。これを抑制するためには水素を含まない酸化性雰囲
気でシリコン基板を熱酸化することが好ましい。
を含むガス雰囲気中でゲート絶縁膜を成膜した場合、フ
ッ素原子がフッ化水素ガスの形態で外方拡散し、絶縁膜
／シリコン基板界面のフッ素原子の密度が減少してしま
う。これを抑制するためには水素を含まない酸化性雰囲
気でシリコン基板を熱酸化することが好ましい。
【００４１】このようにして、フッ素をシリコン基板中
に導入した場合、ゲート絶縁膜とシリコン基板との界面
のダングリングボンドはフッ素によって終端化される。
従って、ゲート絶縁膜形成後の工程において水素を含む
雰囲気に半導体基板が曝されても、ゲート絶縁膜まで拡
散した水素がダングリングボンドを終端化することがな
くなり、ＢＴ不安定性がより発現しにくくなることにな
る。
に導入した場合、ゲート絶縁膜とシリコン基板との界面
のダングリングボンドはフッ素によって終端化される。
従って、ゲート絶縁膜形成後の工程において水素を含む
雰囲気に半導体基板が曝されても、ゲート絶縁膜まで拡
散した水素がダングリングボンドを終端化することがな
くなり、ＢＴ不安定性がより発現しにくくなることにな
る。
【００４２】内部回路用ＭＯＳＦＥＴの内部回路用ゲー
ト絶縁膜２６を成膜した後は、多結晶シリコンを堆積し
て第１の実施形態に示した工程に従って多結晶シリコン
により構成される内部回路用ＭＯＳＦＥＴの内部回路用
ゲート電極２７及び周辺回路用ＭＯＳＦＥＴの周辺回路
用ゲート電極２８を形成し、通常の工程によりＣＭＯＳ
ＬＳＩを製造する。
ト絶縁膜２６を成膜した後は、多結晶シリコンを堆積し
て第１の実施形態に示した工程に従って多結晶シリコン
により構成される内部回路用ＭＯＳＦＥＴの内部回路用
ゲート電極２７及び周辺回路用ＭＯＳＦＥＴの周辺回路
用ゲート電極２８を形成し、通常の工程によりＣＭＯＳ
ＬＳＩを製造する。
【００４３】
【発明の効果】上述のように、本発明の半導体装置の製
造方法を用いれば、内部回路ＭＯＳＦＥＴのゲート絶縁
膜を水素を含まないガス雰囲気中で酸化することによ
り、内部回路用ＭＯＳＦＥＴのゲート絶縁膜中には水素
が含まれないため、ＢＴ不安定性に基づく劣化が抑制さ
れる。
造方法を用いれば、内部回路ＭＯＳＦＥＴのゲート絶縁
膜を水素を含まないガス雰囲気中で酸化することによ
り、内部回路用ＭＯＳＦＥＴのゲート絶縁膜中には水素
が含まれないため、ＢＴ不安定性に基づく劣化が抑制さ
れる。
【００４４】また、内部回路ＭＯＳＦＥＴのゲート絶縁
膜の形成前に、フッ素を導入することで、よりＢＴ不安
定性に基づく劣化を抑制することができる。
膜の形成前に、フッ素を導入することで、よりＢＴ不安
定性に基づく劣化を抑制することができる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】本発明の第２の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
１、２１ 半導体基板
２、２２ 素子分離領域
３ 酸化シリコン膜
４ 砒素
５、２５ ゲート絶縁膜
６、２６ 内部回路用ゲート絶縁膜
７、２７ 内部回路用ゲート電極
８、２８ 周辺回路用ゲート電極
１５、３５ 周辺回路用ゲート絶縁膜
３０ フォトレジスト
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 29/78
H01L 21/316
H01L 21/336
H01L 21/8234
Claims (4)
- 【請求項１】 半導体基板の所定領域の表面を露出させ
る工程と、前記半導体基板に熱処理を施して前記半導体
基板の表面にゲート酸化膜を形成する工程とを有する半
導体装置の製造方法であって、前記熱処理工程が、前記
半導体基板と前記ゲート酸化膜との界面において水素で
終端化されたダングリングボンドが生じることを防ぐよ
うに、水素原子を含まない酸化性雰囲気中での酸化に続
いて、水素原子を含まない一酸化窒素雰囲気中での酸化
により行われる工程であり、前記ゲート酸化膜を形成す
る工程で形成されるゲート酸化膜は内部回路トランジス
タを構成し、前記半導体基板の所定領域の表面を露出さ
せる工程の前に、前記半導体基板の表面に前記内部回路
トランジスタよりも動作電圧が高い周辺回路トランジス
タを構成する周辺回路トランジスタ用ゲート酸化膜を形
成する工程を有し、前記周辺回路トランジスタ用ゲート
酸化膜は、水素原子を含む酸化性雰囲気中で形成される
半導体装置の製造方法。 - 【請求項２】 前記内部回路トランジスタのゲート酸
化膜の膜厚が、２．８ｎｍ以下に、前記周辺回路トラン
ジスタ用ゲート酸化膜の膜厚が、２．８ｎｍ以上に、そ
れぞれ形成される請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記内部回路トランジスタのゲート酸
化膜は、前記半導体基板の所定領域の表面を露出させる
工程の後に、前記半導体基板の所定領域にフッ素を導入
する工程を行い、その後、前記熱処理を施して前記半導
体基板の表面にゲート酸化膜を形成する工程により形成
される請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板の所定領域にフッ素を
導入する工程において、前記フッ素は、注入量が１×１
０１４〜５×１０１４／ｃｍ ２の範囲のイオン注入に
より前記半導体基板の所定領域に導入される請求項３記
載の半導体装置。
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|---|---|---|---|
| JP2000047427A JP3415546B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置の製造方法 |
| US09/791,221 US20010018245A1 (en) | 2000-02-24 | 2001-02-23 | Method for manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047427A JP3415546B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237325A JP2001237325A (ja) | 2001-08-31 |
| JP3415546B2 true JP3415546B2 (ja) | 2003-06-09 |
Family
ID=18569677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047427A Expired - Fee Related JP3415546B2 (ja) | 2000-02-24 | 2000-02-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010018245A1 (ja) |
| JP (1) | JP3415546B2 (ja) |
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| JP2006344634A (ja) | 2005-06-07 | 2006-12-21 | Renesas Technology Corp | Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置 |
| EP1947539A4 (en) * | 2005-09-27 | 2011-05-18 | Advantest Corp | CONTROL METHOD, AND CONTROL SYSTEM |
| JP5153164B2 (ja) * | 2007-03-07 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2008300779A (ja) * | 2007-06-04 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8114722B2 (en) * | 2007-08-24 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| KR101567738B1 (ko) * | 2012-03-08 | 2015-11-09 | 아사히 가세이 일렉트로닉스 가부시끼가이샤 | 반도체 장치의 제조 방법 |
-
2000
- 2000-02-24 JP JP2000047427A patent/JP3415546B2/ja not_active Expired - Fee Related
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2001
- 2001-02-23 US US09/791,221 patent/US20010018245A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20010018245A1 (en) | 2001-08-30 |
| JP2001237325A (ja) | 2001-08-31 |
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