JPH065850A - 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 - Google Patents
半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置Info
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- JPH065850A JPH065850A JP15798492A JP15798492A JPH065850A JP H065850 A JPH065850 A JP H065850A JP 15798492 A JP15798492 A JP 15798492A JP 15798492 A JP15798492 A JP 15798492A JP H065850 A JPH065850 A JP H065850A
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタ構造の短チャネル効果
を抑制する。 【構成】 半導体基板１の一主面に設けられたソース・
ドレイン領域４に挟まれて形成された基板上にゲート絶
縁膜を介して形成されたゲート電極を、中央部の第１導
電型で第１不純物濃度の第１のゲート電極３ｂと、この
第１のゲート電極３ｂの側部に設けられた第２導電型で
第１不純物濃度より低い第２不純物濃度の第２のゲート
電極３ｃとから構成する。これによって第２の電極３ｃ
でのポテンシャルの低下が抑制されるので、閾値電圧が
大きくなって反転し難くなり、短チャネル効果が抑制さ
れる。
を抑制する。 【構成】 半導体基板１の一主面に設けられたソース・
ドレイン領域４に挟まれて形成された基板上にゲート絶
縁膜を介して形成されたゲート電極を、中央部の第１導
電型で第１不純物濃度の第１のゲート電極３ｂと、この
第１のゲート電極３ｂの側部に設けられた第２導電型で
第１不純物濃度より低い第２不純物濃度の第２のゲート
電極３ｃとから構成する。これによって第２の電極３ｃ
でのポテンシャルの低下が抑制されるので、閾値電圧が
大きくなって反転し難くなり、短チャネル効果が抑制さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
およびその製造方法並びにこのＭＯＳ型半導体装置を用
いた半導体集積回路装置に関するものである。
およびその製造方法並びにこのＭＯＳ型半導体装置を用
いた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図１７は従来のＭＯＳトランジスタの主
要構成を示す断面図である。同図において、１は半導体
基板、２はゲート絶縁膜、３はゲート電極、４はソース
・ドレイン領域である。
要構成を示す断面図である。同図において、１は半導体
基板、２はゲート絶縁膜、３はゲート電極、４はソース
・ドレイン領域である。
【０００３】図１８〜図２２は前述したＭＯＳトランジ
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、図１８に示すようにＰ型半導体基板１の
表面に例えば熱酸化法によりゲート絶縁膜２としての熱
酸化膜を形成する。続いて図１９に示すようにゲート絶
縁膜２の表面に例えばＮ型のポリシリコン膜３ａを堆積
する。
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、図１８に示すようにＰ型半導体基板１の
表面に例えば熱酸化法によりゲート絶縁膜２としての熱
酸化膜を形成する。続いて図１９に示すようにゲート絶
縁膜２の表面に例えばＮ型のポリシリコン膜３ａを堆積
する。
【０００４】次に図２０に示すようにフォトレジストパ
ターン５を形成し、このフォトレジストパターン５をマ
スクとして図２１に示すようにポリシリコン膜３ａおよ
び絶縁膜２をエッチングしてゲート電極３を形成する。
その後、図２２に示すようにフォトレジストパターン５
を除去する。
ターン５を形成し、このフォトレジストパターン５をマ
スクとして図２１に示すようにポリシリコン膜３ａおよ
び絶縁膜２をエッチングしてゲート電極３を形成する。
その後、図２２に示すようにフォトレジストパターン５
を除去する。
【０００５】続いてゲート電極３をマスクとして例えば
砒素（Ａｓ）等のＮ型の不純物をイオン注入し、ソース
・ドレイン領域４を形成すれば、図１７に示した構造の
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）が得られる。さらに図２２の構造からＮ型基板にボ
ロン（Ｂ）等のＰ型の不純物を注入し、同様にソース・
ドレイン領域４を形成すれば、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）が得られる。
砒素（Ａｓ）等のＮ型の不純物をイオン注入し、ソース
・ドレイン領域４を形成すれば、図１７に示した構造の
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）が得られる。さらに図２２の構造からＮ型基板にボ
ロン（Ｂ）等のＰ型の不純物を注入し、同様にソース・
ドレイン領域４を形成すれば、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）が得られる。
【０００６】また、ＰＭＯＳとＮＭＯＳとのゲート端子
を共通接続にして入力端子とし、ドレイン端子を共通接
続にして出力端子として構成した従来のＣＭＯＳインバ
ータ回路装置の構成を図２３に示す。同図において、負
荷素子としてのＰＭＯＳ６と駆動素子としてのＮＭＯＳ
７のゲート電極を共通接続にして入力端子とし、ドレイ
ン端子を共通接続にして出力端子としていている。ＰＭ
ＯＳ６のソース電極は電源（ＶDD）に接続され、ＮＭＯ
Ｓ７のソース電極は接地（ＧＮＤ）されている。
を共通接続にして入力端子とし、ドレイン端子を共通接
続にして出力端子として構成した従来のＣＭＯＳインバ
ータ回路装置の構成を図２３に示す。同図において、負
荷素子としてのＰＭＯＳ６と駆動素子としてのＮＭＯＳ
７のゲート電極を共通接続にして入力端子とし、ドレイ
ン端子を共通接続にして出力端子としていている。ＰＭ
ＯＳ６のソース電極は電源（ＶDD）に接続され、ＮＭＯ
Ｓ７のソース電極は接地（ＧＮＤ）されている。
【０００７】次に従来のＣＭＯＳインバータ回路装置の
動作について図２４を用いて説明する。図２４は入力
（ＶIN）を０からＶ1 まで変化させていったときの出力
（Ｖou t ）特性を示している。同図において、ＶINが０
のときには、ＰＭＯＳ６が導通状態であり、ＮＭＯＳ７
が遮断状態となっており、図２３における出力端子はＰ
ＭＯＳ６を通して電源に接続されており、ＶDDを出力す
る（状態Ａ）。
動作について図２４を用いて説明する。図２４は入力
（ＶIN）を０からＶ1 まで変化させていったときの出力
（Ｖou t ）特性を示している。同図において、ＶINが０
のときには、ＰＭＯＳ６が導通状態であり、ＮＭＯＳ７
が遮断状態となっており、図２３における出力端子はＰ
ＭＯＳ６を通して電源に接続されており、ＶDDを出力す
る（状態Ａ）。
【０００８】次にＶINを大きくしていくと、ＮＭＯＳ７
も導通状態に近づき（状態Ｂ）、さらにＶINを大きくし
ていくと、ＰＭＯＳ６は遮断状態に近づき（状態Ｃ）、
続いて完全にＰＭＯＳ６は遮断する（状態Ｄ）。このと
き、出力端子はＮＭＯＳ７を通して接地されており、０
を出力する。
も導通状態に近づき（状態Ｂ）、さらにＶINを大きくし
ていくと、ＰＭＯＳ６は遮断状態に近づき（状態Ｃ）、
続いて完全にＰＭＯＳ６は遮断する（状態Ｄ）。このと
き、出力端子はＮＭＯＳ７を通して接地されており、０
を出力する。
【０００９】
【発明が解決しようとする課題】図１７に示したような
一般的な従来のＭＯＳトランジスタでは、高集積化にと
もないトランジスタの寸法が微細化すると、チャネル長
（ゲート長）が短くなるにしたがって、短チャネル効果
として知られているように閾値電圧（Ｖth）が低下する
という現象が顕著になる。図２５はゲート長と閾値電圧
の関係を示すものであり、ゲート長が長い範囲では閾値
電圧はほぼ一定であるが、ゲート長がサブミクロン以下
になってくると、ゲート長が短くなるのにほぼ比例して
閾値電圧が低下する。ゲート電極を形成するのにはホト
リソグラフィ技術を利用したプロセスを使用するが、こ
の各工程で寸法のばらつきが生じる。ゲート長が長いＡ
の範囲では寸法のばらつきで多少ゲート長が変化しても
閾値電圧は殆ど変化しないが、ゲート長が短いＢの範囲
では寸法のばらつきでゲート長が変化すると、これにと
もなって閾値電圧は大きく変化してしまう。この結果、
高集積化をすすめると集積回路装置中の複数のトランジ
スタの閾値電圧を全て揃えることが困難になり、これに
よって高集積化が次第に困難になるという問題があっ
た。
一般的な従来のＭＯＳトランジスタでは、高集積化にと
もないトランジスタの寸法が微細化すると、チャネル長
（ゲート長）が短くなるにしたがって、短チャネル効果
として知られているように閾値電圧（Ｖth）が低下する
という現象が顕著になる。図２５はゲート長と閾値電圧
の関係を示すものであり、ゲート長が長い範囲では閾値
電圧はほぼ一定であるが、ゲート長がサブミクロン以下
になってくると、ゲート長が短くなるのにほぼ比例して
閾値電圧が低下する。ゲート電極を形成するのにはホト
リソグラフィ技術を利用したプロセスを使用するが、こ
の各工程で寸法のばらつきが生じる。ゲート長が長いＡ
の範囲では寸法のばらつきで多少ゲート長が変化しても
閾値電圧は殆ど変化しないが、ゲート長が短いＢの範囲
では寸法のばらつきでゲート長が変化すると、これにと
もなって閾値電圧は大きく変化してしまう。この結果、
高集積化をすすめると集積回路装置中の複数のトランジ
スタの閾値電圧を全て揃えることが困難になり、これに
よって高集積化が次第に困難になるという問題があっ
た。
【００１０】つまり、ＣＭＯＳインバータ回路などでは
全てのトランジスタの閾値電圧が揃っていることが望ま
しく、トランジスタの構造で短チャネル効果を抑制でき
れば、微細化に対して極めて有利である。しかしなが
ら、サブミクロン領域における寸法のばらつきが避けら
れないことから、複数のトランジスタの閾値電圧の不揃
いが発生し、高集積化を困難にさせていた。
全てのトランジスタの閾値電圧が揃っていることが望ま
しく、トランジスタの構造で短チャネル効果を抑制でき
れば、微細化に対して極めて有利である。しかしなが
ら、サブミクロン領域における寸法のばらつきが避けら
れないことから、複数のトランジスタの閾値電圧の不揃
いが発生し、高集積化を困難にさせていた。
【００１１】従来のＣＭＯＳインバータ回路は、図２４
に示すようにＰＭＯＳおよびＮＭＯＳが同時に導通状態
となる期間があり、この期間に電源から接地へ貫通電流
が流れて電力が消費されるため、この導通状態となる時
間が短いほど消費電力の点から有利である。しかしなが
ら、高集積化にすると上記のようにトランジスタの閾値
電圧の不揃いが生じて導通状態の時間を短くすることが
できず、高集積化が困難になるという問題があった。
に示すようにＰＭＯＳおよびＮＭＯＳが同時に導通状態
となる期間があり、この期間に電源から接地へ貫通電流
が流れて電力が消費されるため、この導通状態となる時
間が短いほど消費電力の点から有利である。しかしなが
ら、高集積化にすると上記のようにトランジスタの閾値
電圧の不揃いが生じて導通状態の時間を短くすることが
できず、高集積化が困難になるという問題があった。
【００１２】この発明は、前述した従来の問題を解決す
るためになされたものであり、短チャネル効果を抑制す
ることができる半導体装置を提供することを目的として
いる。また、この半導体装置を容易に得ることができる
半導体装置の製造方法を提供することを目的としてい
る。さらに貫通電流が流れる時間が短く消費電力を抑制
することができる半導体集積回路装置を提供することを
目的としている。
るためになされたものであり、短チャネル効果を抑制す
ることができる半導体装置を提供することを目的として
いる。また、この半導体装置を容易に得ることができる
半導体装置の製造方法を提供することを目的としてい
る。さらに貫通電流が流れる時間が短く消費電力を抑制
することができる半導体集積回路装置を提供することを
目的としている。
【００１３】
【課題を解決するための手段】このような目的を達成す
るためにこの発明による半導体装置は、第１のゲート電
極と、その側部に第２のゲート電極とを設け、この第１
のゲート電極と第２のゲート電極とは互いに逆導電型で
あり、かつ第２のゲート電極の不純物濃度が第１のゲー
ト電極の不純物濃度よりも低くすることにより、第１の
ゲート電極と第２のゲート電極との仕事関数値を異なる
値に設定したものである。
るためにこの発明による半導体装置は、第１のゲート電
極と、その側部に第２のゲート電極とを設け、この第１
のゲート電極と第２のゲート電極とは互いに逆導電型で
あり、かつ第２のゲート電極の不純物濃度が第１のゲー
ト電極の不純物濃度よりも低くすることにより、第１の
ゲート電極と第２のゲート電極との仕事関数値を異なる
値に設定したものである。
【００１４】また、この発明による半導体装置の第１の
製造方法（実施例１に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第１のゲー
ト電極とし、この側部に第２の導電型で第１不純物濃度
より低い濃度になるように第２の不純物を注入して第２
のゲート電極を自己整合的に形成したものである。
製造方法（実施例１に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第１のゲー
ト電極とし、この側部に第２の導電型で第１不純物濃度
より低い濃度になるように第２の不純物を注入して第２
のゲート電極を自己整合的に形成したものである。
【００１５】また、この発明による半導体装置の第２の
製造方法（実施例２に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第１のゲー
ト電極とすると共に、エッチングで残ったこの側部を第
２のゲート電極とし、第２の導電型の第２の不純物を含
む酸化膜を形成した後、異方性エッチングしてサイドウ
オールを形成し、熱処理によりこのサイドウオールから
第２の不純物を拡散させて第２のゲート電極を第１不純
物濃度より低い第１不純物濃度になるようにしたもので
ある。また、この発明による半導体装置の第３の製造方
法（実施例３に相当）は、第２の製造方法において、ソ
ース・ドレイン領域を形成する際の熱拡散時の熱処理を
利用して、サイドウオールから第２の不純物を第２のゲ
ート電極に拡散させるようにしたものである。
製造方法（実施例２に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第１のゲー
ト電極とすると共に、エッチングで残ったこの側部を第
２のゲート電極とし、第２の導電型の第２の不純物を含
む酸化膜を形成した後、異方性エッチングしてサイドウ
オールを形成し、熱処理によりこのサイドウオールから
第２の不純物を拡散させて第２のゲート電極を第１不純
物濃度より低い第１不純物濃度になるようにしたもので
ある。また、この発明による半導体装置の第３の製造方
法（実施例３に相当）は、第２の製造方法において、ソ
ース・ドレイン領域を形成する際の熱拡散時の熱処理を
利用して、サイドウオールから第２の不純物を第２のゲ
ート電極に拡散させるようにしたものである。
【００１６】また、この発明による半導体装置の第４の
製造方法（実施例４に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成しエッチングしてマスク下に第１のゲート電極を形
成した後、第２の導電型の第１不純物濃度より低い第２
不純物濃度の第２の不純物を含むゲート電極層を形成し
てから異方性エッチングによりサイドウオールを形成
し、このサイドウオールを第２のゲート電極としたもの
である。
製造方法（実施例４に相当）は、第１の導電型で第１不
純物濃度の第１の不純物を含むゲート電極層にマスクを
形成しエッチングしてマスク下に第１のゲート電極を形
成した後、第２の導電型の第１不純物濃度より低い第２
不純物濃度の第２の不純物を含むゲート電極層を形成し
てから異方性エッチングによりサイドウオールを形成
し、このサイドウオールを第２のゲート電極としたもの
である。
【００１７】さらにこの発明による半導体集積回路装置
は、ＰチャネルトランジスタおよびＮチャネルトランジ
スタの少なくとも一方が第１のゲート電極と第２のゲー
ト電極とを有するゲート電極を用いてインバータ回路を
構成したものである。
は、ＰチャネルトランジスタおよびＮチャネルトランジ
スタの少なくとも一方が第１のゲート電極と第２のゲー
ト電極とを有するゲート電極を用いてインバータ回路を
構成したものである。
【００１８】
【作用】この発明における半導体装置においては、第１
のゲート電極と第２のゲート電極とからなるゲート電極
の仕事関数値が第２のゲート電極近傍で大きくなるよう
な構造となっているので、閾値電圧の低下を抑制するこ
とができる。
のゲート電極と第２のゲート電極とからなるゲート電極
の仕事関数値が第２のゲート電極近傍で大きくなるよう
な構造となっているので、閾値電圧の低下を抑制するこ
とができる。
【００１９】また、この発明における半導体装置の第１
の製造方法においては、第１のゲート電極の側部の第２
のゲート電極に自己整合的に不純物イオンを注入し、こ
の部分の不純物濃度を２〜４桁の範囲で変えることによ
り、ゲート電極の仕事関数値を変えるようにした。
の製造方法においては、第１のゲート電極の側部の第２
のゲート電極に自己整合的に不純物イオンを注入し、こ
の部分の不純物濃度を２〜４桁の範囲で変えることによ
り、ゲート電極の仕事関数値を変えるようにした。
【００２０】また、この発明における半導体装置の第
２、第３および第４の製造方法においても同様に、第１
のゲート電極の側部に第２のゲート電極を自己整合的に
形成することにより、ゲート電極の仕事関数値を変える
ようにした。
２、第３および第４の製造方法においても同様に、第１
のゲート電極の側部に第２のゲート電極を自己整合的に
形成することにより、ゲート電極の仕事関数値を変える
ようにした。
【００２１】また、この発明における半導体集積回路装
置においては、ＰチャネルトランジスタおよびＮチャネ
ルトランジスタの少なくとも一方が第１のゲート電極と
第２のゲート電極とを有するゲート電極を用いてインバ
ータ回路を構成したことにより、Ｐチャネルトランジス
タとＮチャネルトランジスタとがともに導通状態となる
期間を短くすることができる。
置においては、ＰチャネルトランジスタおよびＮチャネ
ルトランジスタの少なくとも一方が第１のゲート電極と
第２のゲート電極とを有するゲート電極を用いてインバ
ータ回路を構成したことにより、Ｐチャネルトランジス
タとＮチャネルトランジスタとがともに導通状態となる
期間を短くすることができる。
【００２２】
【実施例】以下、図面を用いてこの発明の実施例を詳細
に説明する。図１はこの発明による半導体装置をＮＭＯ
Ｓに適用した一実施例による構成を示す断面図である。
同図において、１はＰ型半導体基板、２はゲート絶縁
膜、３はポリシリコンよりなる第１のゲート電極３ｂお
よび第２のゲート電極３ｃで形成されたゲート電極、３
ｂはＮ型の不純物が導入されて形成された第１のゲート
電極であり、ゲート電極３のチャネル部分に相当する。
３ｃは第１のゲート電極３ｂの側部にＰ型の不純物が選
択的に導入されて形成された第２のゲート電極であり、
この第１のゲート電極３ｂには不純物が１０20〜１０21
ｃｍ-3程度の濃度で導入され、第２のゲート電極３ｃに
は１０18〜１０19ｃｍ-3程度の濃度で導入されている。
つまり、濃度差としては２〜３桁異なっている。また、
４はソース・ドレイン領域、８は酸化膜、９はゲート電
極３の側壁に付加されサイドウォールである。
に説明する。図１はこの発明による半導体装置をＮＭＯ
Ｓに適用した一実施例による構成を示す断面図である。
同図において、１はＰ型半導体基板、２はゲート絶縁
膜、３はポリシリコンよりなる第１のゲート電極３ｂお
よび第２のゲート電極３ｃで形成されたゲート電極、３
ｂはＮ型の不純物が導入されて形成された第１のゲート
電極であり、ゲート電極３のチャネル部分に相当する。
３ｃは第１のゲート電極３ｂの側部にＰ型の不純物が選
択的に導入されて形成された第２のゲート電極であり、
この第１のゲート電極３ｂには不純物が１０20〜１０21
ｃｍ-3程度の濃度で導入され、第２のゲート電極３ｃに
は１０18〜１０19ｃｍ-3程度の濃度で導入されている。
つまり、濃度差としては２〜３桁異なっている。また、
４はソース・ドレイン領域、８は酸化膜、９はゲート電
極３の側壁に付加されサイドウォールである。
【００２３】このように構成されたＮＭＯＳは、Ｎ型の
第１のゲート電極３ｂの側部に第２のゲート電極３ｃに
Ｐ型の不純物を選択的に導入し、この部分の仕事関数値
を、ゲート電極３のチャネル部分に相当する第１のゲー
ト電極３ｂよりも大きくなるように構成されている。一
般にＭＯＳトランジスタの閾値電圧Ｖthは、 Ｖth＝（ΦM−ΦS）−（ＱOX／ＣOX）＋２φF−（ＱB／ＣOX）・・・・（１） ΦM ：ゲート電極の仕事関数 ΦS ：シリコン基板の仕事関数 ＣOX：ゲート絶縁膜の容量 φF ：シリコン基板のフェルミレベル ＱOX：ゲート絶縁膜中の電荷 ＱB ：空乏層の電荷 で表される。
第１のゲート電極３ｂの側部に第２のゲート電極３ｃに
Ｐ型の不純物を選択的に導入し、この部分の仕事関数値
を、ゲート電極３のチャネル部分に相当する第１のゲー
ト電極３ｂよりも大きくなるように構成されている。一
般にＭＯＳトランジスタの閾値電圧Ｖthは、 Ｖth＝（ΦM−ΦS）−（ＱOX／ＣOX）＋２φF−（ＱB／ＣOX）・・・・（１） ΦM ：ゲート電極の仕事関数 ΦS ：シリコン基板の仕事関数 ＣOX：ゲート絶縁膜の容量 φF ：シリコン基板のフェルミレベル ＱOX：ゲート絶縁膜中の電荷 ＱB ：空乏層の電荷 で表される。
【００２４】この式において、今、ΦM 以外は定数であ
る。また、ゲート電極材料としてＮ型ポリシリコン膜を
使用している場合には、ΦM はポリシリコンのフェルミ
準位であるので、ゲート電極の仕事関数ΦM は、 ΦM＝ΦF＝（ｋＴ／ｑ）ｌｏｇｅ（ｎｉ／ＮD）
・・・・（２） ΦF ：ポリシリコンの
フェルミ準位 ｋ :ボルツマン定数 Ｔ :絶対温度 ｑ :電子の電荷量 ｌｏｇｅ ：自然対数 ｎｉ ：真性半導体のキャリア濃度 ＮD ：ドナー濃度 で表せる。
る。また、ゲート電極材料としてＮ型ポリシリコン膜を
使用している場合には、ΦM はポリシリコンのフェルミ
準位であるので、ゲート電極の仕事関数ΦM は、 ΦM＝ΦF＝（ｋＴ／ｑ）ｌｏｇｅ（ｎｉ／ＮD）
・・・・（２） ΦF ：ポリシリコンの
フェルミ準位 ｋ :ボルツマン定数 Ｔ :絶対温度 ｑ :電子の電荷量 ｌｏｇｅ ：自然対数 ｎｉ ：真性半導体のキャリア濃度 ＮD ：ドナー濃度 で表せる。
【００２５】ここで、第２のゲート電極３ｃは第１のゲ
ート電極３ｂより不純物濃度を小さくしているので、式
（２）において、ＮD （第２のゲート電極３ｃ）＜ＮD
（第１のゲート電極３ｂ）であり、これより、ΦF （３
ｃ）＞ΦF （３ｂ）となる。さらに式（１）より、閾値
電圧は、Ｖth（３ｃ）＞Ｖth（３ｂ）となる。したがっ
てこのように構成されるＮＭＯＳでは、第２のゲート電
極３ｃ直下では、ゲート電極３の第１のゲート電極３ｂ
直下よりも閾値電圧Ｖthが大きくなり、反転し難くな
る。
ート電極３ｂより不純物濃度を小さくしているので、式
（２）において、ＮD （第２のゲート電極３ｃ）＜ＮD
（第１のゲート電極３ｂ）であり、これより、ΦF （３
ｃ）＞ΦF （３ｂ）となる。さらに式（１）より、閾値
電圧は、Ｖth（３ｃ）＞Ｖth（３ｂ）となる。したがっ
てこのように構成されるＮＭＯＳでは、第２のゲート電
極３ｃ直下では、ゲート電極３の第１のゲート電極３ｂ
直下よりも閾値電圧Ｖthが大きくなり、反転し難くな
る。
【００２６】次に、図２〜１４を用いてこの半導体装置
の製造方法の各実施例を説明する。 （実施例１）図２〜図８は、この発明による半導体装置
の製造方法を説明する工程の断面図であり、図１と同一
符号は同一部分を示している。これらの図において、ま
ず、図２に示すようにＰ型半導体基板１の一主面上にゲ
ート絶縁膜２，Ｎ型のポリシリコン膜３ａおよび酸化膜
８ａを堆積した後、図３に示すようにゲート電極形成用
のフォトレジストパターン５を酸化膜８ａ上に形成し、
さらにこのフォトレジストパターン５をマスクとして酸
化膜８ａをエッチングして酸化膜８のパターンを得る。
の製造方法の各実施例を説明する。 （実施例１）図２〜図８は、この発明による半導体装置
の製造方法を説明する工程の断面図であり、図１と同一
符号は同一部分を示している。これらの図において、ま
ず、図２に示すようにＰ型半導体基板１の一主面上にゲ
ート絶縁膜２，Ｎ型のポリシリコン膜３ａおよび酸化膜
８ａを堆積した後、図３に示すようにゲート電極形成用
のフォトレジストパターン５を酸化膜８ａ上に形成し、
さらにこのフォトレジストパターン５をマスクとして酸
化膜８ａをエッチングして酸化膜８のパターンを得る。
【００２７】次にフォトレジストパターン５を除去した
後、図４に示すように酸化膜８のパターンをマスクとし
てＮ型ポリシリコン膜３ａを途中までエッチングし、後
述する第１のゲート電極となる部分およびその側部につ
ながり半導体基板主面上に延在する第２のゲート電極と
なるゲート電極層３ａ′を形成する。続いて図５に示す
ように酸化膜８をマスクとして例えばボロン（Ｂ+ ）の
ようなＰ型の不純物イオンを注入すると、ゲート電極層
３ａ′のうち、酸化膜８のパターンのない部分のみにボ
ロンが導入される。このときのボロンの注入量は、ゲー
ト電極層３ａ′がＮ型からＰ型に変化してＰ型の濃度が
ポリシリコン膜３ａのＮ型の濃度より低い値になるよう
な値に設定される。
後、図４に示すように酸化膜８のパターンをマスクとし
てＮ型ポリシリコン膜３ａを途中までエッチングし、後
述する第１のゲート電極となる部分およびその側部につ
ながり半導体基板主面上に延在する第２のゲート電極と
なるゲート電極層３ａ′を形成する。続いて図５に示す
ように酸化膜８をマスクとして例えばボロン（Ｂ+ ）の
ようなＰ型の不純物イオンを注入すると、ゲート電極層
３ａ′のうち、酸化膜８のパターンのない部分のみにボ
ロンが導入される。このときのボロンの注入量は、ゲー
ト電極層３ａ′がＮ型からＰ型に変化してＰ型の濃度が
ポリシリコン膜３ａのＮ型の濃度より低い値になるよう
な値に設定される。
【００２８】次に図６に示すように全面に酸化膜９ａを
堆積する。続いてこの酸化膜９ａを異方性エッチングす
ると、図７に示すように第１のゲート電極３ｂの側部に
のみ自己整合的にサイドウォール９が残る。次に酸化膜
８およびサイドウォール９をマスクとして基板上に延在
したゲート電極層３ａ′をエッチングすると、図８に示
すような第１のゲート電極３ｂおよび第２のゲート電極
３ｃを有するゲート電極３の構造を得る。続いて例えば
Ａｓ+ のようなＮ型不純物を１〜４×１０15ｃｍ-2程度
イオン注入する。これによってゲート電極３がマスクと
なり、ソース・ドレイン形成領域のみにＡｓ+ が注入さ
れる。この後、熱処理を行い、注入されたＡｓを活性化
させると、図１に示すようなソース・ドレイン領域４が
形成される。
堆積する。続いてこの酸化膜９ａを異方性エッチングす
ると、図７に示すように第１のゲート電極３ｂの側部に
のみ自己整合的にサイドウォール９が残る。次に酸化膜
８およびサイドウォール９をマスクとして基板上に延在
したゲート電極層３ａ′をエッチングすると、図８に示
すような第１のゲート電極３ｂおよび第２のゲート電極
３ｃを有するゲート電極３の構造を得る。続いて例えば
Ａｓ+ のようなＮ型不純物を１〜４×１０15ｃｍ-2程度
イオン注入する。これによってゲート電極３がマスクと
なり、ソース・ドレイン形成領域のみにＡｓ+ が注入さ
れる。この後、熱処理を行い、注入されたＡｓを活性化
させると、図１に示すようなソース・ドレイン領域４が
形成される。
【００２９】（実施例２）初めの工程は前述した実施例
１における図２〜図４までの工程と同様であり、図４の
構造を得た後、次に図９に示すように例えばＢＳＧ（Ｂ
ｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のようなＰ
型の不純物であるボロンを含む酸化膜１０ａを堆積す
る。次に図１０に示すように酸化膜１０ａおよび基板主
面上に延在する第２のゲート電極部となる部分を異方性
エッチングして第１のゲート電極３ｂの側部にのみ自己
整合的にボロンを含んだ酸化膜からなるサイドウォール
９ａを残す。次に、熱処理によりサイドウォール９ａか
ら第２のゲート電極３ｃへボロンを拡散させる。このと
きのボロンの拡散は、第２のゲート電極３ｃがＮ型から
Ｐ型に変化してＰ型の濃度がポリシリコン膜３ａ（図
２）のＮ型の濃度より低い値になるように制御される。
続いて実施例１に示した工程の図８にしたがってソース
・ドレイン領域４を形成する。
１における図２〜図４までの工程と同様であり、図４の
構造を得た後、次に図９に示すように例えばＢＳＧ（Ｂ
ｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のようなＰ
型の不純物であるボロンを含む酸化膜１０ａを堆積す
る。次に図１０に示すように酸化膜１０ａおよび基板主
面上に延在する第２のゲート電極部となる部分を異方性
エッチングして第１のゲート電極３ｂの側部にのみ自己
整合的にボロンを含んだ酸化膜からなるサイドウォール
９ａを残す。次に、熱処理によりサイドウォール９ａか
ら第２のゲート電極３ｃへボロンを拡散させる。このと
きのボロンの拡散は、第２のゲート電極３ｃがＮ型から
Ｐ型に変化してＰ型の濃度がポリシリコン膜３ａ（図
２）のＮ型の濃度より低い値になるように制御される。
続いて実施例１に示した工程の図８にしたがってソース
・ドレイン領域４を形成する。
【００３０】（実施例３）前述した実施例２において、
第１のゲート電極３ｂの側部に形成された第２のゲート
電極３ｃ上にボロンを含んだサイドウォール９ａを残存
させた後、このサイドウォール９ａから第２のゲート電
極３ｃへのボロンを拡散させるために、この拡散用に専
用の熱処理を行っていたが、この専用の熱処理を行わ
ず、ソース・ドレイン形成時の熱処理で兼用させても良
い。すなわち、実施例１，実施例２で図８に示したよう
に、ソース・ドレイン形成時には、半導体基板１のソー
ス・ドレイン形成領域に注入された不純物（Ａｓ）を活
性化するために熱処理が行われるが、この熱処理を利用
して前述のサイドウォール９ａから第２のゲート電極３
ｃへのボロンの拡散を行なうこともできる。この場合、
熱処理を兼用して利用できるので熱処理工程が１回で済
み、熱処理工程時間が短縮され、微細化に好適である。
第１のゲート電極３ｂの側部に形成された第２のゲート
電極３ｃ上にボロンを含んだサイドウォール９ａを残存
させた後、このサイドウォール９ａから第２のゲート電
極３ｃへのボロンを拡散させるために、この拡散用に専
用の熱処理を行っていたが、この専用の熱処理を行わ
ず、ソース・ドレイン形成時の熱処理で兼用させても良
い。すなわち、実施例１，実施例２で図８に示したよう
に、ソース・ドレイン形成時には、半導体基板１のソー
ス・ドレイン形成領域に注入された不純物（Ａｓ）を活
性化するために熱処理が行われるが、この熱処理を利用
して前述のサイドウォール９ａから第２のゲート電極３
ｃへのボロンの拡散を行なうこともできる。この場合、
熱処理を兼用して利用できるので熱処理工程が１回で済
み、熱処理工程時間が短縮され、微細化に好適である。
【００３１】（実施例４）図１１〜図１４は、この発明
による半導体装置の製造方法をＮＭＯＳの製造方法に適
用した他の実施例を説明する工程の断面図である。これ
らの図において、図１１は前述した実施例１の図３で酸
化膜８のパターンを形成した後、それをマスクとしてポ
リシリコン膜３ａをエッチングし、第１のゲート電極１
１となる部分を形成した図である。この第１のゲート電
極１１は所定濃度のＮ型の不純物を含んでいる。次に図
１２に示すように、ゲート電極１１よりも不純物濃度の
低いＰ型の不純物を含む第２のポリシリコン膜１２ａを
全面に堆積する。続いて第２のポリシリコン膜１２ａを
異方性エッチングして図１３に示すように第１のゲート
電極１１の側壁部にのみ自己整合的に第２のゲート電極
１２を残存させる。この後、第１のゲート電極１１およ
び第２のゲート電極１２をマスクにして半導体基板１に
不純物を注入して図１４に示すようにソース・ドレイン
層４を形成する。
による半導体装置の製造方法をＮＭＯＳの製造方法に適
用した他の実施例を説明する工程の断面図である。これ
らの図において、図１１は前述した実施例１の図３で酸
化膜８のパターンを形成した後、それをマスクとしてポ
リシリコン膜３ａをエッチングし、第１のゲート電極１
１となる部分を形成した図である。この第１のゲート電
極１１は所定濃度のＮ型の不純物を含んでいる。次に図
１２に示すように、ゲート電極１１よりも不純物濃度の
低いＰ型の不純物を含む第２のポリシリコン膜１２ａを
全面に堆積する。続いて第２のポリシリコン膜１２ａを
異方性エッチングして図１３に示すように第１のゲート
電極１１の側壁部にのみ自己整合的に第２のゲート電極
１２を残存させる。この後、第１のゲート電極１１およ
び第２のゲート電極１２をマスクにして半導体基板１に
不純物を注入して図１４に示すようにソース・ドレイン
層４を形成する。
【００３２】また、前述した実施例においては、ＮＭＯ
Ｓの製造方法について説明したが、ＰＭＯＳの製造方法
にも適用することができる。
Ｓの製造方法について説明したが、ＰＭＯＳの製造方法
にも適用することができる。
【００３３】（実施例５）図１５は、この発明による半
導体集積回路装置の一実施例による回路構成を示す図で
あり、ＣＭＯＳインバータ回路装置の駆動素子としての
ＮＭＯＳ７に図１に示すＭＯＳトランジスタを用いて構
成したものである。図１５において、第１の閾値電圧Ｖ
th1 を有する第１のＮＭＯＳ７ａは、図１のゲート電極
３のチャネル部分、つまり第１のゲート電極３ｂに相当
し、第２の閾値電圧Ｖth2 を有する第２のＮＭＯＳ７ｂ
は、図１の仕事関数値の大きい第２のゲート電極３ｃの
うち、半導体基板１上に設けられたドレイン側に相当
し、第３の閾値電圧Ｖth3 を有する第３のＮＭＯＳ７ｃ
は、図１の仕事関数値の大きい第２のゲート電極３ｃの
うち、ソース側に相当している。なお、図１において
は、第２のゲート電極３ｃについてソース側，ドレイン
側の区別を行っていない。そして図１５の第１のＮＭＯ
Ｓ７ａの閾値電圧ＶをＶth1 ，第２のＮＭＯＳ７ｂの閾
値電圧ＶをＶth2 ，第３のＮＭＯＳ７ｃの閾値電圧Ｖを
Ｖth3 とすれば、Ｖth1 ＜Ｖth2 ＝Ｖth3 である。
導体集積回路装置の一実施例による回路構成を示す図で
あり、ＣＭＯＳインバータ回路装置の駆動素子としての
ＮＭＯＳ７に図１に示すＭＯＳトランジスタを用いて構
成したものである。図１５において、第１の閾値電圧Ｖ
th1 を有する第１のＮＭＯＳ７ａは、図１のゲート電極
３のチャネル部分、つまり第１のゲート電極３ｂに相当
し、第２の閾値電圧Ｖth2 を有する第２のＮＭＯＳ７ｂ
は、図１の仕事関数値の大きい第２のゲート電極３ｃの
うち、半導体基板１上に設けられたドレイン側に相当
し、第３の閾値電圧Ｖth3 を有する第３のＮＭＯＳ７ｃ
は、図１の仕事関数値の大きい第２のゲート電極３ｃの
うち、ソース側に相当している。なお、図１において
は、第２のゲート電極３ｃについてソース側，ドレイン
側の区別を行っていない。そして図１５の第１のＮＭＯ
Ｓ７ａの閾値電圧ＶをＶth1 ，第２のＮＭＯＳ７ｂの閾
値電圧ＶをＶth2 ，第３のＮＭＯＳ７ｃの閾値電圧Ｖを
Ｖth3 とすれば、Ｖth1 ＜Ｖth2 ＝Ｖth3 である。
【００３４】したがって駆動素子としてのＮＭＯＳ７
は、第１の閾値電圧Ｖth1 を有する第１のＮＭＯＳ７ａ
と、第１のＮＭＯＳ７ａより高い第２の閾値電圧Ｖth2
を有する第２のＮＭＯＳ７ｂと、第３の閾値電圧Ｖth3
を有する第３のＮＭＯＳ７ｃとの直列接続と等価であ
る。
は、第１の閾値電圧Ｖth1 を有する第１のＮＭＯＳ７ａ
と、第１のＮＭＯＳ７ａより高い第２の閾値電圧Ｖth2
を有する第２のＮＭＯＳ７ｂと、第３の閾値電圧Ｖth3
を有する第３のＮＭＯＳ７ｃとの直列接続と等価であ
る。
【００３５】このように構成されたＣＭＯＳインバータ
回路装置においては、図１６（ａ）に示すように入力電
圧が０からＶ1 に変化していくにつれて閾値電圧の低い
ＮＭＯＳ７ａは導通状態となるが、これにより閾値電圧
の高い（Ｖth1＜Ｖth2＝Ｖth3 ）ＮＭＯＳ７ｂ，ＮＭＯ
Ｓ７ｃはＮＭＯＳ７ａより遅れて導通状態となる。駆動
素子としてのＮＭＯＳ７は第１のＮＭＯＳ７ａと第２の
ＮＭＯＳ７ｂとＮＭＯＳ７ｃとが共に導通状態となるこ
とによって導通状態となるので、ＮＭＯＳ７が導通状態
となる時期は遅れることになる。この間に負荷素子とし
てのＰＭＯＳ６は遮断状態に変化していく。したがって
このＣＭＯＳインバータ回路装置においては、負荷素子
としてのＰＭＯＳ６と駆動素子としてのＮＭＯＳ７とが
ともに導通状態となる期間が短くなり、ＶDDからＧＮＤ
への貫通電流が少なくなる。
回路装置においては、図１６（ａ）に示すように入力電
圧が０からＶ1 に変化していくにつれて閾値電圧の低い
ＮＭＯＳ７ａは導通状態となるが、これにより閾値電圧
の高い（Ｖth1＜Ｖth2＝Ｖth3 ）ＮＭＯＳ７ｂ，ＮＭＯ
Ｓ７ｃはＮＭＯＳ７ａより遅れて導通状態となる。駆動
素子としてのＮＭＯＳ７は第１のＮＭＯＳ７ａと第２の
ＮＭＯＳ７ｂとＮＭＯＳ７ｃとが共に導通状態となるこ
とによって導通状態となるので、ＮＭＯＳ７が導通状態
となる時期は遅れることになる。この間に負荷素子とし
てのＰＭＯＳ６は遮断状態に変化していく。したがって
このＣＭＯＳインバータ回路装置においては、負荷素子
としてのＰＭＯＳ６と駆動素子としてのＮＭＯＳ７とが
ともに導通状態となる期間が短くなり、ＶDDからＧＮＤ
への貫通電流が少なくなる。
【００３６】このように構成されるＣＭＯＳインバータ
回路装置は、その入出力特性は、図１６（ａ）に示すよ
うに従来のＣＭＯＳインバータの入出力特性（図２４）
と比較すると、ａ′＜ａとなり、また、ＰＭＯＳ６に適
用した場合には図１６（ｂ）に示すようにｂ′＜ｂとな
る。
回路装置は、その入出力特性は、図１６（ａ）に示すよ
うに従来のＣＭＯＳインバータの入出力特性（図２４）
と比較すると、ａ′＜ａとなり、また、ＰＭＯＳ６に適
用した場合には図１６（ｂ）に示すようにｂ′＜ｂとな
る。
【００３７】前述した実施例においては、駆動素子とし
てのＮＭＯＳ７に図１に示す構造のＭＯＳトランジスタ
を適用した場合について説明したが、負荷素子としての
ＰＭＯＳ６に適用しても前述と同様な効果が得られる。
てのＮＭＯＳ７に図１に示す構造のＭＯＳトランジスタ
を適用した場合について説明したが、負荷素子としての
ＰＭＯＳ６に適用しても前述と同様な効果が得られる。
【００３８】さらに負荷素子としてのＰＭＯＳ６と駆動
素子としてのＮＭＯＳ７との両方に図１に示す構造のＭ
ＯＳトランジスタを適用しても、ＰＭＯＳ６とＮＭＯＳ
７とがともに導通状態となる期間を短くし、ＶDDからＧ
ＮＤへの貫通電流を少なくすることができる。
素子としてのＮＭＯＳ７との両方に図１に示す構造のＭ
ＯＳトランジスタを適用しても、ＰＭＯＳ６とＮＭＯＳ
７とがともに導通状態となる期間を短くし、ＶDDからＧ
ＮＤへの貫通電流を少なくすることができる。
【００３９】
【発明の効果】以上、説明したようにこの発明によれ
ば、以下に説明するような極めて優れた効果が得られ
る。ゲート電極を中央部の第１のゲート電極と第１のゲ
ート電極の側部に設けられた第２のゲート電極とから形
成し、第２のゲート電極が第１のゲート電極と逆導電型
であり、かつ不純物濃度を低くなるように構成したこと
により、第１のゲート電極に対して第２のゲート電極の
仕事関数値が大きくなるので、半導体装置の微細化に伴
う短チャネル効果による閾値電圧の低下およびばらつき
を抑制できる。また、第１のゲート電極を形成した後、
この第１のゲート電極の側部に第２のゲート電極を自己
整合的に不純物を注入して形成したことにより、第１の
ゲート電極よりも仕事関数値の大きい第２のゲート電極
がマスク合わせの回数を増やすことなく、容易に製造す
ることができる。また、第１のゲート電極の側部に第２
のゲート電極を自己整合的に形成することにより、第１
のゲート電極よりも仕事関数値の大きい第２のゲート電
極が工程を増やすことなく、簡単な工程で製造すること
ができる。また、半導体集積回路装置のトランジスタと
してこの発明による半導体装置を用いることにより、貫
通電流が減少し、消費電力を減らすことができる。
ば、以下に説明するような極めて優れた効果が得られ
る。ゲート電極を中央部の第１のゲート電極と第１のゲ
ート電極の側部に設けられた第２のゲート電極とから形
成し、第２のゲート電極が第１のゲート電極と逆導電型
であり、かつ不純物濃度を低くなるように構成したこと
により、第１のゲート電極に対して第２のゲート電極の
仕事関数値が大きくなるので、半導体装置の微細化に伴
う短チャネル効果による閾値電圧の低下およびばらつき
を抑制できる。また、第１のゲート電極を形成した後、
この第１のゲート電極の側部に第２のゲート電極を自己
整合的に不純物を注入して形成したことにより、第１の
ゲート電極よりも仕事関数値の大きい第２のゲート電極
がマスク合わせの回数を増やすことなく、容易に製造す
ることができる。また、第１のゲート電極の側部に第２
のゲート電極を自己整合的に形成することにより、第１
のゲート電極よりも仕事関数値の大きい第２のゲート電
極が工程を増やすことなく、簡単な工程で製造すること
ができる。また、半導体集積回路装置のトランジスタと
してこの発明による半導体装置を用いることにより、貫
通電流が減少し、消費電力を減らすことができる。
【図１】この発明による半導体装置の一実施例による構
成を示す断面図である。
成を示す断面図である。
【図２】この発明による半導体装置の製造方法の実施例
１を説明する工程の断面図である。
１を説明する工程の断面図である。
【図３】図２に引き続く工程の断面図である。
【図４】図３に引き続く工程の断面図である。
【図５】図４に引き続く工程の断面図である。
【図６】図５に引き続く工程の断面図である。
【図７】図６に引き続く工程の断面図である。
【図８】図７に引き続く工程の断面図である。
【図９】図４に引き続くこの発明の実施例２を説明する
工程の断面図である。
工程の断面図である。
【図１０】図９に引き続く工程の断面図である。
【図１１】図３に引き続くこの発明の実施例４を説明す
る工程の断面図である。
る工程の断面図である。
【図１２】図１１に引き続く工程の断面図である。
【図１３】図１２に引き続く工程の断面図である。
【図１４】図１３に引き続く工程の断面図である。
【図１５】この発明の実施例５を説明する半導体集積回
路装置の構成を示す回路図である。
路装置の構成を示す回路図である。
【図１６】図１５に示す半導体集積回路装置の入出力特
性を示す図である。
性を示す図である。
【図１７】従来のＭＯＳトランジスタの構成を示す断面
図である。
図である。
【図１８】従来のＭＯＳトランジスタの製造方法を説明
する工程の断面図である。
する工程の断面図である。
【図１９】図１８に引き続く工程の断面図である。
【図２０】図１９に引き続く工程の断面図である。
【図２１】図２０に引き続く工程の断面図である。
【図２２】図２１に引き続く工程の断面図である。
【図２３】従来のＣＭＯＳインバータ回路装置の構成を
示す回路図である。
示す回路図である。
【図２４】従来のＣＭＯＳインバータ回路装置の入出力
特性を示す図である。
特性を示す図である。
【図２５】従来のＭＯＳトランジスタのゲート長と閾値
電圧の関係を示す図である。
電圧の関係を示す図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ３ａ ポリシリコン膜 ３ａ’ゲート電極層 ３ｂ 第１のゲート電極 ３ｃ 第２のゲート電極 ４ ソース・ドレイン領域 ５ フォトレジストパターン ６ 負荷素子としてのＰＭＯＳ ７ 駆動素子としてのＮＭＯＳ ８ 酸化膜 ８ａ 酸化膜 ９ サイドウォール ９ａ サイドウォール １０ａ 酸化膜 １１ 第１のゲート電極 １２ 第２のゲート電極 １２ａ ポリシリコン膜
Claims (6)
- 【請求項１】 半導体基板の一主面にゲート絶縁膜を介
して形成されたゲート電極と、半導体基板の一主面のゲ
ート電極の両側に形成されたソース・ドレイン領域とを
有する半導体装置において、 前記ゲート電極は、中央部の第１のゲート電極およびこ
の第１のゲート電極の側部に設けられた第２のゲート電
極からなり、前記第２のゲート電極が前記第１のゲート
電極と逆導電型であり、かつ不純物濃度が低いことを特
徴とする半導体装置。 - 【請求項２】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１の導電型でかつ第１の不純物
濃度の第１の不純物を含むゲート電極層を形成する工程
と、 前記ゲート電極層上に第１の酸化膜を形成する工程と、 前記第１の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層の厚さ方向を一部エッチングし、マ
スク下の第１のゲート電極となる部分およびその側部に
つながり半導体基板主面上に延在した第２のゲート電極
となる部分を形成する工程と、 前記第１の酸化膜をマスクとして前記第２のゲート電極
となる部分に、前記第１の導電型と異なる第２の導電型
でかつ前記第１の不純物濃度より低い第２の不純物濃度
になるように第２の導電型の第２の不純物を注入する工
程と、 全面に第２の酸化膜を設けた後、異方性エッチングによ
り前記第１のゲート電極となる部分の側壁部にサイドウ
ォールを形成する工程と、 前記第１の酸化膜およびサイドウォールをマスクとして
前記半導体基板主面上に延在するゲート電極部をエッチ
ング除去することにより、前記ゲート絶縁膜上に第１の
ゲート電極および第２のゲート電極を形成する工程と、 前記第１のゲート電極および第２のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１の導電型でかつ第１の不純物
濃度の第１の不純物を含むゲート電極層を形成する工程
と、 前記ゲート電極層上に第１の酸化膜を形成する工程と、 前記第１の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層の厚さ方向を一部エッチングし、マ
スク下の第１のゲート電極となる部分およびその側部に
つながり半導体基板主面上に延在した第２のゲート電極
となる部分を形成する工程と、 前記第１の導電型と異なる第２の導電型の第２の不純物
を含む第２の酸化膜を全面に形成する工程と、 前記第２の酸化膜および半導体基板主面に延在する第２
のゲート電極となる部分を異方性エッチングし、前記第
１の酸化膜のマスク下に形成された第１のゲート電極の
側部に前記第２の酸化膜からなるサイドウォールを形成
すると共に、このサイドウォールの下に第２のゲート電
極を形成する工程と、 熱処理により前記第２のゲート電極に前記サイドウォー
ルから前記第２の不純物を拡散させて、第２のゲート電
極を前記第２の導電型でかつ前記第１の不純物濃度より
低い第２の不純物濃度にする工程と、 前記第１のゲート電極および第２のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項３において、前記半導体基板主面
に不純物を注入してソース・ドレイン領域を形成した
後、活性化のために熱処理を行ない、この熱処理におい
て前記第２のゲート電極にサイドウォールから第２の不
純物を拡散させる工程を行なうことを特徴とする半導体
装置の製造方法。 - 【請求項５】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１の導電型でかつ第１の不純物
濃度の第１の不純物を含む第１のゲート電極層を形成す
る工程と、 前記第１のゲート電極層上に第１の酸化膜を形成する工
程と、 前記第１の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層をエッチングして、第１のゲート電
極を形成する工程と、 前記第１の導電型と異なる第２の導電型でかつ前記第１
の不純物濃度より低い第２の不純物濃度の第２の不純物
を含む第２のゲート電極層を全面に形成する工程と、 前記第２のゲート電極層を異方性エッチングし、前記第
１のゲート電極の側部に前記第２のゲート電極層からな
るサイドウォールを形成して、このサイドウォールを第
２のゲート電極とする工程と、 前記第１のゲート電極および第２のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項６】 Ｎチャネルトランジスタを駆動素子と
し、Ｐチャネルトランジスタを負荷素子としてゲートを
共通接続して入力端子とし、ドレインを共通接続して出
力端子として構成されるインバータ回路を含む半導体集
積回路装置であって、前記Ｎチャネルトランジスタおよ
びＰチャネルトランジスタの少なくとも一方が第１のゲ
ート電極とその側部に設けられた第２のゲート電極とを
有し、前記第１のゲート電極と第２のゲート電極とは互
いに逆導電型であり、かつ不純物の濃度が前記第１のゲ
ート電極より第２のゲート電極が低いトランジスタであ
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15798492A JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15798492A JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065850A true JPH065850A (ja) | 1994-01-14 |
Family
ID=15661705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15798492A Pending JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-06-17 JP JP15798492A patent/JPH065850A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
| US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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