JPH065850A - 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 - Google Patents
半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置Info
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- JPH065850A JPH065850A JP15798492A JP15798492A JPH065850A JP H065850 A JPH065850 A JP H065850A JP 15798492 A JP15798492 A JP 15798492A JP 15798492 A JP15798492 A JP 15798492A JP H065850 A JPH065850 A JP H065850A
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- gate electrode
- forming
- oxide film
- impurity
- gate
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 MOS型トランジスタ構造の短チャネル効果
を抑制する。 【構成】 半導体基板1の一主面に設けられたソース・
ドレイン領域4に挟まれて形成された基板上にゲート絶
縁膜を介して形成されたゲート電極を、中央部の第1導
電型で第1不純物濃度の第1のゲート電極3bと、この
第1のゲート電極3bの側部に設けられた第2導電型で
第1不純物濃度より低い第2不純物濃度の第2のゲート
電極3cとから構成する。これによって第2の電極3c
でのポテンシャルの低下が抑制されるので、閾値電圧が
大きくなって反転し難くなり、短チャネル効果が抑制さ
れる。
を抑制する。 【構成】 半導体基板1の一主面に設けられたソース・
ドレイン領域4に挟まれて形成された基板上にゲート絶
縁膜を介して形成されたゲート電極を、中央部の第1導
電型で第1不純物濃度の第1のゲート電極3bと、この
第1のゲート電極3bの側部に設けられた第2導電型で
第1不純物濃度より低い第2不純物濃度の第2のゲート
電極3cとから構成する。これによって第2の電極3c
でのポテンシャルの低下が抑制されるので、閾値電圧が
大きくなって反転し難くなり、短チャネル効果が抑制さ
れる。
Description
【0001】
【産業上の利用分野】この発明は、MOS型半導体装置
およびその製造方法並びにこのMOS型半導体装置を用
いた半導体集積回路装置に関するものである。
およびその製造方法並びにこのMOS型半導体装置を用
いた半導体集積回路装置に関するものである。
【0002】
【従来の技術】図17は従来のMOSトランジスタの主
要構成を示す断面図である。同図において、1は半導体
基板、2はゲート絶縁膜、3はゲート電極、4はソース
・ドレイン領域である。
要構成を示す断面図である。同図において、1は半導体
基板、2はゲート絶縁膜、3はゲート電極、4はソース
・ドレイン領域である。
【0003】図18〜図22は前述したMOSトランジ
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、図18に示すようにP型半導体基板1の
表面に例えば熱酸化法によりゲート絶縁膜2としての熱
酸化膜を形成する。続いて図19に示すようにゲート絶
縁膜2の表面に例えばN型のポリシリコン膜3aを堆積
する。
スタの製造方法を説明する工程の断面図である。同図に
おいて、まず、図18に示すようにP型半導体基板1の
表面に例えば熱酸化法によりゲート絶縁膜2としての熱
酸化膜を形成する。続いて図19に示すようにゲート絶
縁膜2の表面に例えばN型のポリシリコン膜3aを堆積
する。
【0004】次に図20に示すようにフォトレジストパ
ターン5を形成し、このフォトレジストパターン5をマ
スクとして図21に示すようにポリシリコン膜3aおよ
び絶縁膜2をエッチングしてゲート電極3を形成する。
その後、図22に示すようにフォトレジストパターン5
を除去する。
ターン5を形成し、このフォトレジストパターン5をマ
スクとして図21に示すようにポリシリコン膜3aおよ
び絶縁膜2をエッチングしてゲート電極3を形成する。
その後、図22に示すようにフォトレジストパターン5
を除去する。
【0005】続いてゲート電極3をマスクとして例えば
砒素(As)等のN型の不純物をイオン注入し、ソース
・ドレイン領域4を形成すれば、図17に示した構造の
NチャネルMOSトランジスタ(以下、NMOSとい
う)が得られる。さらに図22の構造からN型基板にボ
ロン(B)等のP型の不純物を注入し、同様にソース・
ドレイン領域4を形成すれば、PチャネルMOSトラン
ジスタ(以下、PMOSという)が得られる。
砒素(As)等のN型の不純物をイオン注入し、ソース
・ドレイン領域4を形成すれば、図17に示した構造の
NチャネルMOSトランジスタ(以下、NMOSとい
う)が得られる。さらに図22の構造からN型基板にボ
ロン(B)等のP型の不純物を注入し、同様にソース・
ドレイン領域4を形成すれば、PチャネルMOSトラン
ジスタ(以下、PMOSという)が得られる。
【0006】また、PMOSとNMOSとのゲート端子
を共通接続にして入力端子とし、ドレイン端子を共通接
続にして出力端子として構成した従来のCMOSインバ
ータ回路装置の構成を図23に示す。同図において、負
荷素子としてのPMOS6と駆動素子としてのNMOS
7のゲート電極を共通接続にして入力端子とし、ドレイ
ン端子を共通接続にして出力端子としていている。PM
OS6のソース電極は電源(VDD)に接続され、NMO
S7のソース電極は接地(GND)されている。
を共通接続にして入力端子とし、ドレイン端子を共通接
続にして出力端子として構成した従来のCMOSインバ
ータ回路装置の構成を図23に示す。同図において、負
荷素子としてのPMOS6と駆動素子としてのNMOS
7のゲート電極を共通接続にして入力端子とし、ドレイ
ン端子を共通接続にして出力端子としていている。PM
OS6のソース電極は電源(VDD)に接続され、NMO
S7のソース電極は接地(GND)されている。
【0007】次に従来のCMOSインバータ回路装置の
動作について図24を用いて説明する。図24は入力
(VIN)を0からV1 まで変化させていったときの出力
(Vou t )特性を示している。同図において、VINが0
のときには、PMOS6が導通状態であり、NMOS7
が遮断状態となっており、図23における出力端子はP
MOS6を通して電源に接続されており、VDDを出力す
る(状態A)。
動作について図24を用いて説明する。図24は入力
(VIN)を0からV1 まで変化させていったときの出力
(Vou t )特性を示している。同図において、VINが0
のときには、PMOS6が導通状態であり、NMOS7
が遮断状態となっており、図23における出力端子はP
MOS6を通して電源に接続されており、VDDを出力す
る(状態A)。
【0008】次にVINを大きくしていくと、NMOS7
も導通状態に近づき(状態B)、さらにVINを大きくし
ていくと、PMOS6は遮断状態に近づき(状態C)、
続いて完全にPMOS6は遮断する(状態D)。このと
き、出力端子はNMOS7を通して接地されており、0
を出力する。
も導通状態に近づき(状態B)、さらにVINを大きくし
ていくと、PMOS6は遮断状態に近づき(状態C)、
続いて完全にPMOS6は遮断する(状態D)。このと
き、出力端子はNMOS7を通して接地されており、0
を出力する。
【0009】
【発明が解決しようとする課題】図17に示したような
一般的な従来のMOSトランジスタでは、高集積化にと
もないトランジスタの寸法が微細化すると、チャネル長
(ゲート長)が短くなるにしたがって、短チャネル効果
として知られているように閾値電圧(Vth)が低下する
という現象が顕著になる。図25はゲート長と閾値電圧
の関係を示すものであり、ゲート長が長い範囲では閾値
電圧はほぼ一定であるが、ゲート長がサブミクロン以下
になってくると、ゲート長が短くなるのにほぼ比例して
閾値電圧が低下する。ゲート電極を形成するのにはホト
リソグラフィ技術を利用したプロセスを使用するが、こ
の各工程で寸法のばらつきが生じる。ゲート長が長いA
の範囲では寸法のばらつきで多少ゲート長が変化しても
閾値電圧は殆ど変化しないが、ゲート長が短いBの範囲
では寸法のばらつきでゲート長が変化すると、これにと
もなって閾値電圧は大きく変化してしまう。この結果、
高集積化をすすめると集積回路装置中の複数のトランジ
スタの閾値電圧を全て揃えることが困難になり、これに
よって高集積化が次第に困難になるという問題があっ
た。
一般的な従来のMOSトランジスタでは、高集積化にと
もないトランジスタの寸法が微細化すると、チャネル長
(ゲート長)が短くなるにしたがって、短チャネル効果
として知られているように閾値電圧(Vth)が低下する
という現象が顕著になる。図25はゲート長と閾値電圧
の関係を示すものであり、ゲート長が長い範囲では閾値
電圧はほぼ一定であるが、ゲート長がサブミクロン以下
になってくると、ゲート長が短くなるのにほぼ比例して
閾値電圧が低下する。ゲート電極を形成するのにはホト
リソグラフィ技術を利用したプロセスを使用するが、こ
の各工程で寸法のばらつきが生じる。ゲート長が長いA
の範囲では寸法のばらつきで多少ゲート長が変化しても
閾値電圧は殆ど変化しないが、ゲート長が短いBの範囲
では寸法のばらつきでゲート長が変化すると、これにと
もなって閾値電圧は大きく変化してしまう。この結果、
高集積化をすすめると集積回路装置中の複数のトランジ
スタの閾値電圧を全て揃えることが困難になり、これに
よって高集積化が次第に困難になるという問題があっ
た。
【0010】つまり、CMOSインバータ回路などでは
全てのトランジスタの閾値電圧が揃っていることが望ま
しく、トランジスタの構造で短チャネル効果を抑制でき
れば、微細化に対して極めて有利である。しかしなが
ら、サブミクロン領域における寸法のばらつきが避けら
れないことから、複数のトランジスタの閾値電圧の不揃
いが発生し、高集積化を困難にさせていた。
全てのトランジスタの閾値電圧が揃っていることが望ま
しく、トランジスタの構造で短チャネル効果を抑制でき
れば、微細化に対して極めて有利である。しかしなが
ら、サブミクロン領域における寸法のばらつきが避けら
れないことから、複数のトランジスタの閾値電圧の不揃
いが発生し、高集積化を困難にさせていた。
【0011】従来のCMOSインバータ回路は、図24
に示すようにPMOSおよびNMOSが同時に導通状態
となる期間があり、この期間に電源から接地へ貫通電流
が流れて電力が消費されるため、この導通状態となる時
間が短いほど消費電力の点から有利である。しかしなが
ら、高集積化にすると上記のようにトランジスタの閾値
電圧の不揃いが生じて導通状態の時間を短くすることが
できず、高集積化が困難になるという問題があった。
に示すようにPMOSおよびNMOSが同時に導通状態
となる期間があり、この期間に電源から接地へ貫通電流
が流れて電力が消費されるため、この導通状態となる時
間が短いほど消費電力の点から有利である。しかしなが
ら、高集積化にすると上記のようにトランジスタの閾値
電圧の不揃いが生じて導通状態の時間を短くすることが
できず、高集積化が困難になるという問題があった。
【0012】この発明は、前述した従来の問題を解決す
るためになされたものであり、短チャネル効果を抑制す
ることができる半導体装置を提供することを目的として
いる。また、この半導体装置を容易に得ることができる
半導体装置の製造方法を提供することを目的としてい
る。さらに貫通電流が流れる時間が短く消費電力を抑制
することができる半導体集積回路装置を提供することを
目的としている。
るためになされたものであり、短チャネル効果を抑制す
ることができる半導体装置を提供することを目的として
いる。また、この半導体装置を容易に得ることができる
半導体装置の製造方法を提供することを目的としてい
る。さらに貫通電流が流れる時間が短く消費電力を抑制
することができる半導体集積回路装置を提供することを
目的としている。
【0013】
【課題を解決するための手段】このような目的を達成す
るためにこの発明による半導体装置は、第1のゲート電
極と、その側部に第2のゲート電極とを設け、この第1
のゲート電極と第2のゲート電極とは互いに逆導電型で
あり、かつ第2のゲート電極の不純物濃度が第1のゲー
ト電極の不純物濃度よりも低くすることにより、第1の
ゲート電極と第2のゲート電極との仕事関数値を異なる
値に設定したものである。
るためにこの発明による半導体装置は、第1のゲート電
極と、その側部に第2のゲート電極とを設け、この第1
のゲート電極と第2のゲート電極とは互いに逆導電型で
あり、かつ第2のゲート電極の不純物濃度が第1のゲー
ト電極の不純物濃度よりも低くすることにより、第1の
ゲート電極と第2のゲート電極との仕事関数値を異なる
値に設定したものである。
【0014】また、この発明による半導体装置の第1の
製造方法(実施例1に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第1のゲー
ト電極とし、この側部に第2の導電型で第1不純物濃度
より低い濃度になるように第2の不純物を注入して第2
のゲート電極を自己整合的に形成したものである。
製造方法(実施例1に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第1のゲー
ト電極とし、この側部に第2の導電型で第1不純物濃度
より低い濃度になるように第2の不純物を注入して第2
のゲート電極を自己整合的に形成したものである。
【0015】また、この発明による半導体装置の第2の
製造方法(実施例2に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第1のゲー
ト電極とすると共に、エッチングで残ったこの側部を第
2のゲート電極とし、第2の導電型の第2の不純物を含
む酸化膜を形成した後、異方性エッチングしてサイドウ
オールを形成し、熱処理によりこのサイドウオールから
第2の不純物を拡散させて第2のゲート電極を第1不純
物濃度より低い第1不純物濃度になるようにしたもので
ある。また、この発明による半導体装置の第3の製造方
法(実施例3に相当)は、第2の製造方法において、ソ
ース・ドレイン領域を形成する際の熱拡散時の熱処理を
利用して、サイドウオールから第2の不純物を第2のゲ
ート電極に拡散させるようにしたものである。
製造方法(実施例2に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成し途中までエッチングして、マスク下を第1のゲー
ト電極とすると共に、エッチングで残ったこの側部を第
2のゲート電極とし、第2の導電型の第2の不純物を含
む酸化膜を形成した後、異方性エッチングしてサイドウ
オールを形成し、熱処理によりこのサイドウオールから
第2の不純物を拡散させて第2のゲート電極を第1不純
物濃度より低い第1不純物濃度になるようにしたもので
ある。また、この発明による半導体装置の第3の製造方
法(実施例3に相当)は、第2の製造方法において、ソ
ース・ドレイン領域を形成する際の熱拡散時の熱処理を
利用して、サイドウオールから第2の不純物を第2のゲ
ート電極に拡散させるようにしたものである。
【0016】また、この発明による半導体装置の第4の
製造方法(実施例4に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成しエッチングしてマスク下に第1のゲート電極を形
成した後、第2の導電型の第1不純物濃度より低い第2
不純物濃度の第2の不純物を含むゲート電極層を形成し
てから異方性エッチングによりサイドウオールを形成
し、このサイドウオールを第2のゲート電極としたもの
である。
製造方法(実施例4に相当)は、第1の導電型で第1不
純物濃度の第1の不純物を含むゲート電極層にマスクを
形成しエッチングしてマスク下に第1のゲート電極を形
成した後、第2の導電型の第1不純物濃度より低い第2
不純物濃度の第2の不純物を含むゲート電極層を形成し
てから異方性エッチングによりサイドウオールを形成
し、このサイドウオールを第2のゲート電極としたもの
である。
【0017】さらにこの発明による半導体集積回路装置
は、PチャネルトランジスタおよびNチャネルトランジ
スタの少なくとも一方が第1のゲート電極と第2のゲー
ト電極とを有するゲート電極を用いてインバータ回路を
構成したものである。
は、PチャネルトランジスタおよびNチャネルトランジ
スタの少なくとも一方が第1のゲート電極と第2のゲー
ト電極とを有するゲート電極を用いてインバータ回路を
構成したものである。
【0018】
【作用】この発明における半導体装置においては、第1
のゲート電極と第2のゲート電極とからなるゲート電極
の仕事関数値が第2のゲート電極近傍で大きくなるよう
な構造となっているので、閾値電圧の低下を抑制するこ
とができる。
のゲート電極と第2のゲート電極とからなるゲート電極
の仕事関数値が第2のゲート電極近傍で大きくなるよう
な構造となっているので、閾値電圧の低下を抑制するこ
とができる。
【0019】また、この発明における半導体装置の第1
の製造方法においては、第1のゲート電極の側部の第2
のゲート電極に自己整合的に不純物イオンを注入し、こ
の部分の不純物濃度を2〜4桁の範囲で変えることによ
り、ゲート電極の仕事関数値を変えるようにした。
の製造方法においては、第1のゲート電極の側部の第2
のゲート電極に自己整合的に不純物イオンを注入し、こ
の部分の不純物濃度を2〜4桁の範囲で変えることによ
り、ゲート電極の仕事関数値を変えるようにした。
【0020】また、この発明における半導体装置の第
2、第3および第4の製造方法においても同様に、第1
のゲート電極の側部に第2のゲート電極を自己整合的に
形成することにより、ゲート電極の仕事関数値を変える
ようにした。
2、第3および第4の製造方法においても同様に、第1
のゲート電極の側部に第2のゲート電極を自己整合的に
形成することにより、ゲート電極の仕事関数値を変える
ようにした。
【0021】また、この発明における半導体集積回路装
置においては、PチャネルトランジスタおよびNチャネ
ルトランジスタの少なくとも一方が第1のゲート電極と
第2のゲート電極とを有するゲート電極を用いてインバ
ータ回路を構成したことにより、Pチャネルトランジス
タとNチャネルトランジスタとがともに導通状態となる
期間を短くすることができる。
置においては、PチャネルトランジスタおよびNチャネ
ルトランジスタの少なくとも一方が第1のゲート電極と
第2のゲート電極とを有するゲート電極を用いてインバ
ータ回路を構成したことにより、Pチャネルトランジス
タとNチャネルトランジスタとがともに導通状態となる
期間を短くすることができる。
【0022】
【実施例】以下、図面を用いてこの発明の実施例を詳細
に説明する。図1はこの発明による半導体装置をNMO
Sに適用した一実施例による構成を示す断面図である。
同図において、1はP型半導体基板、2はゲート絶縁
膜、3はポリシリコンよりなる第1のゲート電極3bお
よび第2のゲート電極3cで形成されたゲート電極、3
bはN型の不純物が導入されて形成された第1のゲート
電極であり、ゲート電極3のチャネル部分に相当する。
3cは第1のゲート電極3bの側部にP型の不純物が選
択的に導入されて形成された第2のゲート電極であり、
この第1のゲート電極3bには不純物が1020〜1021
cm-3程度の濃度で導入され、第2のゲート電極3cに
は1018〜1019cm-3程度の濃度で導入されている。
つまり、濃度差としては2〜3桁異なっている。また、
4はソース・ドレイン領域、8は酸化膜、9はゲート電
極3の側壁に付加されサイドウォールである。
に説明する。図1はこの発明による半導体装置をNMO
Sに適用した一実施例による構成を示す断面図である。
同図において、1はP型半導体基板、2はゲート絶縁
膜、3はポリシリコンよりなる第1のゲート電極3bお
よび第2のゲート電極3cで形成されたゲート電極、3
bはN型の不純物が導入されて形成された第1のゲート
電極であり、ゲート電極3のチャネル部分に相当する。
3cは第1のゲート電極3bの側部にP型の不純物が選
択的に導入されて形成された第2のゲート電極であり、
この第1のゲート電極3bには不純物が1020〜1021
cm-3程度の濃度で導入され、第2のゲート電極3cに
は1018〜1019cm-3程度の濃度で導入されている。
つまり、濃度差としては2〜3桁異なっている。また、
4はソース・ドレイン領域、8は酸化膜、9はゲート電
極3の側壁に付加されサイドウォールである。
【0023】このように構成されたNMOSは、N型の
第1のゲート電極3bの側部に第2のゲート電極3cに
P型の不純物を選択的に導入し、この部分の仕事関数値
を、ゲート電極3のチャネル部分に相当する第1のゲー
ト電極3bよりも大きくなるように構成されている。一
般にMOSトランジスタの閾値電圧Vthは、 Vth=(ΦM−ΦS)−(QOX/COX)+2φF−(QB/COX)・・・・(1) ΦM :ゲート電極の仕事関数 ΦS :シリコン基板の仕事関数 COX:ゲート絶縁膜の容量 φF :シリコン基板のフェルミレベル QOX:ゲート絶縁膜中の電荷 QB :空乏層の電荷 で表される。
第1のゲート電極3bの側部に第2のゲート電極3cに
P型の不純物を選択的に導入し、この部分の仕事関数値
を、ゲート電極3のチャネル部分に相当する第1のゲー
ト電極3bよりも大きくなるように構成されている。一
般にMOSトランジスタの閾値電圧Vthは、 Vth=(ΦM−ΦS)−(QOX/COX)+2φF−(QB/COX)・・・・(1) ΦM :ゲート電極の仕事関数 ΦS :シリコン基板の仕事関数 COX:ゲート絶縁膜の容量 φF :シリコン基板のフェルミレベル QOX:ゲート絶縁膜中の電荷 QB :空乏層の電荷 で表される。
【0024】この式において、今、ΦM 以外は定数であ
る。また、ゲート電極材料としてN型ポリシリコン膜を
使用している場合には、ΦM はポリシリコンのフェルミ
準位であるので、ゲート電極の仕事関数ΦM は、 ΦM=ΦF=(kT/q)loge(ni/ND)
・・・・(2) ΦF :ポリシリコンの
フェルミ準位 k :ボルツマン定数 T :絶対温度 q :電子の電荷量 loge :自然対数 ni :真性半導体のキャリア濃度 ND :ドナー濃度 で表せる。
る。また、ゲート電極材料としてN型ポリシリコン膜を
使用している場合には、ΦM はポリシリコンのフェルミ
準位であるので、ゲート電極の仕事関数ΦM は、 ΦM=ΦF=(kT/q)loge(ni/ND)
・・・・(2) ΦF :ポリシリコンの
フェルミ準位 k :ボルツマン定数 T :絶対温度 q :電子の電荷量 loge :自然対数 ni :真性半導体のキャリア濃度 ND :ドナー濃度 で表せる。
【0025】ここで、第2のゲート電極3cは第1のゲ
ート電極3bより不純物濃度を小さくしているので、式
(2)において、ND (第2のゲート電極3c)<ND
(第1のゲート電極3b)であり、これより、ΦF (3
c)>ΦF (3b)となる。さらに式(1)より、閾値
電圧は、Vth(3c)>Vth(3b)となる。したがっ
てこのように構成されるNMOSでは、第2のゲート電
極3c直下では、ゲート電極3の第1のゲート電極3b
直下よりも閾値電圧Vthが大きくなり、反転し難くな
る。
ート電極3bより不純物濃度を小さくしているので、式
(2)において、ND (第2のゲート電極3c)<ND
(第1のゲート電極3b)であり、これより、ΦF (3
c)>ΦF (3b)となる。さらに式(1)より、閾値
電圧は、Vth(3c)>Vth(3b)となる。したがっ
てこのように構成されるNMOSでは、第2のゲート電
極3c直下では、ゲート電極3の第1のゲート電極3b
直下よりも閾値電圧Vthが大きくなり、反転し難くな
る。
【0026】次に、図2〜14を用いてこの半導体装置
の製造方法の各実施例を説明する。 (実施例1)図2〜図8は、この発明による半導体装置
の製造方法を説明する工程の断面図であり、図1と同一
符号は同一部分を示している。これらの図において、ま
ず、図2に示すようにP型半導体基板1の一主面上にゲ
ート絶縁膜2,N型のポリシリコン膜3aおよび酸化膜
8aを堆積した後、図3に示すようにゲート電極形成用
のフォトレジストパターン5を酸化膜8a上に形成し、
さらにこのフォトレジストパターン5をマスクとして酸
化膜8aをエッチングして酸化膜8のパターンを得る。
の製造方法の各実施例を説明する。 (実施例1)図2〜図8は、この発明による半導体装置
の製造方法を説明する工程の断面図であり、図1と同一
符号は同一部分を示している。これらの図において、ま
ず、図2に示すようにP型半導体基板1の一主面上にゲ
ート絶縁膜2,N型のポリシリコン膜3aおよび酸化膜
8aを堆積した後、図3に示すようにゲート電極形成用
のフォトレジストパターン5を酸化膜8a上に形成し、
さらにこのフォトレジストパターン5をマスクとして酸
化膜8aをエッチングして酸化膜8のパターンを得る。
【0027】次にフォトレジストパターン5を除去した
後、図4に示すように酸化膜8のパターンをマスクとし
てN型ポリシリコン膜3aを途中までエッチングし、後
述する第1のゲート電極となる部分およびその側部につ
ながり半導体基板主面上に延在する第2のゲート電極と
なるゲート電極層3a′を形成する。続いて図5に示す
ように酸化膜8をマスクとして例えばボロン(B+ )の
ようなP型の不純物イオンを注入すると、ゲート電極層
3a′のうち、酸化膜8のパターンのない部分のみにボ
ロンが導入される。このときのボロンの注入量は、ゲー
ト電極層3a′がN型からP型に変化してP型の濃度が
ポリシリコン膜3aのN型の濃度より低い値になるよう
な値に設定される。
後、図4に示すように酸化膜8のパターンをマスクとし
てN型ポリシリコン膜3aを途中までエッチングし、後
述する第1のゲート電極となる部分およびその側部につ
ながり半導体基板主面上に延在する第2のゲート電極と
なるゲート電極層3a′を形成する。続いて図5に示す
ように酸化膜8をマスクとして例えばボロン(B+ )の
ようなP型の不純物イオンを注入すると、ゲート電極層
3a′のうち、酸化膜8のパターンのない部分のみにボ
ロンが導入される。このときのボロンの注入量は、ゲー
ト電極層3a′がN型からP型に変化してP型の濃度が
ポリシリコン膜3aのN型の濃度より低い値になるよう
な値に設定される。
【0028】次に図6に示すように全面に酸化膜9aを
堆積する。続いてこの酸化膜9aを異方性エッチングす
ると、図7に示すように第1のゲート電極3bの側部に
のみ自己整合的にサイドウォール9が残る。次に酸化膜
8およびサイドウォール9をマスクとして基板上に延在
したゲート電極層3a′をエッチングすると、図8に示
すような第1のゲート電極3bおよび第2のゲート電極
3cを有するゲート電極3の構造を得る。続いて例えば
As+ のようなN型不純物を1〜4×1015cm-2程度
イオン注入する。これによってゲート電極3がマスクと
なり、ソース・ドレイン形成領域のみにAs+ が注入さ
れる。この後、熱処理を行い、注入されたAsを活性化
させると、図1に示すようなソース・ドレイン領域4が
形成される。
堆積する。続いてこの酸化膜9aを異方性エッチングす
ると、図7に示すように第1のゲート電極3bの側部に
のみ自己整合的にサイドウォール9が残る。次に酸化膜
8およびサイドウォール9をマスクとして基板上に延在
したゲート電極層3a′をエッチングすると、図8に示
すような第1のゲート電極3bおよび第2のゲート電極
3cを有するゲート電極3の構造を得る。続いて例えば
As+ のようなN型不純物を1〜4×1015cm-2程度
イオン注入する。これによってゲート電極3がマスクと
なり、ソース・ドレイン形成領域のみにAs+ が注入さ
れる。この後、熱処理を行い、注入されたAsを活性化
させると、図1に示すようなソース・ドレイン領域4が
形成される。
【0029】(実施例2)初めの工程は前述した実施例
1における図2〜図4までの工程と同様であり、図4の
構造を得た後、次に図9に示すように例えばBSG(B
oron Silicate Glass)のようなP
型の不純物であるボロンを含む酸化膜10aを堆積す
る。次に図10に示すように酸化膜10aおよび基板主
面上に延在する第2のゲート電極部となる部分を異方性
エッチングして第1のゲート電極3bの側部にのみ自己
整合的にボロンを含んだ酸化膜からなるサイドウォール
9aを残す。次に、熱処理によりサイドウォール9aか
ら第2のゲート電極3cへボロンを拡散させる。このと
きのボロンの拡散は、第2のゲート電極3cがN型から
P型に変化してP型の濃度がポリシリコン膜3a(図
2)のN型の濃度より低い値になるように制御される。
続いて実施例1に示した工程の図8にしたがってソース
・ドレイン領域4を形成する。
1における図2〜図4までの工程と同様であり、図4の
構造を得た後、次に図9に示すように例えばBSG(B
oron Silicate Glass)のようなP
型の不純物であるボロンを含む酸化膜10aを堆積す
る。次に図10に示すように酸化膜10aおよび基板主
面上に延在する第2のゲート電極部となる部分を異方性
エッチングして第1のゲート電極3bの側部にのみ自己
整合的にボロンを含んだ酸化膜からなるサイドウォール
9aを残す。次に、熱処理によりサイドウォール9aか
ら第2のゲート電極3cへボロンを拡散させる。このと
きのボロンの拡散は、第2のゲート電極3cがN型から
P型に変化してP型の濃度がポリシリコン膜3a(図
2)のN型の濃度より低い値になるように制御される。
続いて実施例1に示した工程の図8にしたがってソース
・ドレイン領域4を形成する。
【0030】(実施例3)前述した実施例2において、
第1のゲート電極3bの側部に形成された第2のゲート
電極3c上にボロンを含んだサイドウォール9aを残存
させた後、このサイドウォール9aから第2のゲート電
極3cへのボロンを拡散させるために、この拡散用に専
用の熱処理を行っていたが、この専用の熱処理を行わ
ず、ソース・ドレイン形成時の熱処理で兼用させても良
い。すなわち、実施例1,実施例2で図8に示したよう
に、ソース・ドレイン形成時には、半導体基板1のソー
ス・ドレイン形成領域に注入された不純物(As)を活
性化するために熱処理が行われるが、この熱処理を利用
して前述のサイドウォール9aから第2のゲート電極3
cへのボロンの拡散を行なうこともできる。この場合、
熱処理を兼用して利用できるので熱処理工程が1回で済
み、熱処理工程時間が短縮され、微細化に好適である。
第1のゲート電極3bの側部に形成された第2のゲート
電極3c上にボロンを含んだサイドウォール9aを残存
させた後、このサイドウォール9aから第2のゲート電
極3cへのボロンを拡散させるために、この拡散用に専
用の熱処理を行っていたが、この専用の熱処理を行わ
ず、ソース・ドレイン形成時の熱処理で兼用させても良
い。すなわち、実施例1,実施例2で図8に示したよう
に、ソース・ドレイン形成時には、半導体基板1のソー
ス・ドレイン形成領域に注入された不純物(As)を活
性化するために熱処理が行われるが、この熱処理を利用
して前述のサイドウォール9aから第2のゲート電極3
cへのボロンの拡散を行なうこともできる。この場合、
熱処理を兼用して利用できるので熱処理工程が1回で済
み、熱処理工程時間が短縮され、微細化に好適である。
【0031】(実施例4)図11〜図14は、この発明
による半導体装置の製造方法をNMOSの製造方法に適
用した他の実施例を説明する工程の断面図である。これ
らの図において、図11は前述した実施例1の図3で酸
化膜8のパターンを形成した後、それをマスクとしてポ
リシリコン膜3aをエッチングし、第1のゲート電極1
1となる部分を形成した図である。この第1のゲート電
極11は所定濃度のN型の不純物を含んでいる。次に図
12に示すように、ゲート電極11よりも不純物濃度の
低いP型の不純物を含む第2のポリシリコン膜12aを
全面に堆積する。続いて第2のポリシリコン膜12aを
異方性エッチングして図13に示すように第1のゲート
電極11の側壁部にのみ自己整合的に第2のゲート電極
12を残存させる。この後、第1のゲート電極11およ
び第2のゲート電極12をマスクにして半導体基板1に
不純物を注入して図14に示すようにソース・ドレイン
層4を形成する。
による半導体装置の製造方法をNMOSの製造方法に適
用した他の実施例を説明する工程の断面図である。これ
らの図において、図11は前述した実施例1の図3で酸
化膜8のパターンを形成した後、それをマスクとしてポ
リシリコン膜3aをエッチングし、第1のゲート電極1
1となる部分を形成した図である。この第1のゲート電
極11は所定濃度のN型の不純物を含んでいる。次に図
12に示すように、ゲート電極11よりも不純物濃度の
低いP型の不純物を含む第2のポリシリコン膜12aを
全面に堆積する。続いて第2のポリシリコン膜12aを
異方性エッチングして図13に示すように第1のゲート
電極11の側壁部にのみ自己整合的に第2のゲート電極
12を残存させる。この後、第1のゲート電極11およ
び第2のゲート電極12をマスクにして半導体基板1に
不純物を注入して図14に示すようにソース・ドレイン
層4を形成する。
【0032】また、前述した実施例においては、NMO
Sの製造方法について説明したが、PMOSの製造方法
にも適用することができる。
Sの製造方法について説明したが、PMOSの製造方法
にも適用することができる。
【0033】(実施例5)図15は、この発明による半
導体集積回路装置の一実施例による回路構成を示す図で
あり、CMOSインバータ回路装置の駆動素子としての
NMOS7に図1に示すMOSトランジスタを用いて構
成したものである。図15において、第1の閾値電圧V
th1 を有する第1のNMOS7aは、図1のゲート電極
3のチャネル部分、つまり第1のゲート電極3bに相当
し、第2の閾値電圧Vth2 を有する第2のNMOS7b
は、図1の仕事関数値の大きい第2のゲート電極3cの
うち、半導体基板1上に設けられたドレイン側に相当
し、第3の閾値電圧Vth3 を有する第3のNMOS7c
は、図1の仕事関数値の大きい第2のゲート電極3cの
うち、ソース側に相当している。なお、図1において
は、第2のゲート電極3cについてソース側,ドレイン
側の区別を行っていない。そして図15の第1のNMO
S7aの閾値電圧VをVth1 ,第2のNMOS7bの閾
値電圧VをVth2 ,第3のNMOS7cの閾値電圧Vを
Vth3 とすれば、Vth1 <Vth2 =Vth3 である。
導体集積回路装置の一実施例による回路構成を示す図で
あり、CMOSインバータ回路装置の駆動素子としての
NMOS7に図1に示すMOSトランジスタを用いて構
成したものである。図15において、第1の閾値電圧V
th1 を有する第1のNMOS7aは、図1のゲート電極
3のチャネル部分、つまり第1のゲート電極3bに相当
し、第2の閾値電圧Vth2 を有する第2のNMOS7b
は、図1の仕事関数値の大きい第2のゲート電極3cの
うち、半導体基板1上に設けられたドレイン側に相当
し、第3の閾値電圧Vth3 を有する第3のNMOS7c
は、図1の仕事関数値の大きい第2のゲート電極3cの
うち、ソース側に相当している。なお、図1において
は、第2のゲート電極3cについてソース側,ドレイン
側の区別を行っていない。そして図15の第1のNMO
S7aの閾値電圧VをVth1 ,第2のNMOS7bの閾
値電圧VをVth2 ,第3のNMOS7cの閾値電圧Vを
Vth3 とすれば、Vth1 <Vth2 =Vth3 である。
【0034】したがって駆動素子としてのNMOS7
は、第1の閾値電圧Vth1 を有する第1のNMOS7a
と、第1のNMOS7aより高い第2の閾値電圧Vth2
を有する第2のNMOS7bと、第3の閾値電圧Vth3
を有する第3のNMOS7cとの直列接続と等価であ
る。
は、第1の閾値電圧Vth1 を有する第1のNMOS7a
と、第1のNMOS7aより高い第2の閾値電圧Vth2
を有する第2のNMOS7bと、第3の閾値電圧Vth3
を有する第3のNMOS7cとの直列接続と等価であ
る。
【0035】このように構成されたCMOSインバータ
回路装置においては、図16(a)に示すように入力電
圧が0からV1 に変化していくにつれて閾値電圧の低い
NMOS7aは導通状態となるが、これにより閾値電圧
の高い(Vth1<Vth2=Vth3 )NMOS7b,NMO
S7cはNMOS7aより遅れて導通状態となる。駆動
素子としてのNMOS7は第1のNMOS7aと第2の
NMOS7bとNMOS7cとが共に導通状態となるこ
とによって導通状態となるので、NMOS7が導通状態
となる時期は遅れることになる。この間に負荷素子とし
てのPMOS6は遮断状態に変化していく。したがって
このCMOSインバータ回路装置においては、負荷素子
としてのPMOS6と駆動素子としてのNMOS7とが
ともに導通状態となる期間が短くなり、VDDからGND
への貫通電流が少なくなる。
回路装置においては、図16(a)に示すように入力電
圧が0からV1 に変化していくにつれて閾値電圧の低い
NMOS7aは導通状態となるが、これにより閾値電圧
の高い(Vth1<Vth2=Vth3 )NMOS7b,NMO
S7cはNMOS7aより遅れて導通状態となる。駆動
素子としてのNMOS7は第1のNMOS7aと第2の
NMOS7bとNMOS7cとが共に導通状態となるこ
とによって導通状態となるので、NMOS7が導通状態
となる時期は遅れることになる。この間に負荷素子とし
てのPMOS6は遮断状態に変化していく。したがって
このCMOSインバータ回路装置においては、負荷素子
としてのPMOS6と駆動素子としてのNMOS7とが
ともに導通状態となる期間が短くなり、VDDからGND
への貫通電流が少なくなる。
【0036】このように構成されるCMOSインバータ
回路装置は、その入出力特性は、図16(a)に示すよ
うに従来のCMOSインバータの入出力特性(図24)
と比較すると、a′<aとなり、また、PMOS6に適
用した場合には図16(b)に示すようにb′<bとな
る。
回路装置は、その入出力特性は、図16(a)に示すよ
うに従来のCMOSインバータの入出力特性(図24)
と比較すると、a′<aとなり、また、PMOS6に適
用した場合には図16(b)に示すようにb′<bとな
る。
【0037】前述した実施例においては、駆動素子とし
てのNMOS7に図1に示す構造のMOSトランジスタ
を適用した場合について説明したが、負荷素子としての
PMOS6に適用しても前述と同様な効果が得られる。
てのNMOS7に図1に示す構造のMOSトランジスタ
を適用した場合について説明したが、負荷素子としての
PMOS6に適用しても前述と同様な効果が得られる。
【0038】さらに負荷素子としてのPMOS6と駆動
素子としてのNMOS7との両方に図1に示す構造のM
OSトランジスタを適用しても、PMOS6とNMOS
7とがともに導通状態となる期間を短くし、VDDからG
NDへの貫通電流を少なくすることができる。
素子としてのNMOS7との両方に図1に示す構造のM
OSトランジスタを適用しても、PMOS6とNMOS
7とがともに導通状態となる期間を短くし、VDDからG
NDへの貫通電流を少なくすることができる。
【0039】
【発明の効果】以上、説明したようにこの発明によれ
ば、以下に説明するような極めて優れた効果が得られ
る。ゲート電極を中央部の第1のゲート電極と第1のゲ
ート電極の側部に設けられた第2のゲート電極とから形
成し、第2のゲート電極が第1のゲート電極と逆導電型
であり、かつ不純物濃度を低くなるように構成したこと
により、第1のゲート電極に対して第2のゲート電極の
仕事関数値が大きくなるので、半導体装置の微細化に伴
う短チャネル効果による閾値電圧の低下およびばらつき
を抑制できる。また、第1のゲート電極を形成した後、
この第1のゲート電極の側部に第2のゲート電極を自己
整合的に不純物を注入して形成したことにより、第1の
ゲート電極よりも仕事関数値の大きい第2のゲート電極
がマスク合わせの回数を増やすことなく、容易に製造す
ることができる。また、第1のゲート電極の側部に第2
のゲート電極を自己整合的に形成することにより、第1
のゲート電極よりも仕事関数値の大きい第2のゲート電
極が工程を増やすことなく、簡単な工程で製造すること
ができる。また、半導体集積回路装置のトランジスタと
してこの発明による半導体装置を用いることにより、貫
通電流が減少し、消費電力を減らすことができる。
ば、以下に説明するような極めて優れた効果が得られ
る。ゲート電極を中央部の第1のゲート電極と第1のゲ
ート電極の側部に設けられた第2のゲート電極とから形
成し、第2のゲート電極が第1のゲート電極と逆導電型
であり、かつ不純物濃度を低くなるように構成したこと
により、第1のゲート電極に対して第2のゲート電極の
仕事関数値が大きくなるので、半導体装置の微細化に伴
う短チャネル効果による閾値電圧の低下およびばらつき
を抑制できる。また、第1のゲート電極を形成した後、
この第1のゲート電極の側部に第2のゲート電極を自己
整合的に不純物を注入して形成したことにより、第1の
ゲート電極よりも仕事関数値の大きい第2のゲート電極
がマスク合わせの回数を増やすことなく、容易に製造す
ることができる。また、第1のゲート電極の側部に第2
のゲート電極を自己整合的に形成することにより、第1
のゲート電極よりも仕事関数値の大きい第2のゲート電
極が工程を増やすことなく、簡単な工程で製造すること
ができる。また、半導体集積回路装置のトランジスタと
してこの発明による半導体装置を用いることにより、貫
通電流が減少し、消費電力を減らすことができる。
【図1】この発明による半導体装置の一実施例による構
成を示す断面図である。
成を示す断面図である。
【図2】この発明による半導体装置の製造方法の実施例
1を説明する工程の断面図である。
1を説明する工程の断面図である。
【図3】図2に引き続く工程の断面図である。
【図4】図3に引き続く工程の断面図である。
【図5】図4に引き続く工程の断面図である。
【図6】図5に引き続く工程の断面図である。
【図7】図6に引き続く工程の断面図である。
【図8】図7に引き続く工程の断面図である。
【図9】図4に引き続くこの発明の実施例2を説明する
工程の断面図である。
工程の断面図である。
【図10】図9に引き続く工程の断面図である。
【図11】図3に引き続くこの発明の実施例4を説明す
る工程の断面図である。
る工程の断面図である。
【図12】図11に引き続く工程の断面図である。
【図13】図12に引き続く工程の断面図である。
【図14】図13に引き続く工程の断面図である。
【図15】この発明の実施例5を説明する半導体集積回
路装置の構成を示す回路図である。
路装置の構成を示す回路図である。
【図16】図15に示す半導体集積回路装置の入出力特
性を示す図である。
性を示す図である。
【図17】従来のMOSトランジスタの構成を示す断面
図である。
図である。
【図18】従来のMOSトランジスタの製造方法を説明
する工程の断面図である。
する工程の断面図である。
【図19】図18に引き続く工程の断面図である。
【図20】図19に引き続く工程の断面図である。
【図21】図20に引き続く工程の断面図である。
【図22】図21に引き続く工程の断面図である。
【図23】従来のCMOSインバータ回路装置の構成を
示す回路図である。
示す回路図である。
【図24】従来のCMOSインバータ回路装置の入出力
特性を示す図である。
特性を示す図である。
【図25】従来のMOSトランジスタのゲート長と閾値
電圧の関係を示す図である。
電圧の関係を示す図である。
1 半導体基板 2 ゲート絶縁膜 3 ゲート電極 3a ポリシリコン膜 3a’ゲート電極層 3b 第1のゲート電極 3c 第2のゲート電極 4 ソース・ドレイン領域 5 フォトレジストパターン 6 負荷素子としてのPMOS 7 駆動素子としてのNMOS 8 酸化膜 8a 酸化膜 9 サイドウォール 9a サイドウォール 10a 酸化膜 11 第1のゲート電極 12 第2のゲート電極 12a ポリシリコン膜
Claims (6)
- 【請求項1】 半導体基板の一主面にゲート絶縁膜を介
して形成されたゲート電極と、半導体基板の一主面のゲ
ート電極の両側に形成されたソース・ドレイン領域とを
有する半導体装置において、 前記ゲート電極は、中央部の第1のゲート電極およびこ
の第1のゲート電極の側部に設けられた第2のゲート電
極からなり、前記第2のゲート電極が前記第1のゲート
電極と逆導電型であり、かつ不純物濃度が低いことを特
徴とする半導体装置。 - 【請求項2】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第1の導電型でかつ第1の不純物
濃度の第1の不純物を含むゲート電極層を形成する工程
と、 前記ゲート電極層上に第1の酸化膜を形成する工程と、 前記第1の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層の厚さ方向を一部エッチングし、マ
スク下の第1のゲート電極となる部分およびその側部に
つながり半導体基板主面上に延在した第2のゲート電極
となる部分を形成する工程と、 前記第1の酸化膜をマスクとして前記第2のゲート電極
となる部分に、前記第1の導電型と異なる第2の導電型
でかつ前記第1の不純物濃度より低い第2の不純物濃度
になるように第2の導電型の第2の不純物を注入する工
程と、 全面に第2の酸化膜を設けた後、異方性エッチングによ
り前記第1のゲート電極となる部分の側壁部にサイドウ
ォールを形成する工程と、 前記第1の酸化膜およびサイドウォールをマスクとして
前記半導体基板主面上に延在するゲート電極部をエッチ
ング除去することにより、前記ゲート絶縁膜上に第1の
ゲート電極および第2のゲート電極を形成する工程と、 前記第1のゲート電極および第2のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項3】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第1の導電型でかつ第1の不純物
濃度の第1の不純物を含むゲート電極層を形成する工程
と、 前記ゲート電極層上に第1の酸化膜を形成する工程と、 前記第1の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層の厚さ方向を一部エッチングし、マ
スク下の第1のゲート電極となる部分およびその側部に
つながり半導体基板主面上に延在した第2のゲート電極
となる部分を形成する工程と、 前記第1の導電型と異なる第2の導電型の第2の不純物
を含む第2の酸化膜を全面に形成する工程と、 前記第2の酸化膜および半導体基板主面に延在する第2
のゲート電極となる部分を異方性エッチングし、前記第
1の酸化膜のマスク下に形成された第1のゲート電極の
側部に前記第2の酸化膜からなるサイドウォールを形成
すると共に、このサイドウォールの下に第2のゲート電
極を形成する工程と、 熱処理により前記第2のゲート電極に前記サイドウォー
ルから前記第2の不純物を拡散させて、第2のゲート電
極を前記第2の導電型でかつ前記第1の不純物濃度より
低い第2の不純物濃度にする工程と、 前記第1のゲート電極および第2のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項4】 請求項3において、前記半導体基板主面
に不純物を注入してソース・ドレイン領域を形成した
後、活性化のために熱処理を行ない、この熱処理におい
て前記第2のゲート電極にサイドウォールから第2の不
純物を拡散させる工程を行なうことを特徴とする半導体
装置の製造方法。 - 【請求項5】 半導体基板の一主面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第1の導電型でかつ第1の不純物
濃度の第1の不純物を含む第1のゲート電極層を形成す
る工程と、 前記第1のゲート電極層上に第1の酸化膜を形成する工
程と、 前記第1の酸化膜をパターニング後、これをマスクとし
て前記ゲート電極層をエッチングして、第1のゲート電
極を形成する工程と、 前記第1の導電型と異なる第2の導電型でかつ前記第1
の不純物濃度より低い第2の不純物濃度の第2の不純物
を含む第2のゲート電極層を全面に形成する工程と、 前記第2のゲート電極層を異方性エッチングし、前記第
1のゲート電極の側部に前記第2のゲート電極層からな
るサイドウォールを形成して、このサイドウォールを第
2のゲート電極とする工程と、 前記第1のゲート電極および第2のゲート電極をマスク
として前記半導体基板主面に不純物を注入してソース・
ドレイン領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項6】 Nチャネルトランジスタを駆動素子と
し、Pチャネルトランジスタを負荷素子としてゲートを
共通接続して入力端子とし、ドレインを共通接続して出
力端子として構成されるインバータ回路を含む半導体集
積回路装置であって、前記Nチャネルトランジスタおよ
びPチャネルトランジスタの少なくとも一方が第1のゲ
ート電極とその側部に設けられた第2のゲート電極とを
有し、前記第1のゲート電極と第2のゲート電極とは互
いに逆導電型であり、かつ不純物の濃度が前記第1のゲ
ート電極より第2のゲート電極が低いトランジスタであ
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15798492A JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15798492A JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065850A true JPH065850A (ja) | 1994-01-14 |
Family
ID=15661705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15798492A Pending JPH065850A (ja) | 1992-06-17 | 1992-06-17 | 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置 |
Country Status (1)
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JP (1) | JPH065850A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低gidlmosfet構造および製造方法 |
JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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1992
- 1992-06-17 JP JP15798492A patent/JPH065850A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低gidlmosfet構造および製造方法 |
JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ(gidl)電流を有するmosfetデバイス |
US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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