JP2007524984A - 低gidlmosfet構造および製造方法 - Google Patents

低gidlmosfet構造および製造方法 Download PDF

Info

Publication number
JP2007524984A
JP2007524984A JP2006500959A JP2006500959A JP2007524984A JP 2007524984 A JP2007524984 A JP 2007524984A JP 2006500959 A JP2006500959 A JP 2006500959A JP 2006500959 A JP2006500959 A JP 2006500959A JP 2007524984 A JP2007524984 A JP 2007524984A
Authority
JP
Japan
Prior art keywords
gate conductor
central
gate
mosfet
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006500959A
Other languages
English (en)
Other versions
JP4678875B2 (ja
Inventor
レイデンス、カール
ドクマチ、オマール、エイチ
ドリス、ブルース、ビー
グルシェンコフ、オレッグ
マンデルマン、ジャック、エー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007524984A publication Critical patent/JP2007524984A/ja
Application granted granted Critical
Publication of JP4678875B2 publication Critical patent/JP4678875B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 従来のMOSFETデバイスに比べてGIDL電流が小さい低GIDL電流MOSFETデバイス構造を提供する。
【解決手段】 MOSFETデバイス構造は、縁部がソース/ドレイン拡散にわずかに重なる場合(82)がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合(80)も含まれる。
【選択図】 図9

Description

本発明は、一般に、低GIDL(Gate-Induced Drain Leakage:ゲート誘導ドレイン漏れ)電流MOSFETデバイス構造およびその製造方法に関する。
デバイスの形状が縮小するにつれて、ゲート誘導ドレイン漏れ(GIDL)電流が引き起こす信頼性の問題のために、最良のデバイス性能にとって望ましいものよりも低い電圧で動作することを余儀なくされる。
NMOSFETにおいてデバイスにバイアスをかけてドレイン電位がゲート電位よりも正に大きくなる(+1Vより大きい)ようにした場合、および、PMOSFETにおいてゲート電位がドレイン電位よりも正に大きい(+1Vより大きい)場合、ゲート導体がドレイン拡散領域に重なる領域に沿って、電界効果トランジスタの表面ドレイン空乏領域において電子−ホール対が発生することから、GIDL電流が生じる。
本発明は、従来のMOSFETデバイスに比べてGIDL電流が小さい低GIDL電流MOSFETデバイス構造および低GIDL電流MOSFETデバイスの製造方法を提供する。MOSFETデバイス構造は、縁部がソース/ドレイン拡散にわずかに重なる場合がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。
NMOSFETデバイスでは、側方ウイング・ゲート導体は、N+ポリシリコンから成ると好ましく、PMOSFETでは、側方ウイング・ゲート導体は、P+ポリシリコンから成ることが好ましい。高Vt(閾値電圧)NMOSFETが望ましい場合(DRAM用途におけるように)、中央ゲート導体領域は、P+ポリとすることができ、または、低VT NMOSFETが性能向上のために必要な場合、N+ポリとすることができる(PFETでは相補的なドーピングが用いられる)。側方ウイング・ゲート導体および中央ゲート導体は、上にある金属側壁導電性層によって結び付けられる。更に、中央ゲート導体の下および側方ウイング導体の下のゲート絶縁体の厚さは、独立して指定することができる。これによって、側方導体の下のゲート絶縁体を、中央導体の下のものよりも厚くすることができ、好ましい。
低GIDL MOSFETおよび製造方法のための本発明の前述の目的および利点は、添付図面と関連付けて、そのいくつかの実施形態の以下の詳細な説明を参照することで、当業者によっていっそう容易に理解することができる。いくつかの図面を通して、同様の要素は同一の参照番号によって示す。
図1〜9は、本発明の教示に従った低GIDL MOSFET(金属酸化物半導体電界効果トランジスタ)デバイスの製造方法を示す。
図1は、ゲート酸化物誘電体14によって被覆された基板12上で、MOSFET一次/主中央ゲート電極ポリシリコン堆積10を、標準的なリソグラフィおよびRIE(reactive ion etching:反応性イオン・エッチング)プロセスによってパターニングした後のデバイスを示す。
ゲートPC(多結晶)ポリは、エッチングの前に選択的にドーピングすることができる。例示した実施形態では、ゲート10に、P型の不純物をドーピングして、高Vt(閾値電圧)表面チャネルNFETまたは低Vt埋め込みチャネルNFETを生成する。
図2は、好ましくは酸素であるHDP(高密度プラズマ)等の異方性誘電体堆積20を用いて、水平表面上に二酸化シリコン等のオフセット膜を形成した後のデバイスを示す。
図3は、導電性拡散バリア30(すなわち、側壁の金属とゲートPCポリとの間の反応を防ぐための、WN(タングステン/窒化タングステン)、TiN)を堆積し、CVD(化学気相付着法)および異方性RIEを用いて、PCの側壁に沿って、CVDタングステン/窒化タングステンのスペーサ等の金属スペーサ32を形成した後のデバイスを示す。
金属側壁スペーサ32は、ゲート電極ポリシリコンと、後に形成される側壁くぼみポリシリコン・ゲート拡張部70との間に、整流接合が形成されるのを防ぐ。
図4は、オフセット膜HDP誘電体20を剥離して、アンダーカット領域40の上に懸垂スペーサ32を形成した後のデバイスを示す。
図5は、W金属スペーサに対して選択的に、ポリシリコンおよびシリコン基板を、50において酸化させた後のデバイスを示す(例えば、S.Iwata等、IEEE Trans. Electron Devices, ED-31, P.1174(1984年)を参照のこと)。露出したポリシリコン・ゲート電極の側壁52を酸化させる。酸化物バリアは、薄い絶縁性の拡散バリア層を提供して、n+ゲート側方ウイング・ゲート導体およびp+中央ゲート導体ポリの仕事関数が異なるために接合部が生成されるのを防ぐ。
図6は、薄いLPCVD(低圧化学的気相付着法)ポリシリコン60を堆積して、Wスペーサの下のアンダーカット領域によって形成されたくぼみを充填した後のデバイスを示す。
薄いLPCVDポリシリコンは、ドーピングしたかまたはドーピングしていない状態で堆積することができる。ドーピングしてある場合、そのドーピング極性は、S/D拡散のものの逆である。ドーピングしていないまま堆積する場合、薄いLPCVDポリは、低エネルギ傾斜イオン注入、プラズマ浸入、気相ドーピング、または固体ソース・ドーピング等の既知の方法のいずれか1つまたはそれらの組み合わせを用いてドーピングすることができる。全てのドーピング技法は、リソグラフィによって画定したブロック・マスキング層(酸化物または窒化物)を利用して、NFETとPFETとの間を区別する。
図7は、F1またはC1ラジカルを用いて(ストラップ・エッチングのように)、化学的ドライ・エッチング(CDE:chemical dry etching)等の等方性エッチングにより、薄いLPCVDシリコンを側壁くぼみ70に残したまま、薄いLPCVDシリコン60をフィールド領域から除去した後のデバイスを示す。
図8は、傾斜または非傾斜イオン注入を含む従来のプロセスによって、S/D拡張部/ハロ84およびスペーサ86を形成した後のデバイスを示す。ソースおよびドレイン領域88は大量にドーピングした領域であり、一方、拡張部/ハロ領域84は、少量ドーピングされており、第1の実施形態では、80において側方ウイング・ゲート導体にわずかに重なり、第2の実施形態では、82において中央ゲート導体にわずかに重なる。
図9は、従来のプロセスによってサリサイド92を形成した後の低GIDL電流MOSFETデバイス90を示す。
記載した製造方法は、縁部がソース/ドレイン拡散の上にわずかに重なる場合がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを有する低GIDL電流MOSFETデバイスを生成する。
NMOSFETデバイスでは、側方ウイング・ゲート導体はN+ポリシリコンから成ると好ましく、PMOSFETでは、側方ウイング・ゲート導体はP+ポリシリコンから成ることが好ましい。高Vt(閾値電圧)NMOSFETが望ましい場合(DRAM用途におけるように)、中央ゲート導体領域は、P+ポリとすることができ、または、低VT NMOSFETが性能向上のために必要な場合、N+ポリとすることができる(PFETでは相補的なドーピングが用いられる)。
側方ウイング・ゲート導体および中央ゲート導体は、上にある金属側壁導電層によって結び付けられる。更に、中央ゲート導体の下および側方ウイング・ゲート導体の下のゲート絶縁体GIの厚さは、独立して指定することができる。これによって、側方導体の下のゲート絶縁体を、中央導体の下のものよりも厚くすることができ、好ましい。
ゲート電極の縁部における逆にドーピングしたLPCVDくぼみ領域とゲート電極ドーピングとの間の相互拡散は、側壁酸化物バリアによって抑制される。逆にドーピングしたくぼみおよびゲート電極との間の電気的接触は、金属スペーサによって与えられる。
シミュレーションを行って、外側ゲート導体(N+側壁)のためのゲート酸化物の再成長による、中央ゲート導体縁部の下のバーズビーク(bird’s beak)形成の程度を調べた。シミュレーションには、第2のゲート酸化物(N+側壁ゲート導体のため)の再成長の前の中央ゲート導体の縁部の形状が含まれ、プロセスのこの時点で中央ゲートの下に30Aのゲート酸化物が存在した。次いで、この構造に、典型的なゲート酸化サイクル(950度、150秒、RTO、100%ドライO2)を行って、後に外側N+ゲート導体セグメントを含むことになる領域内で、基板の表面上に30Aの酸化物を成長させた。その結果、発生したバーズビークは、無視できる程度であった。明らかに、バーズビークは、極めて小さく、デバイスの動作性に問題を引き起こさない。
大きいバーズビークが形成されたとしても、P+内側ゲート領域に対するN+外側ゲート領域の1.1Vの仕事関数のずれの結果として、最初に外側ゲート領域で反転が起こる。このため、チャネル電流は、最大のVtを有する中央ゲート領域によって支配され、バーズビークがチャネル電流に対して与える影響を最小限に抑える。
本発明は、低ゲート誘導漏れ電流(GIDL)MOSFETデバイスを製造する方法を提供する。この方法は、パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するステップを含み、ここで、パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するために、好ましくは異方性誘電体堆積を用いる。パターニングした中央ゲート導体を形成するには、好ましくは、ゲート誘電体によって被覆された基板上にポリシリコンを堆積し、次いでリソグラフィおよび反応性イオン・エッチング・プロセスによってMOSFET中央ゲート導体をパターニングする。
このプロセスは、続けて、中央ゲート導体の側壁上に導電性拡散バリアを堆積し、次いで、中央ゲート導体の側壁上の導電性拡散バリアの上に金属スペーサを形成し、その後、オフセット膜を剥離してアンダーカット領域上に懸垂金属スペーサを形成する。
このプロセスは、続けて、懸垂金属スペーサの下の中央ゲート導体を酸化させて、中央ゲート導体と、後に形成される左および右側方ウイング・ゲート導体との間に、整流接合が形成されるのを防ぎ、次いで、ポリシリコン層を堆積して、懸垂金属スペーサの下のアンダーカット領域を充填し、その後、懸垂金属スペーサの下のアンダーカット領域においてポリシリコンを残しながらポリシリコン層を等方性エッチングによって除去して、左および右側方ウイング・ゲート導体を形成する。
このプロセスは、続けて、ソースおよびドレイン拡張部/ハロならびにスペーサを形成し、次いで導体上にサリサイドを形成することによって完了する。好適な実施形態では、中央ゲート導体ならびに左および右側方ウイング・ゲート導体を、ドーピングしたポリシリコンで形成する。
上述のようなプロセスは、低ゲート誘導漏れ(GIDL)電流のMOSFETデバイスを提供する。このデバイスは、ソース拡散領域と、ドレイン拡散領域と、中央ゲートと、を含む。中央ゲートは、中央ゲート導体と、左側方ウイング・ゲート導体と、右側方ウイング・ゲート導体とを含む。左側方ウイング・ゲート導体および右側方ウイング・ゲート導体の各々は、薄い絶縁性の拡散バリア層によって、中央ゲート導体から分離している。
中央ゲート導体の左右の横方向の縁部が、ソース拡散領域およびドレイン拡散領域の一方に重なることができる。左および右側方ウイング・ゲート導体の左右の横方向の縁部は、ソース拡散領域およびドレイン拡散領域の一方に重なることができる。
中央ゲート導体ならびに左および右側方ウイング・ゲート導体が、上にある金属側壁導電性層によって結び付けられている。上にある金属側壁導電性層は、中央ゲート導体と左および右側方ウイング・ゲート導体との間に整流接合が形成されるのを防ぐために中央ゲート導体の左および右の側壁に沿って形成された左および右金属側壁スペーサを含む。左および右金属側壁スペーサは、導電性拡散バリア層によって中央ゲート導体から分離している。
左および右側方ウイング導体の下のゲート絶縁体の厚さは、中央導体の下のゲート絶縁体の厚さよりも厚くすることができるように、その厚さを独立して指定可能である。
本明細書において、低GIDL MOSFETおよび製造方法について、本発明のいくつかの実施形態および変形を詳細に説明したが、本発明の開示および教示が当業者に多くの代替的な設計を提案することは明らかであろう。
本発明は、一般に、電子デバイスに、更に具体的には、低GIDL MOSFET構造に産業上の利用可能性を有する。
MOSFETゲート電極ポリシリコン堆積を標準的なリソグラフィおよびRIEプロセスによってパターニングした後のデバイスを示す。 HDP等の異方性誘電体堆積を用いて水平表面上にオフセット膜を形成した後のデバイスを示す。 導電性拡散バリア(すなわちWN、TiN)を堆積し、CVD W/WNスペーサ等の金属スペーサをPCの側壁に沿って形成した後のデバイスを示す。 オフセット膜HDP誘電体を剥離して懸垂スペーサを形成した後のデバイスを示す。 ポリシリコンおよびシリコン基板をW金属スペーサに対して選択的に酸化させた後のデバイスを示す。 薄いLPCVDポリシリコンを堆積してWスペーサの下にアンダーカット領域によって形成されたくぼみを充填した後のデバイスを示す。 等方性エッチング(ストラップ・エッチングのような)によってフィールド領域から薄いLPCVDシリコンを除去し、薄いLPCVDシリコンを側壁くぼみに残した後のデバイスを示す。 イオン注入等の従来のプロセスによってS/D拡張部/ハロおよびスペーサを形成した後のデバイスを示す。 従来のプロセスによってサリサイドを形成した後のデバイスを示す。

Claims (16)

  1. 低ゲート誘導ドレイン漏れ(GIDL)電流を有するMOSFETデバイスであって、
    ソース拡散領域と、ドレイン拡散領域と、中央ゲートと、
    を含み、前記中央ゲートが、中央ゲート導体と、左側方ウイング・ゲート導体と、右側方ウイング・ゲート導体とを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々が、薄い絶縁性の拡散バリア層によって、前記中央ゲート導体から分離している、MOSFETデバイス。
  2. 前記中央ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる、請求項1に記載のMOSFETデバイス。
  3. 前記左および右側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる、請求項1に記載のMOSFETデバイス。
  4. 前記中央ゲート導体ならびに前記左および右側方ウイング・ゲート導体が、その上にある金属側壁導電性層によって結び付けられる、請求項1に記載のNMOSFETデバイス。
  5. 前記左および右側方ウイング導体の下のゲート絶縁体の厚さが、前記中央導体の下のゲート絶縁体の厚さよりも厚い、請求項1に記載のMOSFET。
  6. 前記中央ゲート導体と前記左および右側方ウイング・ゲート導体との間に整流接合が形成されるのを防ぐために、前記中央ゲート導体の左および右の側壁に沿って形成された左および右金属側壁スペーサを更に含む、請求項1に記載のMOSFET。
  7. 前記左および右金属側壁スペーサが、導電性拡散バリア層によって前記中央ゲート導体から分離している、請求項6に記載のMOSFET。
  8. NMOSFETデバイスを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々がN+ポリシリコンで形成されている、請求項1に記載のMOSFET。
  9. PMOSFETデバイスを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々がP+ポリシリコンで形成されている、請求項1に記載のMOSFET。
  10. 前記中央ゲート導体がP+ポリシリコンで形成されて、高Vt(閾値電圧)NMOSFETを形成する、請求項1に記載のMOSFET。
  11. 前記中央ゲート導体がN+ポリシリコンで形成されて、低Vt(閾値電圧)NMOSFETを形成する、請求項1に記載のMOSFET。
  12. 低ゲート誘導漏れドレイン電流(GIDL)MOSFETデバイスを製造する方法であって、
    パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するステップと、
    前記中央ゲート導体の側壁上に導電性拡散バリアを堆積するステップと、
    前記中央ゲート導体の前記側壁上の前記導電性拡散バリアの上に金属スペーサを形成するステップと、
    前記オフセット膜を剥離してアンダーカット領域上に懸垂金属スペーサを形成するステップと、
    前記懸垂金属スペーサの下の前記中央ゲート導体を酸化させて、前記中央ゲート導体と、後に形成される左および右側方ウイング・ゲート導体との間に、整流接合が形成されるのを防ぐステップと、
    ポリシリコン層を堆積して、前記懸垂金属スペーサの下の前記アンダーカット領域を充填するステップと、
    前記懸垂金属スペーサの下の前記アンダーカット領域において前記ポリシリコンを残しながら前記ポリシリコン層を等方性エッチングによって除去して、左および右側方ウイング・ゲート導体を形成するステップと、
    を含む、方法。
  13. 前記除去するステップの後、ソースおよびドレイン拡張部/ハロならびにスペーサを形成し、次いで導体上にサリサイドを形成する、請求項12に記載の方法。
  14. 前記パターニングした中央ゲート導体の形成が、ゲート誘電体によって被覆された基板上にポリシリコンを堆積し、次いでリソグラフィおよび反応性イオン・エッチング・プロセスによって前記中央ゲート導体をパターニングすることによって行われる、請求項12に記載の方法。
  15. 前記パターニングした中央ゲート導体およびこの周囲の基板領域の水平面上に前記オフセット膜を形成するために、異方性誘電体堆積を用いるステップを更に含む、請求項12に記載の方法。
  16. 前記中央ゲート導体ならびに前記左および右側方ウイング・ゲート導体を、ドーピングしたポリシリコンで形成するステップを更に含む、請求項12に記載の方法。
JP2006500959A 2003-01-15 2004-01-15 低ゲート誘導ドレイン漏れ(gidl)電流を有するmosfetデバイス Expired - Fee Related JP4678875B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/345,472 US6841826B2 (en) 2003-01-15 2003-01-15 Low-GIDL MOSFET structure and method for fabrication
PCT/US2004/000968 WO2004066367A2 (en) 2003-01-15 2004-01-15 Low-gidl mosfet structure and method for fabrication

Publications (2)

Publication Number Publication Date
JP2007524984A true JP2007524984A (ja) 2007-08-30
JP4678875B2 JP4678875B2 (ja) 2011-04-27

Family

ID=32711928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006500959A Expired - Fee Related JP4678875B2 (ja) 2003-01-15 2004-01-15 低ゲート誘導ドレイン漏れ(gidl)電流を有するmosfetデバイス

Country Status (8)

Country Link
US (2) US6841826B2 (ja)
EP (1) EP1588403B1 (ja)
JP (1) JP4678875B2 (ja)
KR (1) KR100754305B1 (ja)
CN (1) CN101410951B (ja)
AT (1) ATE551727T1 (ja)
TW (1) TWI270145B (ja)
WO (1) WO2004066367A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263133A (zh) * 2011-08-22 2011-11-30 无锡新洁能功率半导体有限公司 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10336876B4 (de) * 2003-08-11 2006-08-24 Infineon Technologies Ag Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
KR100602122B1 (ko) * 2004-12-03 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US8154088B1 (en) 2006-09-29 2012-04-10 Cypress Semiconductor Corporation Semiconductor topography and method for reducing gate induced drain leakage (GIDL) in MOS transistors
JP5559567B2 (ja) * 2010-02-24 2014-07-23 パナソニック株式会社 半導体装置
CN102194870B (zh) * 2010-03-17 2012-08-29 中国科学院微电子研究所 一种半导体器件及其制造方法
US8592911B2 (en) * 2010-03-17 2013-11-26 Institute of Microelectronics, Chinese Academy of Sciences Asymmetric semiconductor device having a high-k/metal gate and method of manufacturing the same
CN102544098B (zh) * 2010-12-31 2014-10-01 中国科学院微电子研究所 Mos晶体管及其形成方法
US8743628B2 (en) 2011-08-08 2014-06-03 Micron Technology, Inc. Line driver circuits, methods, and apparatuses
CN102446771A (zh) * 2011-11-11 2012-05-09 上海华力微电子有限公司 一种减小mos io器件gidl效应的方法
US8501566B1 (en) * 2012-09-11 2013-08-06 Nanya Technology Corp. Method for fabricating a recessed channel access transistor device
US8896035B2 (en) 2012-10-22 2014-11-25 International Business Machines Corporation Field effect transistor having phase transition material incorporated into one or more components for reduced leakage current
US9685526B2 (en) * 2014-02-12 2017-06-20 International Business Machines Corporation Side gate assist in metal gate first process
CN104900504B (zh) * 2015-05-25 2018-02-06 上海华虹宏力半导体制造有限公司 降低mos晶体管gidl电流的方法
FR3090999B1 (fr) * 2018-12-20 2022-01-14 Commissariat Energie Atomique Procédé de fabrication d'un composant semiconducteur à base d'un composé III-N
CN112663541B (zh) * 2020-12-22 2022-10-21 浙江交工集团股份有限公司 中央分隔带生态预制装配式护栏安装施工方法
CN116313807B (zh) * 2023-02-28 2024-05-28 上海维安半导体有限公司 一种双层侧墙结构的超结功率mosfet器件的制备方法及超结功率mosfet器件

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133366A (ja) * 1987-11-18 1989-05-25 Sanyo Electric Co Ltd Mos半導体装置の製造方法
JPH02288341A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp Mis型半導体装置
JPH036830A (ja) * 1989-06-02 1991-01-14 Sharp Corp 半導体装置
JPH043939A (ja) * 1990-04-20 1992-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05175492A (ja) * 1991-12-20 1993-07-13 Nippon Steel Corp 半導体装置の製造方法
JPH05226361A (ja) * 1992-02-12 1993-09-03 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH065850A (ja) * 1992-06-17 1994-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置
JPH0629521A (ja) * 1992-07-07 1994-02-04 Nec Corp Mos型電界効果トランジスタの製造方法
JPH08264789A (ja) * 1995-03-21 1996-10-11 Motorola Inc 絶縁ゲート半導体装置および製造方法
JPH1126765A (ja) * 1997-07-09 1999-01-29 Nec Corp 電界効果型トランジスタ及びその製造方法
JPH11220130A (ja) * 1998-01-19 1999-08-10 Lg Semicon Co Ltd 半導体素子の配線と半導体素子及びその製造方法
US6097070A (en) * 1999-02-16 2000-08-01 International Business Machines Corporation MOSFET structure and process for low gate induced drain leakage (GILD)
JP2001267562A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4714519A (en) 1987-03-30 1987-12-22 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5210435A (en) * 1990-10-12 1993-05-11 Motorola, Inc. ITLDD transistor having a variable work function
US5108939A (en) * 1990-10-16 1992-04-28 National Semiconductor Corp. Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region
US5221632A (en) * 1990-10-31 1993-06-22 Matsushita Electric Industrial Co., Ltd. Method of proudcing a MIS transistor
US5091763A (en) 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
KR940001402B1 (ko) 1991-04-10 1994-02-21 삼성전자 주식회사 골드구조를 가지는 반도체소자의 제조방법
KR940005293B1 (ko) 1991-05-23 1994-06-15 삼성전자 주식회사 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
US5314834A (en) * 1991-08-26 1994-05-24 Motorola, Inc. Field effect transistor having a gate dielectric with variable thickness
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US5599726A (en) * 1995-12-04 1997-02-04 Chartered Semiconductor Manufacturing Pte Ltd Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control
US5877058A (en) * 1996-08-26 1999-03-02 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US5714786A (en) 1996-10-31 1998-02-03 Micron Technology, Inc. Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors
US5953596A (en) * 1996-12-19 1999-09-14 Micron Technology, Inc. Methods of forming thin film transistors
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US6090671A (en) 1997-09-30 2000-07-18 Siemens Aktiengesellschaft Reduction of gate-induced drain leakage in semiconductor devices
DE19812212A1 (de) * 1998-03-19 1999-09-23 Siemens Ag MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren
US6091101A (en) 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
US6259142B1 (en) 1998-04-07 2001-07-10 Advanced Micro Devices, Inc. Multiple split gate semiconductor device and fabrication method
US6661057B1 (en) * 1998-04-07 2003-12-09 Advanced Micro Devices Inc Tri-level segmented control transistor and fabrication method
US6097069A (en) 1998-06-22 2000-08-01 International Business Machines Corporation Method and structure for increasing the threshold voltage of a corner device
US5998848A (en) 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6312995B1 (en) 1999-03-08 2001-11-06 Advanced Micro Devices, Inc. MOS transistor with assisted-gates and ultra-shallow “Psuedo” source and drain extensions for ultra-large-scale integration
US6251737B1 (en) 1999-11-04 2001-06-26 United Microelectronics Corp. Method of increasing gate surface area for depositing silicide material
US6169017B1 (en) * 1999-11-23 2001-01-02 United Silicon Incorporated Method to increase contact area
US6238988B1 (en) * 1999-12-09 2001-05-29 United Microelectronics Corp. Method of forming a MOS transistor
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01133366A (ja) * 1987-11-18 1989-05-25 Sanyo Electric Co Ltd Mos半導体装置の製造方法
JPH02288341A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp Mis型半導体装置
JPH036830A (ja) * 1989-06-02 1991-01-14 Sharp Corp 半導体装置
JPH043939A (ja) * 1990-04-20 1992-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05175492A (ja) * 1991-12-20 1993-07-13 Nippon Steel Corp 半導体装置の製造方法
JPH05226361A (ja) * 1992-02-12 1993-09-03 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH065850A (ja) * 1992-06-17 1994-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置
JPH0629521A (ja) * 1992-07-07 1994-02-04 Nec Corp Mos型電界効果トランジスタの製造方法
JPH08264789A (ja) * 1995-03-21 1996-10-11 Motorola Inc 絶縁ゲート半導体装置および製造方法
JPH1126765A (ja) * 1997-07-09 1999-01-29 Nec Corp 電界効果型トランジスタ及びその製造方法
JPH11220130A (ja) * 1998-01-19 1999-08-10 Lg Semicon Co Ltd 半導体素子の配線と半導体素子及びその製造方法
US6097070A (en) * 1999-02-16 2000-08-01 International Business Machines Corporation MOSFET structure and process for low gate induced drain leakage (GILD)
JP2001267562A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263133A (zh) * 2011-08-22 2011-11-30 无锡新洁能功率半导体有限公司 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法

Also Published As

Publication number Publication date
KR100754305B1 (ko) 2007-09-03
JP4678875B2 (ja) 2011-04-27
CN101410951A (zh) 2009-04-15
WO2004066367A2 (en) 2004-08-05
EP1588403B1 (en) 2012-03-28
KR20050091003A (ko) 2005-09-14
US6878582B2 (en) 2005-04-12
TWI270145B (en) 2007-01-01
CN101410951B (zh) 2010-05-05
TW200504887A (en) 2005-02-01
WO2004066367A3 (en) 2009-05-28
EP1588403A2 (en) 2005-10-26
ATE551727T1 (de) 2012-04-15
US6841826B2 (en) 2005-01-11
US20040137689A1 (en) 2004-07-15
US20040248356A1 (en) 2004-12-09
EP1588403A4 (en) 2010-03-24

Similar Documents

Publication Publication Date Title
US6097070A (en) MOSFET structure and process for low gate induced drain leakage (GILD)
KR101201489B1 (ko) Soi 디바이스 제조 방법
JP4678875B2 (ja) 低ゲート誘導ドレイン漏れ(gidl)電流を有するmosfetデバイス
US20060237791A1 (en) Ultra thin body fully-depleted SOI MOSFETs
JP5544367B2 (ja) トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域
US20080090360A1 (en) Methods for fabricating multiple finger transistors
JP2003188274A (ja) 半導体装置及びその製造方法
US9679963B2 (en) Semiconductor structure and a method for processing a carrier
US7919379B2 (en) Dielectric spacer removal
US6908800B1 (en) Tunable sidewall spacer process for CMOS integrated circuits
JPH05283519A (ja) 半導体装置の製造方法
US7141852B2 (en) Semiconductor device and fabricating method thereof
JP4110089B2 (ja) 二重ゲート型電界効果トランジスタの製造方法
JPH09135029A (ja) Mis型半導体装置及びその製造方法
KR100395509B1 (ko) 반도체장치의 제조 방법
JP2007531257A (ja) ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
US8470677B2 (en) Method of manufacturing semiconductor device
US20240162345A1 (en) Transistor with metal field plate contact
JP2003046086A (ja) 半導体装置及び半導体装置の製造方法
KR100269634B1 (ko) 트랜지스터의 형성 방법
KR20050024868A (ko) 리세스 트랜지스터의 제조방법 및 그의 구조
JPH07273329A (ja) 半導体装置及びその製造方法
KR101231229B1 (ko) 반도체 소자의 트랜지스터 제조 방법
JPH06151842A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061227

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100226

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100226

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20100226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101207

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20101207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110112

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20110112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110131

R150 Certificate of patent or registration of utility model

Ref document number: 4678875

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees