JPH05175492A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05175492A JPH05175492A JP3355790A JP35579091A JPH05175492A JP H05175492 A JPH05175492 A JP H05175492A JP 3355790 A JP3355790 A JP 3355790A JP 35579091 A JP35579091 A JP 35579091A JP H05175492 A JPH05175492 A JP H05175492A
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- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive film
- polycrystalline
- groove
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 インバースＴ型トランジスタを再現性よく製
造する。 【構成】 ＳｉＯ2 膜２５と多結晶Ｓｉ膜２４とＳｉＯ
2 膜２３とにゲート電極のパターンの溝部２７を形成
し、ＳｉＯ2 膜２３よりも薄いＳｉＯ2 膜３１を溝部２
７の底部に形成する。その後、溝部２７を多結晶Ｓｉ膜
３２で埋め、ＳｉＯ2 膜２５を除去し、低濃度拡散層３
４を形成する。そして、ＳｉＯ2 膜２３と多結晶Ｓｉ膜
２４とＳｉＯ2 膜３５とから成る側壁を多結晶Ｓｉ膜３
２の側面に形成し、高濃度拡散層３７を形成する。この
結果、多結晶Ｓｉ膜３２、２４をゲート電極とし、Ｓｉ
Ｏ2 膜３１、２３をゲート絶縁膜とし、高濃度拡散層３
７及び低濃度拡散層３４をソース・ドレインとするイン
バースＴ型トランジスタが製造される。
造する。 【構成】 ＳｉＯ2 膜２５と多結晶Ｓｉ膜２４とＳｉＯ
2 膜２３とにゲート電極のパターンの溝部２７を形成
し、ＳｉＯ2 膜２３よりも薄いＳｉＯ2 膜３１を溝部２
７の底部に形成する。その後、溝部２７を多結晶Ｓｉ膜
３２で埋め、ＳｉＯ2 膜２５を除去し、低濃度拡散層３
４を形成する。そして、ＳｉＯ2 膜２３と多結晶Ｓｉ膜
２４とＳｉＯ2 膜３５とから成る側壁を多結晶Ｓｉ膜３
２の側面に形成し、高濃度拡散層３７を形成する。この
結果、多結晶Ｓｉ膜３２、２４をゲート電極とし、Ｓｉ
Ｏ2 膜３１、２３をゲート絶縁膜とし、高濃度拡散層３
７及び低濃度拡散層３４をソース・ドレインとするイン
バースＴ型トランジスタが製造される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、イ
ンバースＴ型トランジスタの製造方法に関するものであ
る。
ンバースＴ型トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】ドレイン電界を緩和してホットキャリア
効果を低減させるトランジスタとして、ＬＤＤ構造のト
ランジスタが従来から知られている。ところが、絶縁膜
でゲート電極の側壁が形成されており且つこの側壁が低
濃度拡散層上に位置しているＬＤＤ構造では、側壁に注
入されたホットキャリアのために相互コンダクタンスが
通常のトランジスタよりも却って早期に劣化することが
知られてきた。
効果を低減させるトランジスタとして、ＬＤＤ構造のト
ランジスタが従来から知られている。ところが、絶縁膜
でゲート電極の側壁が形成されており且つこの側壁が低
濃度拡散層上に位置しているＬＤＤ構造では、側壁に注
入されたホットキャリアのために相互コンダクタンスが
通常のトランジスタよりも却って早期に劣化することが
知られてきた。
【０００３】このため、この様な相互コンダクタンスの
早期劣化を防止するために、ゲート電極を低濃度拡散層
上にオーバラップさせたＧＯＬＤ構造が考え出された。
しかし、このＧＯＬＤ構造には、ゲートオーバラップ容
量がＬＤＤ構造よりも増加するという欠点が構造上から
存在している。
早期劣化を防止するために、ゲート電極を低濃度拡散層
上にオーバラップさせたＧＯＬＤ構造が考え出された。
しかし、このＧＯＬＤ構造には、ゲートオーバラップ容
量がＬＤＤ構造よりも増加するという欠点が構造上から
存在している。
【０００４】そこで、図２に示す様に、ゲート電極１１
を低濃度拡散層１２上にオーバラップさせるが、チャネ
ル領域上のゲート絶縁膜１３よりも低濃度拡散層１２上
のゲート絶縁膜１４の方を若干厚くすることによって、
ゲートオーバラップ容量を低減させたインバースＴ型ト
ランジスタが提案されている（例えば、平成２年秋季第
５１回応用物理学会学術講演会予稿集ｐｐ５７５ ２６
ｐ−Ｇ−５「インバースＴ型トランジスタのゲート・オ
ーバラップ容量の低減化」）。
を低濃度拡散層１２上にオーバラップさせるが、チャネ
ル領域上のゲート絶縁膜１３よりも低濃度拡散層１２上
のゲート絶縁膜１４の方を若干厚くすることによって、
ゲートオーバラップ容量を低減させたインバースＴ型ト
ランジスタが提案されている（例えば、平成２年秋季第
５１回応用物理学会学術講演会予稿集ｐｐ５７５ ２６
ｐ−Ｇ−５「インバースＴ型トランジスタのゲート・オ
ーバラップ容量の低減化」）。
【０００５】
【発明が解決しようとする課題】ところが、上記の文献
からも明らかな様に、インバースＴ型トランジスタにつ
いては、未だその製造方法が確立されておらず、シミュ
レーションによって検討されるに止まっている。従って
本発明は、インバースＴ型トランジスタを再現性よく製
造することができる方法を提供することを目的としてい
る。
からも明らかな様に、インバースＴ型トランジスタにつ
いては、未だその製造方法が確立されておらず、シミュ
レーションによって検討されるに止まっている。従って
本発明は、インバースＴ型トランジスタを再現性よく製
造することができる方法を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の製造方法では、半導体基板の第１導電型の活性領域上
に第１の絶縁膜と第１の導電膜と第２の絶縁膜とを順次
に積層させ、ゲート電極を形成すべき領域における前記
第２の絶縁膜と前記第１の導電膜と前記第１の絶縁膜と
を除去して溝部を形成し、この溝部の底部に前記第１の
絶縁膜よりも薄い第３の絶縁膜を形成し、前記溝部を第
２の導電膜で埋めた後に前記第２の絶縁膜を除去し、不
純物濃度が相対的に低い第２導電型の第１の拡散層を、
前記第２の導電膜をマスクにして前記活性領域に形成
し、前記第１の絶縁膜と前記第１の導電膜とこの第１の
導電膜上の第４の絶縁膜とから成る側壁を前記第２の導
電膜の側面に形成し、不純物濃度が相対的に高い第２導
電型の第２の拡散層を、前記第２の導電膜と前記側壁と
をマスクにして前記活性領域に形成する。
の製造方法では、半導体基板の第１導電型の活性領域上
に第１の絶縁膜と第１の導電膜と第２の絶縁膜とを順次
に積層させ、ゲート電極を形成すべき領域における前記
第２の絶縁膜と前記第１の導電膜と前記第１の絶縁膜と
を除去して溝部を形成し、この溝部の底部に前記第１の
絶縁膜よりも薄い第３の絶縁膜を形成し、前記溝部を第
２の導電膜で埋めた後に前記第２の絶縁膜を除去し、不
純物濃度が相対的に低い第２導電型の第１の拡散層を、
前記第２の導電膜をマスクにして前記活性領域に形成
し、前記第１の絶縁膜と前記第１の導電膜とこの第１の
導電膜上の第４の絶縁膜とから成る側壁を前記第２の導
電膜の側面に形成し、不純物濃度が相対的に高い第２導
電型の第２の拡散層を、前記第２の導電膜と前記側壁と
をマスクにして前記活性領域に形成する。
【０００７】
【作用】本発明による半導体装置の製造方法では、第２
の導電膜とこの第２の導電膜の側面の一部にコンタクト
する第１の導電膜とでゲート電極を形成し、第２の導電
膜下の第３の絶縁膜と第１の導電膜下の第１の絶縁膜と
でゲート絶縁膜を形成し、第１の絶縁膜下の低不純物濃
度の第１の拡散層とその外側の高不純物濃度の第２の拡
散層とでソース・ドレインを形成する。そして、第３の
絶縁膜よりも第１の絶縁膜の方が厚いので、チャネル領
域上のゲート絶縁膜よりも低不純物濃度の第１の拡散層
上のゲート絶縁膜の方が厚くなる。
の導電膜とこの第２の導電膜の側面の一部にコンタクト
する第１の導電膜とでゲート電極を形成し、第２の導電
膜下の第３の絶縁膜と第１の導電膜下の第１の絶縁膜と
でゲート絶縁膜を形成し、第１の絶縁膜下の低不純物濃
度の第１の拡散層とその外側の高不純物濃度の第２の拡
散層とでソース・ドレインを形成する。そして、第３の
絶縁膜よりも第１の絶縁膜の方が厚いので、チャネル領
域上のゲート絶縁膜よりも低不純物濃度の第１の拡散層
上のゲート絶縁膜の方が厚くなる。
【０００８】
【実施例】以下、インバースＴ型トランジスタの製造に
適用した本発明の一実施例を、図１を参照しながら説明
する。
適用した本発明の一実施例を、図１を参照しながら説明
する。
【０００９】本実施例では、図１（ａ）に示す様に、Ｌ
ＯＣＯＳ法等の従来公知の方法によってＳｉ基板２１に
活性領域２２を形成し、活性領域２２の表面を熱酸化し
てこの表面に厚さ４００Å程度のＳｉＯ2 膜２３を形成
する。
ＯＣＯＳ法等の従来公知の方法によってＳｉ基板２１に
活性領域２２を形成し、活性領域２２の表面を熱酸化し
てこの表面に厚さ４００Å程度のＳｉＯ2 膜２３を形成
する。
【００１０】その後、厚さ５００Å程度の多結晶Ｓｉ膜
２４と厚さ３０００Å程度のＳｉＯ2 膜２５とを、ＣＶ
Ｄ法で全面に順次に堆積させる。そして、ＳｉＯ2 膜２
５上でフォトレジスト２６をゲート電極のパターンに加
工する。
２４と厚さ３０００Å程度のＳｉＯ2 膜２５とを、ＣＶ
Ｄ法で全面に順次に堆積させる。そして、ＳｉＯ2 膜２
５上でフォトレジスト２６をゲート電極のパターンに加
工する。
【００１１】次に、図１（ｂ）に示す様に、フォトレジ
スト２６をマスクにして、ＳｉＯ2 膜２５と多結晶Ｓｉ
膜２４とＳｉＯ2 膜２３とを順次にエッチングし、これ
らの膜を除去することによって、ゲート電極のパターン
の溝部２７を形成する。
スト２６をマスクにして、ＳｉＯ2 膜２５と多結晶Ｓｉ
膜２４とＳｉＯ2 膜２３とを順次にエッチングし、これ
らの膜を除去することによって、ゲート電極のパターン
の溝部２７を形成する。
【００１２】その後、フォトレジスト２６を除去し、溝
部２７の底部に露出した活性領域２２の表面を熱酸化し
て、溝部２７の底部に厚さ２００Å程度のＳｉＯ2 膜３
１を形成する。そして、厚さ５０００Å程度の多結晶Ｓ
ｉ膜３２をＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ
膜３２に不純物を導入する。従って、多結晶Ｓｉ膜３２
と多結晶Ｓｉ膜２４とが、溝部２７の内側面で互いにコ
ンタクトする。
部２７の底部に露出した活性領域２２の表面を熱酸化し
て、溝部２７の底部に厚さ２００Å程度のＳｉＯ2 膜３
１を形成する。そして、厚さ５０００Å程度の多結晶Ｓ
ｉ膜３２をＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ
膜３２に不純物を導入する。従って、多結晶Ｓｉ膜３２
と多結晶Ｓｉ膜２４とが、溝部２７の内側面で互いにコ
ンタクトする。
【００１３】次に、多結晶Ｓｉ膜３２の全面をエッチバ
ックすることによって、溝部２７のみを多結晶Ｓｉ膜３
２で埋める。そして、ＳｉＯ2 膜２５を弗酸でエッチン
グすることによって、図１（ｃ）に示す様に、このＳｉ
Ｏ2 膜２５を除去する。この結果、多結晶Ｓｉ膜３２が
多結晶Ｓｉ膜２４から突出する。
ックすることによって、溝部２７のみを多結晶Ｓｉ膜３
２で埋める。そして、ＳｉＯ2 膜２５を弗酸でエッチン
グすることによって、図１（ｃ）に示す様に、このＳｉ
Ｏ2 膜２５を除去する。この結果、多結晶Ｓｉ膜３２が
多結晶Ｓｉ膜２４から突出する。
【００１４】その後、多結晶Ｓｉ膜２４とＳｉＯ2 膜２
３とを透過することができる程度のエネルギで、多結晶
Ｓｉ膜３２をマスクにして、活性領域２２とは反対導電
型の不純物３３を、活性領域２２に低濃度にイオン注入
する。この結果、活性領域２２に低濃度拡散層３４が形
成される。
３とを透過することができる程度のエネルギで、多結晶
Ｓｉ膜３２をマスクにして、活性領域２２とは反対導電
型の不純物３３を、活性領域２２に低濃度にイオン注入
する。この結果、活性領域２２に低濃度拡散層３４が形
成される。
【００１５】次に、厚さ２０００Å程度のＳｉＯ2 膜３
５をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜３５の
全面をエッチバックすることによって、図１（ｄ）に示
す様に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜３
２の側面に形成する。
５をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜３５の
全面をエッチバックすることによって、図１（ｄ）に示
す様に、ＳｉＯ2 膜３５から成る側壁を多結晶Ｓｉ膜３
２の側面に形成する。
【００１６】そして、ＳｉＯ2 膜３５から成る側壁をマ
スクにして、多結晶Ｓｉ膜２４とＳｉＯ2 膜２３とをエ
ッチングする。この結果、ＳｉＯ2 膜２３と多結晶Ｓｉ
膜２４とＳｉＯ2 膜３５とから成る側壁が、多結晶Ｓｉ
膜３２の側面に形成される。
スクにして、多結晶Ｓｉ膜２４とＳｉＯ2 膜２３とをエ
ッチングする。この結果、ＳｉＯ2 膜２３と多結晶Ｓｉ
膜２４とＳｉＯ2 膜３５とから成る側壁が、多結晶Ｓｉ
膜３２の側面に形成される。
【００１７】その後、多結晶Ｓｉ膜３２とＳｉＯ2 膜２
３、多結晶Ｓｉ膜２４及びＳｉＯ2 膜３５から成る側壁
とをマスクにして、不純物３３と同一導電型の不純物３
６を、活性領域２２に高濃度にイオン注入する。この結
果、活性領域２２に高濃度拡散層３７が形成される。
３、多結晶Ｓｉ膜２４及びＳｉＯ2 膜３５から成る側壁
とをマスクにして、不純物３３と同一導電型の不純物３
６を、活性領域２２に高濃度にイオン注入する。この結
果、活性領域２２に高濃度拡散層３７が形成される。
【００１８】以上の様な実施例で、多結晶Ｓｉ膜３２、
２４をゲート電極とし、ＳｉＯ2 膜３１、２３をゲート
絶縁膜とし、高濃度拡散層３７及び低濃度拡散層３４を
ソース・ドレインとするインバースＴ型トランジスタが
製造された。
２４をゲート電極とし、ＳｉＯ2 膜３１、２３をゲート
絶縁膜とし、高濃度拡散層３７及び低濃度拡散層３４を
ソース・ドレインとするインバースＴ型トランジスタが
製造された。
【００１９】
【発明の効果】本発明による半導体装置の製造方法で
は、チャネル領域上のゲート絶縁膜よりも低不純物濃度
の第１の拡散層上のゲート絶縁膜の方が厚くなるので、
インバースＴ型トランジスタを再現性よく製造すること
ができる。
は、チャネル領域上のゲート絶縁膜よりも低不純物濃度
の第１の拡散層上のゲート絶縁膜の方が厚くなるので、
インバースＴ型トランジスタを再現性よく製造すること
ができる。
【図１】本発明の一実施例を順次に示す側断面図であ
る。
る。
【図２】本発明を適用し得るインバースＴ型トランジス
タの模式的な側断面図である。
タの模式的な側断面図である。
２１ Ｓｉ基板 ２２ 活性領域 ２３ ＳｉＯ2 膜 ２４ 多結晶Ｓｉ膜 ２５ ＳｉＯ2 膜 ２７ 溝部 ３１ ＳｉＯ2 膜 ３２ 多結晶Ｓｉ膜 ３４ 低濃度拡散層 ３５ ＳｉＯ2 膜 ３７ 高濃度拡散層
Claims (1)
- 【請求項１】 半導体基板の第１導電型の活性領域上に
第１の絶縁膜と第１の導電膜と第２の絶縁膜とを順次に
積層させ、 ゲート電極を形成すべき領域における前記第２の絶縁膜
と前記第１の導電膜と前記第１の絶縁膜とを除去して溝
部を形成し、 この溝部の底部に前記第１の絶縁膜よりも薄い第３の絶
縁膜を形成し、 前記溝部を第２の導電膜で埋めた後に前記第２の絶縁膜
を除去し、 不純物濃度が相対的に低い第２導電型の第１の拡散層
を、前記第２の導電膜をマスクにして前記活性領域に形
成し、 前記第１の絶縁膜と前記第１の導電膜とこの第１の導電
膜上の第４の絶縁膜とから成る側壁を前記第２の導電膜
の側面に形成し、 不純物濃度が相対的に高い第２導電型の第２の拡散層
を、前記第２の導電膜と前記側壁とをマスクにして前記
活性領域に形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355790A JPH05175492A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355790A JPH05175492A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175492A true JPH05175492A (ja) | 1993-07-13 |
Family
ID=18445766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355790A Withdrawn JPH05175492A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175492A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
-
1991
- 1991-12-20 JP JP3355790A patent/JPH05175492A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |