JPH04159781A - シリコンゲート電極の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコンゲート構造を有するＭＯ８型電界効果
＋−ランジスタ（Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　）のシリコン
ゲート電極の形成方法に関する。

〔従来の技術〕

従来のシリコンゲート電極の形成方法では、平坦な単結
晶シリコン基板上に形成したゲート酸化膜りに、ポリシ
リコン膜を堆積し、フォトリソグラフィ技術で成形した
フォトレジスト膜をマスクにしてポリシリコン膜をエツ
チングすることにより形成していた。

〔発明が解決しようとする課題〕

上述の従来のシリコンケート電極の形成方法では、シリ
コンゲート電極を単結晶シリコン基板表面に形成するた
め、デバイス表面にはシリコンゲート電極に基ずく凹凸
が存在した。

この凹凸の存在による問題点を、第３図に示す縦断面図
を用いて説明する。同図において、４はゲート酸化膜、
６はシリコン酸化膜、７はＮ型拡散層である。

隣接するシリコンゲート電極８の間の距離が短い箇所で
は、単結晶Ｐ型シリコン基板１上に形成された層間絶縁
ＷＡ９の平坦性が悪くなる。そのため、層間絶縁膜９上
に形成する配線アルミ１０のステップカバレッジも悪く
なり、シリコンケート電極８が隣接する部分での配線ア
ルミ１０の段切れ、またはこの部分での電流密度が高く
なることに起因するエレクｌ〜ロマイグレーションによ
る配線不良の発生という欠点があった。

〔課題を解決するための手段〕

上述の問題点を解決するために、本発明のシリコフケ−
１〜電極の形成方法は、 単結晶シリコン基板のシリコンゲー１へ電極形成予定領
域に対し、異方性プラズマエツヂングにより、シリコン
ゲーＩ・電極の膜厚分の深さのエツチングを行なう工程
と、 ゲート長の１／２以上の膜厚のポリシリコン膜を堆積す
る工程と、 ポリシリコン膜に対し、単結晶シリコン基板の平坦表面
上に堆積された膜厚分のエッチハックを行なう］１程と
、 を有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｆ＞は、本発明の一実施例を説明する
だめの工程順の縦断面図である。

まず、第１図（ａ）に示すように、表面にシリコン酸化
膜２の薄膜を形成した単結晶Ｐ型シリコン基板］上に、
フ才Ｉ・リングラフィ技術によりシリコングー１〜電極
形成予定領域以外を覆うフォトレジスト膜３を成形する
。

次にフォＩ・レジストＷｉｃ３をマスクにして、第１図
（１ツ）に示すように、シリコン酸化膜２．および単結
晶Ｐ型シリコン基板１に対してＳＦ６系のエツチングカ
スを用な異方性プラズマエツチンク′を行ない、シリコ
ン基板１におけるシリコンケ−１・電極形成予定領域に
溝を形成する。なお、この渦の深さは、シリコンゲート
電極の膜厚に相当する。

次にフォトレジスト膜３を剥離した後、シリコン酸化膜
２を除去し、改めて第１図（ｃ）に示すように、シリコ
ン基板１表面金体に、ゲート酸化膜４を熱酸化により形
成する。

次に、第１図（ｄ＞に示すように、シリコン基板１表面
金体に減圧ＣＶ　Ｉ）法によりポリシリコン膜をゲート
長の１／２以上に相当する厚さ堆積し、これのシート抵
抗を下げるため、Ｐ　ＯＣｌ　３系のガスを用いた熱拡
散により燐を拡散し、Ｎ型のポリシリコン膜５を形成す
る。

続いて、ＳＦ６およびＣＦ４系のエツチングガスを用い
たドライエッチにより、ポリシリコン膜５をシリコン基
板１の平坦部に堆積させた膜厚（ゲート長の１／２以上
に相当する厚さ）分だけエッチバックすると、第１図（
ｂ）に示したシリコン基板１のシリコンゲート電極形成
予定領域に形成した溝の部分に堆積されたポリシリコン
膜５がＪＶいため、第１図（ｅ）に示すように、この部
分のみにポリシリコン膜５ａを残すことができる。

なお、ポリシリコン膜５の膜厚がゲーＩ・長の１／２よ
り薄い場合、この段階でシリコンケ−１・電極形成予定
領域に形成した？１４の部分において、極小的にケート
酸化ｗＡ４か露呈することになる。

その結毀、後工程において形成されるポリシリコン膜５
ａにより構成されたシリコフケ−１〜電極か不完全なも
のになる。

引き続いて、表面に露出しなゲート酸化膜４をエツチン
グ除去した後、第１図（ｆ＞に示すように、再び熱酸化
を行ない表面全体にシリ：フン酸化膜６を形成な後、例
えば砒素を用いたイオン注入を行なうことにより、ポリ
シリコン膜５ａと自己整合的にソース、トレイン領域と
なるＮ型拡散層７を形成する。この段階で、ポリシリコ
ン膜５ａはシリコンゲート電極８となる。

第２図は、本実施例を半導体装置に適用した場合の縦断
面図である。本実施例を適用することにより、ｍ結晶Ｐ
型シリコン基板１上の層間絶縁膜９の表面は平坦に形成
することが可能となり、このため、層間絶縁膜９十、に
形成する配線アルミ１０のステップカバリッジは非常に
良好になる。

−６＝ 〔発明の効果〕 以上説明したように本発明のシリコンケート電極の形成
方法は、従来単結晶シリコン基板の平坦表面」−に形成
していたシリコンゲート電極を、単結晶シリコン基板の
平坦表面に設けた清の中に埋設する形状で形成し、かつ
、その上表面が単結晶シリコン基板の平坦表面とほぼ同
一平面になるように形成することにより、グー１〜電極
の隣接間距離が短かい箇所においても、単結晶シリコン
基板およびシリコンゲート電極の上部に形成される層間
絶縁膜の表面の平坦性は充分に確保され、この部分での
配線金属のステップカバリッジは大幅に向−Ｉ−する。

このため、この部分での段切れ、エレクトロマイグレー
ションによる配線不良は完全に回避することが可能とな
る。

【図面の簡単な説明】

第１−図（ａ、　）〜（ｆ）は本発明の一実施例を説明
するための工程順の縦断面図、第２図は本発明の一実施
例を適用した半導体装置の縦断面図、第３図は従来のシ
リコフケ−１〜電極の形成方法を採用した半導体装置の
縦断面図である。 １・・・単結晶Ｐ型シリコン基板、２，６・・・シリコ
ン酸化ｊ模、３・・・フォトレジ”ス１へ１模、４　ゲ
ー（・酸化膜、５，５ａ・・・ポリシリコン膜、７・・
・Ｎ型拡散層、８・シリコンゲー１へ電極、９・・・層
間絶縁膜、］０・・配線アルミ。

Claims (1)

1. 【特許請求の範囲】 シリコンゲート構造を有するＭＯＳ型電界効果トランジ
   スタにおけるシリコンゲート電極の形成工程において、 単結晶シリコン基板のシリコンゲート電極形成予定領域
   に対し、異方性プラズマエッチングにより、前記シリコ
   ンゲート電極の膜厚分の深さのエッチングを行なう工程
   と、 ゲート長の１／２以上の膜厚のポリシリコン膜を堆積す
   る工程と、 前記ポリシリコン膜に対し、前記単結晶シリコン基板の
   平坦表面上に堆積された膜厚分のエッチバックを行なう
   工程と、 を含むことを特徴とするシリコンゲート電極の形成方法
   。