JPH05335585A - 絶縁ゲート型電力用半導体素子の製造方法 - Google Patents
絶縁ゲート型電力用半導体素子の製造方法Info
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- JPH05335585A JPH05335585A JP14184692A JP14184692A JPH05335585A JP H05335585 A JPH05335585 A JP H05335585A JP 14184692 A JP14184692 A JP 14184692A JP 14184692 A JP14184692 A JP 14184692A JP H05335585 A JPH05335585 A JP H05335585A
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Abstract
(57)【要約】 （修正有）
【目的】トレンチ型の絶縁ゲート構造を、少ない成膜工
程数で、特にコストの高いＣＶＤによる工程数を少なく
して形成する。 【構成】トレンチ溝７を掘るためのエッチングの際のマ
スクを絶縁膜単層で形成することにより成膜工程数を減
らす。ただしそのためにその絶縁膜にソース電極１コン
タクトホールを形成するためのフォトプロセスを追加す
る。また、絶縁膜に熱酸化法で形成する酸化シリコン膜
を用いることにより、ＣＶＤ法適用の必要を減らす。
程数で、特にコストの高いＣＶＤによる工程数を少なく
して形成する。 【構成】トレンチ溝７を掘るためのエッチングの際のマ
スクを絶縁膜単層で形成することにより成膜工程数を減
らす。ただしそのためにその絶縁膜にソース電極１コン
タクトホールを形成するためのフォトプロセスを追加す
る。また、絶縁膜に熱酸化法で形成する酸化シリコン膜
を用いることにより、ＣＶＤ法適用の必要を減らす。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート構造が半導
体基板の一主面上のトレンチ部に形成されるたて形の絶
縁ゲート型電力用半導体素子の製造方法に関する。
体基板の一主面上のトレンチ部に形成されるたて形の絶
縁ゲート型電力用半導体素子の製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型電力用半導体素子としては
パワーＭＯＳＦＥＴあるいは絶縁ゲートバイポーラトラ
ンジスタ (ＩＧＢＴ) などが知られている。図２、図３
は半導体基板の両主面にソース電極１およびドレイン電
極２を有するたて形のパワーＭＯＳＦＥＴの二つの種類
を示し、以下、図２はプレーナ型、図３をトレンチ型と
呼ぶ。いずれもｎ+ ドレイン層３の上にｎベース層４が
積層され、プレーナ型ではそのｎベース層４の表面層に
選択的にｐベース層５が、さらにそのｐベース層５の表
面層に選択的にｎ+ ソース層６がそれぞれ形成されてい
る。一方トレンチ型では、ｎベース層４の上にｐベース
層５、さらにその上にｎ+ ソース層６が順に積層され、
ｎ+ 層６の表面からｐベース層５を貫通してｎベース層
４に達するトレンチ溝７が掘られている。プレーナ型で
はｎベース層４とｎ+ ソース層６にはさまれたｐベース
層５の表面層部分、トレンチ型ではｎベース層４とｎ+
ソース層６にはさまれたｐベース層５の溝７に近接した
部分10にチャネルを形成するために、プレーナ型では基
板表面上に、トレンチ型では溝７の内部にそれぞれ絶縁
膜８を介してゲート電極９が設けられている。ＩＧＢＴ
においても、基本構造は同様で、例えばH. R.Chang B.
J.Baliga、IEEE Trans. on Elect. Dev. Vol.30(1989)
P.1824に記載されているようにプレーナ型、トレンチ型
の２種類が存在する。
パワーＭＯＳＦＥＴあるいは絶縁ゲートバイポーラトラ
ンジスタ (ＩＧＢＴ) などが知られている。図２、図３
は半導体基板の両主面にソース電極１およびドレイン電
極２を有するたて形のパワーＭＯＳＦＥＴの二つの種類
を示し、以下、図２はプレーナ型、図３をトレンチ型と
呼ぶ。いずれもｎ+ ドレイン層３の上にｎベース層４が
積層され、プレーナ型ではそのｎベース層４の表面層に
選択的にｐベース層５が、さらにそのｐベース層５の表
面層に選択的にｎ+ ソース層６がそれぞれ形成されてい
る。一方トレンチ型では、ｎベース層４の上にｐベース
層５、さらにその上にｎ+ ソース層６が順に積層され、
ｎ+ 層６の表面からｐベース層５を貫通してｎベース層
４に達するトレンチ溝７が掘られている。プレーナ型で
はｎベース層４とｎ+ ソース層６にはさまれたｐベース
層５の表面層部分、トレンチ型ではｎベース層４とｎ+
ソース層６にはさまれたｐベース層５の溝７に近接した
部分10にチャネルを形成するために、プレーナ型では基
板表面上に、トレンチ型では溝７の内部にそれぞれ絶縁
膜８を介してゲート電極９が設けられている。ＩＧＢＴ
においても、基本構造は同様で、例えばH. R.Chang B.
J.Baliga、IEEE Trans. on Elect. Dev. Vol.30(1989)
P.1824に記載されているようにプレーナ型、トレンチ型
の２種類が存在する。
【０００３】プレーナ型は製造工程が単純なため、広く
電力用半導体素子に適用されており、成熟した技術とな
っている。しかし、最近は、素子特性を向上させる目的
で単位面積当たりのＭＯＳＦＥＴの密度を上げて電流密
度を大きくすることが望まれており、そのために絶縁ゲ
ート構造を小さく作る努力が払われている。トレンチ構
造ではＭＯＳＦＥＴのチャネル部10がたて方向に存在す
るので基板面積を増加させず、そのほかにも素子の長所
がいくつか報告されており、微細化が限界に近くなって
きているプレーナ構造に代わって注目されている。
電力用半導体素子に適用されており、成熟した技術とな
っている。しかし、最近は、素子特性を向上させる目的
で単位面積当たりのＭＯＳＦＥＴの密度を上げて電流密
度を大きくすることが望まれており、そのために絶縁ゲ
ート構造を小さく作る努力が払われている。トレンチ構
造ではＭＯＳＦＥＴのチャネル部10がたて方向に存在す
るので基板面積を増加させず、そのほかにも素子の長所
がいくつか報告されており、微細化が限界に近くなって
きているプレーナ構造に代わって注目されている。
【０００４】トレンチ構造の素子を製造する方法はいく
つか発表されているが、上田、電気学会研究会予稿、Ｅ
ＤＤ−89−41(1989) P.17 に記載されている方法を、図
３と共通の部分に同一の符号を付した図４(a) 〜(f) を
引用して説明する。まず、シリコン基板のｎベース層４
となるｎ層に熱拡散によりｐベース層５、ｎ+ ソース層
６を形成し、さらにその上に酸化シリコン膜11、ちっ化
シリコン膜12、酸化シリコン膜13を順次堆積する〔図４
(a) 〕。次に、表面に酸化シリコン膜13からフォトプロ
セスでマスクパターンを形成して反応性インオンエッチ
ング (RIE)あるいはプラズマエッチングなどのドライエ
ッチングによってシリコン基板に溝７を掘る。このと
き、酸化シリコン膜13はシリコンとのエッチング選択比
が大きいのでエッチングマスクとして使用されるが、そ
のあと、溝７の内面にゲート酸化膜８を熱酸化によって
形成する〔図４(b) 〕。そして溝７の内部に導電性を与
えるためにドーピングした多結晶シリコン91を堆積した
のち、その上に酸化膜14を形成し、さらにその上にドー
プしない多結晶シリコン92を堆積する。基板の上ではこ
の多結晶シリコン膜92は多結晶シリコン91より厚い〔図
４(c) 〕。このあと、ドライエッチングにより多結晶シ
リコン膜92をエッチバックする。この際、残った多結晶
シリコン膜92の厚さに不均一が出ても、酸化膜14がエッ
チングをストップさせるので、基板上全面に酸化膜14が
露出したところで酸化膜14を除去し、再び多結晶シリコ
ン膜91のエッチバックをするため、溝７内部のみに多結
晶シリコン92および91を残す〔図４(d) 〕。次いで、溝
７内の多結晶シリコン91および92の上部を熱酸化して酸
化膜81を形成したのち、ちっ化膜12を除去する〔図４
(e)〕。さらに、ちっ化膜12の下にあった酸化膜11を取
除き、金属を蒸着してソース電極１を形成する〔図４
(f) 〕。
つか発表されているが、上田、電気学会研究会予稿、Ｅ
ＤＤ−89−41(1989) P.17 に記載されている方法を、図
３と共通の部分に同一の符号を付した図４(a) 〜(f) を
引用して説明する。まず、シリコン基板のｎベース層４
となるｎ層に熱拡散によりｐベース層５、ｎ+ ソース層
６を形成し、さらにその上に酸化シリコン膜11、ちっ化
シリコン膜12、酸化シリコン膜13を順次堆積する〔図４
(a) 〕。次に、表面に酸化シリコン膜13からフォトプロ
セスでマスクパターンを形成して反応性インオンエッチ
ング (RIE)あるいはプラズマエッチングなどのドライエ
ッチングによってシリコン基板に溝７を掘る。このと
き、酸化シリコン膜13はシリコンとのエッチング選択比
が大きいのでエッチングマスクとして使用されるが、そ
のあと、溝７の内面にゲート酸化膜８を熱酸化によって
形成する〔図４(b) 〕。そして溝７の内部に導電性を与
えるためにドーピングした多結晶シリコン91を堆積した
のち、その上に酸化膜14を形成し、さらにその上にドー
プしない多結晶シリコン92を堆積する。基板の上ではこ
の多結晶シリコン膜92は多結晶シリコン91より厚い〔図
４(c) 〕。このあと、ドライエッチングにより多結晶シ
リコン膜92をエッチバックする。この際、残った多結晶
シリコン膜92の厚さに不均一が出ても、酸化膜14がエッ
チングをストップさせるので、基板上全面に酸化膜14が
露出したところで酸化膜14を除去し、再び多結晶シリコ
ン膜91のエッチバックをするため、溝７内部のみに多結
晶シリコン92および91を残す〔図４(d) 〕。次いで、溝
７内の多結晶シリコン91および92の上部を熱酸化して酸
化膜81を形成したのち、ちっ化膜12を除去する〔図４
(e)〕。さらに、ちっ化膜12の下にあった酸化膜11を取
除き、金属を蒸着してソース電極１を形成する〔図４
(f) 〕。
【０００５】この方法は、図４(b) の工程で、１回フォ
トマスクを使うのみの完全セルフアライン工程であるた
め、フォトプロセスが少なく、フォトマスク合わせに伴
う不良が発生しにくいので、微細なパターンの形成に適
するなどの利点をもっている。
トマスクを使うのみの完全セルフアライン工程であるた
め、フォトプロセスが少なく、フォトマスク合わせに伴
う不良が発生しにくいので、微細なパターンの形成に適
するなどの利点をもっている。
【０００６】
【発明が解決しようとする課題】上記のトレンチ構造形
成方法は、完全セルフアライン工程である利点もある
が、反面完全セルフアライン工程にするためにいつくか
の問題が生ずるように思われる。第一はエッチングばら
つきの問題である。ちっ化シリコンとシリコンとはエッ
チング速度が近似し、選択比が１に近いため、図４(d)
の工程で多結晶シリコン層91をエッチバックする際、ち
っ化膜12でエッチングを停止させるのは困難である。ド
ライエッチングは面内ばらつきが発生しやすく、場合に
よってはちっ化膜12がほとんどエッチングされてしまう
おそれがある。第二は成膜工程が多いという問題で、製
造コストの増加を招く。すなわち、図４(a) の工程で３
種類、図４(c) の工程で３種類の膜を形成する。このう
ち、熱酸化膜でできる膜11および膜81を除いても、ＣＶ
Ｄ法を少なくとも４回実施しなければならぬ。プレーナ
型の場合はＣＶＤが必要なのはゲート電極９のための多
結晶シリコンと絶縁膜８の層間絶縁の部分の２種類の成
膜だけであるから、成膜工程が２倍以上に増加すること
になる。ＣＶＤ法の適用は工程コストが高いためなるべ
く少ないことが望ましい。
成方法は、完全セルフアライン工程である利点もある
が、反面完全セルフアライン工程にするためにいつくか
の問題が生ずるように思われる。第一はエッチングばら
つきの問題である。ちっ化シリコンとシリコンとはエッ
チング速度が近似し、選択比が１に近いため、図４(d)
の工程で多結晶シリコン層91をエッチバックする際、ち
っ化膜12でエッチングを停止させるのは困難である。ド
ライエッチングは面内ばらつきが発生しやすく、場合に
よってはちっ化膜12がほとんどエッチングされてしまう
おそれがある。第二は成膜工程が多いという問題で、製
造コストの増加を招く。すなわち、図４(a) の工程で３
種類、図４(c) の工程で３種類の膜を形成する。このう
ち、熱酸化膜でできる膜11および膜81を除いても、ＣＶ
Ｄ法を少なくとも４回実施しなければならぬ。プレーナ
型の場合はＣＶＤが必要なのはゲート電極９のための多
結晶シリコンと絶縁膜８の層間絶縁の部分の２種類の成
膜だけであるから、成膜工程が２倍以上に増加すること
になる。ＣＶＤ法の適用は工程コストが高いためなるべ
く少ないことが望ましい。
【０００７】本発明の目的は、上述の問題を解決し、Ｃ
ＶＤ法を必要とする成膜工程を少なくしてトレンチ型の
絶縁ゲート型電力用半導体素子の製造する方法を提供す
ることにある。
ＶＤ法を必要とする成膜工程を少なくしてトレンチ型の
絶縁ゲート型電力用半導体素子の製造する方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型電力用半導体素子の製造方
法は、少なくとも一導電型の第一ベース領域の上に第二
導電型の第二ベース領域、さらにその第二ベース領域の
上に第一導電型で高不純物濃度のソース領域を形成した
半導体基板を用い、その基板の表面を被覆する単層の絶
縁膜をパターニングしたマスクを用いてソース領域およ
び第二ベース領域を貫通し第一ベース領域に達する溝を
掘り、次いでその溝の内面をゲート絶縁膜で被覆したの
ち、その溝を充填するのに十分な多結晶半導体膜を形成
し、ソース層の表面上に存在する多結晶半導体膜を前記
絶縁膜に達するまでエッチバックし、さらに溝の開口部
に露出した多結晶半導体膜の表面を絶縁膜で覆うことに
より、溝に充填された多結晶半導体膜をゲート電極とす
るトレンチ型の絶縁ゲート構造を作製するものとする。
この場合、溝に充填される多結晶半導体膜の溝の内面に
近い部分に不純物をドープせず、溝の内面より遠い部分
に不純物をドープして高電気伝導度とすることが効果的
である。また、絶縁膜が熱酸化法で形成された半導体材
料酸化膜であることあるいはＣＶＤ法で形成された半導
体材料酸化膜であることが有効である。そして、半導体
材料がシリコンであることが有効である。
めに、本発明の絶縁ゲート型電力用半導体素子の製造方
法は、少なくとも一導電型の第一ベース領域の上に第二
導電型の第二ベース領域、さらにその第二ベース領域の
上に第一導電型で高不純物濃度のソース領域を形成した
半導体基板を用い、その基板の表面を被覆する単層の絶
縁膜をパターニングしたマスクを用いてソース領域およ
び第二ベース領域を貫通し第一ベース領域に達する溝を
掘り、次いでその溝の内面をゲート絶縁膜で被覆したの
ち、その溝を充填するのに十分な多結晶半導体膜を形成
し、ソース層の表面上に存在する多結晶半導体膜を前記
絶縁膜に達するまでエッチバックし、さらに溝の開口部
に露出した多結晶半導体膜の表面を絶縁膜で覆うことに
より、溝に充填された多結晶半導体膜をゲート電極とす
るトレンチ型の絶縁ゲート構造を作製するものとする。
この場合、溝に充填される多結晶半導体膜の溝の内面に
近い部分に不純物をドープせず、溝の内面より遠い部分
に不純物をドープして高電気伝導度とすることが効果的
である。また、絶縁膜が熱酸化法で形成された半導体材
料酸化膜であることあるいはＣＶＤ法で形成された半導
体材料酸化膜であることが有効である。そして、半導体
材料がシリコンであることが有効である。
【０００９】
【作用】トレンチ形成のためのエッチングマスクとして
多層膜でなく単層の絶縁膜を用いることにより、成膜工
程が４回ですみ、絶縁膜をすべて半導体基板あるいは多
結晶半導体膜の熱酸化によって形成する酸化膜とすれ
ば、ＣＶＤ法を必要とするのは多結晶半導体の成膜だけ
で従来にくらべて半分以下になる。また、ちっ化膜をエ
ッチングストップ膜として用いないので、余剰の多結晶
シリコンの除去を精度よく行うことができる。
多層膜でなく単層の絶縁膜を用いることにより、成膜工
程が４回ですみ、絶縁膜をすべて半導体基板あるいは多
結晶半導体膜の熱酸化によって形成する酸化膜とすれ
ば、ＣＶＤ法を必要とするのは多結晶半導体の成膜だけ
で従来にくらべて半分以下になる。また、ちっ化膜をエ
ッチングストップ膜として用いないので、余剰の多結晶
シリコンの除去を精度よく行うことができる。
【００１０】
【実施例】以下、図３、図４と共通の部分に同一の符号
を付した図１(a) 〜(f) を引用して本発明の一実施例の
トレンチ型ＭＯＳ構造の作製工程を説明する。この実施
例では、図４の場合と同様にｎベース層４、ｐベース層
５、ｎ+ ソース層６を積層したシリコン基板を用いる
が、その上にＣＶＤ法あるいは熱酸化によって酸化シリ
コン膜11を形成するだけで、図４の場合に比して２回の
成膜工程が省略できる〔図１(a) 〕。熱酸化で形成する
場合は、ｐベース層５、ｎソース層６を熱拡散で形成す
るときに同時に形成することも可能である。次に、フォ
トプロセスでパターニングした酸化膜11をマスクとして
ＲＩＥあるいはプラズマエッチングで溝７を掘り、ゲー
ト酸化膜８を熱酸化によって形成する〔図１(b) 〕。そ
して溝７の内部を充填する多結晶シリコンを堆積する
が、この多結晶シリコンの溝７に接する厚さ１μｍの膜
92は不純物をドープせず、その上の厚さ２μｍの膜91は
りんをドープした高電気伝導度の電極となる部分である
〔図１(c) 〕。トレンチ内面のゲート酸化膜８に接する
多結晶シリコン膜にりんをドープすると、ゲート酸化膜
８にりんが拡散して耐圧がでなくなるため、ノンドープ
膜92を用いる。この多結晶シリコン膜91へのりんドープ
は、ＣＶＤ法による多結晶シリコン堆積工程の途中から
原料ガスのモノシランにフォスフィンを混合することに
よって、あるいはノンドープ多結晶シリコンを堆積後の
気相拡散によって行われる。次いで、多結晶シリコン膜
91、92のエッチバックを行い、酸化膜11の露出したとこ
ろでエッチングを停止させる〔図１(d) 〕。酸化シリコ
ンのエッチング速度はシリコンのエッチング速度に比し
て小さいため、このストップエッチングは確実にでき、
ドライエッチングの面内のばらつきは問題にならない。
このあと、露出した多結晶シリコン膜91、92の上に多結
晶シリコンの熱酸化あるいはＣＶＤ法による堆積によっ
て層間絶縁膜81をかぶせる〔図１(e) 〕。最後に、絶縁
膜11、81に２回目のフォトプロセスでコンタクトホール
を明け、金属の蒸着によりｎ+ ソース層６に接触するソ
ース電極１を形成する〔図１(f) 〕。
を付した図１(a) 〜(f) を引用して本発明の一実施例の
トレンチ型ＭＯＳ構造の作製工程を説明する。この実施
例では、図４の場合と同様にｎベース層４、ｐベース層
５、ｎ+ ソース層６を積層したシリコン基板を用いる
が、その上にＣＶＤ法あるいは熱酸化によって酸化シリ
コン膜11を形成するだけで、図４の場合に比して２回の
成膜工程が省略できる〔図１(a) 〕。熱酸化で形成する
場合は、ｐベース層５、ｎソース層６を熱拡散で形成す
るときに同時に形成することも可能である。次に、フォ
トプロセスでパターニングした酸化膜11をマスクとして
ＲＩＥあるいはプラズマエッチングで溝７を掘り、ゲー
ト酸化膜８を熱酸化によって形成する〔図１(b) 〕。そ
して溝７の内部を充填する多結晶シリコンを堆積する
が、この多結晶シリコンの溝７に接する厚さ１μｍの膜
92は不純物をドープせず、その上の厚さ２μｍの膜91は
りんをドープした高電気伝導度の電極となる部分である
〔図１(c) 〕。トレンチ内面のゲート酸化膜８に接する
多結晶シリコン膜にりんをドープすると、ゲート酸化膜
８にりんが拡散して耐圧がでなくなるため、ノンドープ
膜92を用いる。この多結晶シリコン膜91へのりんドープ
は、ＣＶＤ法による多結晶シリコン堆積工程の途中から
原料ガスのモノシランにフォスフィンを混合することに
よって、あるいはノンドープ多結晶シリコンを堆積後の
気相拡散によって行われる。次いで、多結晶シリコン膜
91、92のエッチバックを行い、酸化膜11の露出したとこ
ろでエッチングを停止させる〔図１(d) 〕。酸化シリコ
ンのエッチング速度はシリコンのエッチング速度に比し
て小さいため、このストップエッチングは確実にでき、
ドライエッチングの面内のばらつきは問題にならない。
このあと、露出した多結晶シリコン膜91、92の上に多結
晶シリコンの熱酸化あるいはＣＶＤ法による堆積によっ
て層間絶縁膜81をかぶせる〔図１(e) 〕。最後に、絶縁
膜11、81に２回目のフォトプロセスでコンタクトホール
を明け、金属の蒸着によりｎ+ ソース層６に接触するソ
ース電極１を形成する〔図１(f) 〕。
【００１１】この方法では、図１(f) におけるフォトプ
ロセスが追加となるが、二つだけのフォトマスクのマス
ク合わせでは、その二つのフォトマスクの寸法差ａが１
μｍでも歩留まり良好で、微細化を行っても大きな歩留
まり低下とならなかった。以上の工程は、パワーＭＯＳ
ＦＥＴでもＩＧＢＴでも全く同様に実施できることは言
うまでもない。
ロセスが追加となるが、二つだけのフォトマスクのマス
ク合わせでは、その二つのフォトマスクの寸法差ａが１
μｍでも歩留まり良好で、微細化を行っても大きな歩留
まり低下とならなかった。以上の工程は、パワーＭＯＳ
ＦＥＴでもＩＧＢＴでも全く同様に実施できることは言
うまでもない。
【００１２】
【発明の効果】本発明によれば、トレンチ構造の溝を掘
るマスクを単層の絶縁膜のみで形成することにより、フ
ォトプロセスの回数が１回増えるものと成膜工程の回数
は２回減少し、しかも絶縁膜に熱酸化法によって成膜さ
れる酸化膜を用いれば工程コストの高いＣＶＤ法は１回
のみですむので、製造コストを大幅に下げることが可能
になった。さらに、成膜工程の回数が減ることにより、
成膜に伴う熱処理の回数も減少する。このことによって
ソース層の最終拡散深さも浅くすることができるので、
微細化が容易になり、低価格で特性の向上した絶縁ゲー
ト型電力用半導体素子を得ることができた。
るマスクを単層の絶縁膜のみで形成することにより、フ
ォトプロセスの回数が１回増えるものと成膜工程の回数
は２回減少し、しかも絶縁膜に熱酸化法によって成膜さ
れる酸化膜を用いれば工程コストの高いＣＶＤ法は１回
のみですむので、製造コストを大幅に下げることが可能
になった。さらに、成膜工程の回数が減ることにより、
成膜に伴う熱処理の回数も減少する。このことによって
ソース層の最終拡散深さも浅くすることができるので、
微細化が容易になり、低価格で特性の向上した絶縁ゲー
ト型電力用半導体素子を得ることができた。
【図面の簡単な説明】
【図１】本発明の一実施例のパワーＭＯＳＦＥＴ製造工
程を(a) ないし(f) の順に示す断面図
程を(a) ないし(f) の順に示す断面図
【図２】プレーナ型パワーＭＯＳＦＥＴの断面図
【図３】本発明の実施されるトレンチ型パワーＭＯＳＦ
ＥＴの断面図
ＥＴの断面図
【図４】従来のパワーＭＯＳＦＥＴ製造工程を(a) ない
し(f) の順に示す断面図
し(f) の順に示す断面図
１ ソース電極 ４ ｎベース層 ５ ｐベース層 ６ ｎ+ ソース層 ７ 溝 ８ ゲート酸化膜 ８１ 層間絶縁膜 ９１ りんドープ多結晶シリコン膜 ９２ ノンドープ多結晶シリコン膜 １１ 酸化膜
Claims (5)
- 【請求項１】第一導電型の第一ベース領域の上に第二導
電型の第二ベース領域、さらにその第二ベース領域の上
に第一導電型で高不純物濃度のソース領域を形成した半
導体基板を用い、その基板の表面を被覆する単層の絶縁
膜をパターニングしたマスクを用いてソース領域および
第二ベース領域を貫通し第一ベース領域に達する溝を掘
り、次いでその溝の内面をゲート絶縁膜で被覆したの
ち、その溝を充填するのに十分な多結晶半導体膜を形成
し、ソース層の表面上に存在する多結晶半導体膜を前記
絶縁膜に達するまでエッチバックし、さらに溝の開口部
に露出した多結晶半導体膜の表面を絶縁膜で覆うことに
より、溝に充填された多結晶半導体膜をゲート電極とす
るトレンチ型の絶縁ゲート構造を形成することを特徴と
する絶縁ゲート型電力用半導体素子の製造方法。 - 【請求項２】多結晶半導体膜の溝の内面に近い部分に不
純物をドープせず、溝の内面より遠い部分に不純物をド
ープして高電気伝導度とする請求項１記載の絶縁ゲート
型電力用半導体素子の製造方法。 - 【請求項３】絶縁膜が熱酸化法で形成された半導体材料
酸化膜である請求項１あるいは２記載の絶縁ゲート型電
力用半導体素子の製造方法。 - 【請求項４】絶縁膜がＣＶＤ法で形成された半導体材料
酸化膜である請求項１あるいは２記載の絶縁ゲート型電
力用半導体素子の製造方法。 - 【請求項５】半導体材料がシリコンである請求項１、２
あるいは３記載の絶縁ゲート型電力用半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14184692A JPH05335585A (ja) | 1992-06-03 | 1992-06-03 | 絶縁ゲート型電力用半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14184692A JPH05335585A (ja) | 1992-06-03 | 1992-06-03 | 絶縁ゲート型電力用半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335585A true JPH05335585A (ja) | 1993-12-17 |
Family
ID=15301526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14184692A Pending JPH05335585A (ja) | 1992-06-03 | 1992-06-03 | 絶縁ゲート型電力用半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335585A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721148A (en) * | 1995-12-07 | 1998-02-24 | Fuji Electric Co. | Method for manufacturing MOS type semiconductor device |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| JP2004514265A (ja) * | 1999-09-14 | 2004-05-13 | ゼネラル セミコンダクター，インク． | トレンチｄｍｏｓトランジスタセルの製造方法 |
| JP2004528719A (ja) * | 2001-05-22 | 2004-09-16 | ゼネラル セミコンダクター，インク． | 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ |
| JP2005236160A (ja) * | 2004-02-23 | 2005-09-02 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| JP2009141005A (ja) * | 2007-12-04 | 2009-06-25 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2010003911A (ja) * | 2008-06-20 | 2010-01-07 | Sanyo Electric Co Ltd | トレンチゲート型トランジスタ及びその製造方法 |
-
1992
- 1992-06-03 JP JP14184692A patent/JPH05335585A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
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