JP3097260B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3097260B2 JP3097260B2 JP04006098A JP609892A JP3097260B2 JP 3097260 B2 JP3097260 B2 JP 3097260B2 JP 04006098 A JP04006098 A JP 04006098A JP 609892 A JP609892 A JP 609892A JP 3097260 B2 JP3097260 B2 JP 3097260B2
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ，
とくに，そのチャネル長を縮小する方法に関する。
とくに，そのチャネル長を縮小する方法に関する。
【０００２】絶縁ゲート型やショットキー接合型の電界
効果トランジスタ(FET) は, その動作速度の向上や集積
回路における高密度化の観点から, チャネル長を短くす
ることが要求されている。
効果トランジスタ(FET) は, その動作速度の向上や集積
回路における高密度化の観点から, チャネル長を短くす
ることが要求されている。
【０００３】
【従来の技術】周知のように, 現在のFET の製造方法
は, ゲート電極をマスクとして半導体基板に不純物をイ
オン注入することによってソース・ドレイン領域を形成
するのが主流であり, チャネル長は, この方向における
ゲート電極の幅, すなわち，ゲート長によってほぼ決定
される。したがって, できるだけ細いゲート電極を形成
するためのリソグラフ技術の開発がその鍵を握ってい
る。現在のところ, 10分の数μm のゲート長を得られる
リソグラフ技術が確立されるに到っているが, これに伴
うゲート電極の抵抗の増大を回避する必要から, ゲート
電極の高さを, ゲート長に比例して小さくすることが困
難になっている。その結果, ゲート電極の幅に対する高
さの比すなわちアスペクト比が大きくなる。例えば, 図
８に示すように, ゲート長(L) が 0.2μm に対して高さ
(H) が 1.0μm 程度となると, ゲート電極１が, 後の工
程において, 点線で示すように傾いてしまい, ゲート電
極をマスクとするイオン注入によるソース・ドレインの
自己整合的な形成が困難になる問題が生じる。したがっ
て, このような従来の製造技術の延長上でゲート長を小
さくすることには限界がある。
は, ゲート電極をマスクとして半導体基板に不純物をイ
オン注入することによってソース・ドレイン領域を形成
するのが主流であり, チャネル長は, この方向における
ゲート電極の幅, すなわち，ゲート長によってほぼ決定
される。したがって, できるだけ細いゲート電極を形成
するためのリソグラフ技術の開発がその鍵を握ってい
る。現在のところ, 10分の数μm のゲート長を得られる
リソグラフ技術が確立されるに到っているが, これに伴
うゲート電極の抵抗の増大を回避する必要から, ゲート
電極の高さを, ゲート長に比例して小さくすることが困
難になっている。その結果, ゲート電極の幅に対する高
さの比すなわちアスペクト比が大きくなる。例えば, 図
８に示すように, ゲート長(L) が 0.2μm に対して高さ
(H) が 1.0μm 程度となると, ゲート電極１が, 後の工
程において, 点線で示すように傾いてしまい, ゲート電
極をマスクとするイオン注入によるソース・ドレインの
自己整合的な形成が困難になる問題が生じる。したがっ
て, このような従来の製造技術の延長上でゲート長を小
さくすることには限界がある。
【０００４】
【発明が解決しようとする課題】この問題を解決する方
法として, 図９に示すように, 絶縁層の側壁に形成した
アルミニウム(Al)膜をゲート電極としてFET を構成する
提案がなされている(A.Hartstein 他, "A metal-oxide-
semiconductor field-effect transistor witha 20-nm
channel length" J. Appl. Phys. 68(5), 1 Sept. 199
0, p.2493) 。
法として, 図９に示すように, 絶縁層の側壁に形成した
アルミニウム(Al)膜をゲート電極としてFET を構成する
提案がなされている(A.Hartstein 他, "A metal-oxide-
semiconductor field-effect transistor witha 20-nm
channel length" J. Appl. Phys. 68(5), 1 Sept. 199
0, p.2493) 。
【０００５】すなわち, ｐ型シリコン基板３上に堆積さ
れたSiO2層４を, その側壁が n+ ソース・ドレイン領域
との間に位置するようにパターニングし, シリコン基板
３の表面にゲート酸化膜５を形成したのち, この側壁に
斜め方向からAlを蒸着して厚さ20〜120nm のゲート電極
６を形成する。次いで, ゲート電極６を覆うSiO2層７を
堆積し, この上に別の電極８を形成する。この上部電極
８にバイアス電圧を印加すると, シリコン基板３表面に
反転層が形成される。ゲート電極６直下の領域には反転
層が形成されないので, ゲート電極６によって制御され
るチャネルとして動作できる。
れたSiO2層４を, その側壁が n+ ソース・ドレイン領域
との間に位置するようにパターニングし, シリコン基板
３の表面にゲート酸化膜５を形成したのち, この側壁に
斜め方向からAlを蒸着して厚さ20〜120nm のゲート電極
６を形成する。次いで, ゲート電極６を覆うSiO2層７を
堆積し, この上に別の電極８を形成する。この上部電極
８にバイアス電圧を印加すると, シリコン基板３表面に
反転層が形成される。ゲート電極６直下の領域には反転
層が形成されないので, ゲート電極６によって制御され
るチャネルとして動作できる。
【０００６】図９の方法によれば, ゲート長はAl膜の膜
厚で決まるので, リソグラフ技術では不可能な狭チャネ
ルFET を作製でき, また, ソース・ドレインに反転層を
利用しているので接合が浅いため, 短チャネル効果が抑
制される等の利点が得られる。
厚で決まるので, リソグラフ技術では不可能な狭チャネ
ルFET を作製でき, また, ソース・ドレインに反転層を
利用しているので接合が浅いため, 短チャネル効果が抑
制される等の利点が得られる。
【０００７】しかしながら, 図から分かるように, 上部
電極８とシリコン基板３表面との間に介在するSiO2層の
厚さがゲート電極の両側で非対称であるために, 反転層
を発生させるための電界強度が均一でなく, その結果,
ソース・ドレイン抵抗が対称でなくなる。したがって,
トランジスタに流れる電流の向きにより電流値が異なる
と言うような本質的な不都合が生じる。また, Al膜を斜
め蒸着によって形成しなければならないため, 膜厚の制
御に難点があり, かつ, シリコン基板上に多数のトラン
ジスタを作製する場合に, ゲート長のバラツキを生じや
すい欠点がある。
電極８とシリコン基板３表面との間に介在するSiO2層の
厚さがゲート電極の両側で非対称であるために, 反転層
を発生させるための電界強度が均一でなく, その結果,
ソース・ドレイン抵抗が対称でなくなる。したがって,
トランジスタに流れる電流の向きにより電流値が異なる
と言うような本質的な不都合が生じる。また, Al膜を斜
め蒸着によって形成しなければならないため, 膜厚の制
御に難点があり, かつ, シリコン基板上に多数のトラン
ジスタを作製する場合に, ゲート長のバラツキを生じや
すい欠点がある。
【０００８】本発明は, 上記のような問題点を生じない
で狭チャネルFET を製造可能な方法を提供することを目
的とする。
で狭チャネルFET を製造可能な方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上記目的は, 半導体基板
の一表面に第１の絶縁層を形成し, 所定幅を以て第１の
方向に延在する溝を該第１の絶縁層に形成し, 毛細管現
象を利用して該溝内に液状の触媒を充填したのち該触媒
により導電性高分子を生成する気体状の単量体を含有す
る雰囲気に該半導体基板を曝して該溝内に該導電性高分
子から成るゲート電極を形成し, 該ゲート電極が形成さ
れた該溝内の該触媒を除去したのち該ゲート電極を覆う
第２の絶縁層を該半導体基板表面上に形成し, 該溝と交
差するように延在する第２の電極を該第２の絶縁層上に
形成する諸工程を有し, さらに,該溝から所定間隔を以
て互いに対峙する一対の高濃度不純物領域を該溝の両側
に形成する工程を含むことを特徴とする本発明に係る半
導体装置の製造方法によって達成される。
の一表面に第１の絶縁層を形成し, 所定幅を以て第１の
方向に延在する溝を該第１の絶縁層に形成し, 毛細管現
象を利用して該溝内に液状の触媒を充填したのち該触媒
により導電性高分子を生成する気体状の単量体を含有す
る雰囲気に該半導体基板を曝して該溝内に該導電性高分
子から成るゲート電極を形成し, 該ゲート電極が形成さ
れた該溝内の該触媒を除去したのち該ゲート電極を覆う
第２の絶縁層を該半導体基板表面上に形成し, 該溝と交
差するように延在する第２の電極を該第２の絶縁層上に
形成する諸工程を有し, さらに,該溝から所定間隔を以
て互いに対峙する一対の高濃度不純物領域を該溝の両側
に形成する工程を含むことを特徴とする本発明に係る半
導体装置の製造方法によって達成される。
【００１０】
【作用】例えばシリコン基板上に形成されたSiO2層に幅
0.1 μm の溝を形成し, この溝内に毛細管現象を利用し
て液状の重合触媒を充填したのち, このシリコン基板を
アセチレンガス中に曝す。触媒中に溶解したアセチレン
が重合してポリアセチレンとして析出する。触媒を除去
して溝内に残ったポリアセチレンをゲート電極として利
用する。ポリアセチレンは, 導電性高分子として知られ
ており, 沃素やナトリウムをドープすることにより, 比
抵抗が10-2〜10-4Ωcm程度のｎ型またはｐ型の導電性を
持つようになる。詳細は, 例えばA. Montaner et al.,
SyntheticMetals 28, D19 (1989) を参照されたい。
0.1 μm の溝を形成し, この溝内に毛細管現象を利用し
て液状の重合触媒を充填したのち, このシリコン基板を
アセチレンガス中に曝す。触媒中に溶解したアセチレン
が重合してポリアセチレンとして析出する。触媒を除去
して溝内に残ったポリアセチレンをゲート電極として利
用する。ポリアセチレンは, 導電性高分子として知られ
ており, 沃素やナトリウムをドープすることにより, 比
抵抗が10-2〜10-4Ωcm程度のｎ型またはｐ型の導電性を
持つようになる。詳細は, 例えばA. Montaner et al.,
SyntheticMetals 28, D19 (1989) を参照されたい。
【００１１】溝内に形成されたゲート電極は, 従来のよ
うな高アスペクト比のゲート電極のように倒れることが
ない。また, リソグラフ技術により均一な幅の溝が形成
されるので, 所望のゲート長が得られ, そのバラツキも
少ない。さらに, 毛細管現象を利用して溝内に充填され
た液状の触媒中での重合反応により導電層が形成される
ので, 通常のCVD 法では不可能な狭い溝内にもゲート電
極を形成できる。さらにまた，図９の構造におけるよう
なゲート電極の両側におけるSiO2層の厚さの不同による
反転層の非対称性が生じない。
うな高アスペクト比のゲート電極のように倒れることが
ない。また, リソグラフ技術により均一な幅の溝が形成
されるので, 所望のゲート長が得られ, そのバラツキも
少ない。さらに, 毛細管現象を利用して溝内に充填され
た液状の触媒中での重合反応により導電層が形成される
ので, 通常のCVD 法では不可能な狭い溝内にもゲート電
極を形成できる。さらにまた，図９の構造におけるよう
なゲート電極の両側におけるSiO2層の厚さの不同による
反転層の非対称性が生じない。
【００１２】
【実施例】図１および図２は本発明の一実施例の工程を
説明するための要部断面図であって, 図１(a) に示すよ
うに, 例えばｐ型のシリコン基板10の一表面を乾燥した
酸素雰囲気中, 900 ℃で熱酸化して形成された厚さ約15
0nm のSiO2層11を, シリコン基板10表面の所定領域の部
分を残して, その周囲をエッチングにより除去する。そ
ののち, SiO2層11と図示しないレジストマスクを用い
て, シリコン基板10にｎ型不純物をイオン注入してｎ+
ソース・ドレイン領域12を形成する。このイオン注入条
件は, 例えば砒素(As)イオンを加速電圧100KeV, ドーズ
量１×1015cm-2で行う。そののち, シリコン基板10を窒
素雰囲気中, 450 ℃で30分間アニールして, 注入不純物
を活性化する。
説明するための要部断面図であって, 図１(a) に示すよ
うに, 例えばｐ型のシリコン基板10の一表面を乾燥した
酸素雰囲気中, 900 ℃で熱酸化して形成された厚さ約15
0nm のSiO2層11を, シリコン基板10表面の所定領域の部
分を残して, その周囲をエッチングにより除去する。そ
ののち, SiO2層11と図示しないレジストマスクを用い
て, シリコン基板10にｎ型不純物をイオン注入してｎ+
ソース・ドレイン領域12を形成する。このイオン注入条
件は, 例えば砒素(As)イオンを加速電圧100KeV, ドーズ
量１×1015cm-2で行う。そののち, シリコン基板10を窒
素雰囲気中, 450 ℃で30分間アニールして, 注入不純物
を活性化する。
【００１３】次いで, 図１(b) に示すように, SiO2層11
に幅約100nm の溝13を形成する。溝13の形成は周知の微
細加工技術, 例えば集束イオンビームエッチングあるい
はＸ線露光や電子線露光等の周知のリソグラフィを用い
て行えばよい。溝13の長さは, 例えば 100μm である。
また，溝13はその底がシリコン基板10に達する深さに形
成する。そののち, 例えば乾燥酸素雰囲気中, 900 ℃で
シリコン基板10表面を熱酸化して溝13の底に厚さ約20nm
のゲート酸化膜を形成する。
に幅約100nm の溝13を形成する。溝13の形成は周知の微
細加工技術, 例えば集束イオンビームエッチングあるい
はＸ線露光や電子線露光等の周知のリソグラフィを用い
て行えばよい。溝13の長さは, 例えば 100μm である。
また，溝13はその底がシリコン基板10に達する深さに形
成する。そののち, 例えば乾燥酸素雰囲気中, 900 ℃で
シリコン基板10表面を熱酸化して溝13の底に厚さ約20nm
のゲート酸化膜を形成する。
【００１４】次いで, 図１(c) に示すように, 溝13内に
チーグラーナッタ触媒14を充填する。この充填は，溝13
が形成されたシリコン基板10を，例えば１気圧のアルゴ
ン雰囲気中でチーグラーナッタ触媒の溶液に浸漬するこ
とによって行われる。すなわち，液体状の触媒は，毛細
管現象によって溝13内に進入する。チーグラーナッタ触
媒の充填をアルゴンや窒素等の雰囲気中で実施する理由
は, この触媒と酸素や水分との反応を防止するためであ
る。
チーグラーナッタ触媒14を充填する。この充填は，溝13
が形成されたシリコン基板10を，例えば１気圧のアルゴ
ン雰囲気中でチーグラーナッタ触媒の溶液に浸漬するこ
とによって行われる。すなわち，液体状の触媒は，毛細
管現象によって溝13内に進入する。チーグラーナッタ触
媒の充填をアルゴンや窒素等の雰囲気中で実施する理由
は, この触媒と酸素や水分との反応を防止するためであ
る。
【００１５】次いで，シリコン基板10を, 例えばドライ
アイスとエタノールとから成る混合冷媒により−78℃に
冷却し，圧力200Torr のアセチレン雰囲気中に曝す。ア
セチレンはチーグラーナッタ触媒溶液に溶解し, この中
で重合して, 図１(d) に示すように, ポリアセチレン16
を生成する。この重合反応を約１分間続けたのち, シリ
コン基板10をアルゴン雰囲気中に移す。そして, シリコ
ン基板10をトルエンにより洗浄して, 溝13内およびシリ
コン基板10表面に残留している触媒を除去する。なお,
上記重合反応を大気圧以下のアセチレン雰囲気中で行う
理由は, １気圧以上のアセチレンガスが爆発しやすいの
で, 危険を避けるためである。
アイスとエタノールとから成る混合冷媒により−78℃に
冷却し，圧力200Torr のアセチレン雰囲気中に曝す。ア
セチレンはチーグラーナッタ触媒溶液に溶解し, この中
で重合して, 図１(d) に示すように, ポリアセチレン16
を生成する。この重合反応を約１分間続けたのち, シリ
コン基板10をアルゴン雰囲気中に移す。そして, シリコ
ン基板10をトルエンにより洗浄して, 溝13内およびシリ
コン基板10表面に残留している触媒を除去する。なお,
上記重合反応を大気圧以下のアセチレン雰囲気中で行う
理由は, １気圧以上のアセチレンガスが爆発しやすいの
で, 危険を避けるためである。
【００１６】次いで, シリコン基板10を, 例えば沃素(I
2)雰囲気中に曝す。これにより, ポリアセチレン16に沃
素がドープされ, 導電性が高くなる。次いで, 例えば周
知のスパッタリング技術を用いて, シリコン基板10の温
度を100℃以下に維持しながら, 図２(e) に示すように,
シリコン基板10表面に厚さ約150nm のSiO2層17を堆積
し, さらに, SiO2層17上に厚さ約１nmのアルミニウム(A
l)膜を堆積したのち, このAl膜をパターニングして, 図
２(f) に示すように,溝13上を横切って延在する上部電
極18を形成する。
2)雰囲気中に曝す。これにより, ポリアセチレン16に沃
素がドープされ, 導電性が高くなる。次いで, 例えば周
知のスパッタリング技術を用いて, シリコン基板10の温
度を100℃以下に維持しながら, 図２(e) に示すように,
シリコン基板10表面に厚さ約150nm のSiO2層17を堆積
し, さらに, SiO2層17上に厚さ約１nmのアルミニウム(A
l)膜を堆積したのち, このAl膜をパターニングして, 図
２(f) に示すように,溝13上を横切って延在する上部電
極18を形成する。
【００１７】次いで, 上記と同様にスパッタリング技術
を用いて, 図２(g) に示すように,シリコン基板10上に
厚さ 700nmのSiO2層19を堆積する。SiO2層19に, ｎ+ ソ
ース・ドレイン領域12および上部電極18の一部を表出す
るコンタクトホールをそれぞれ形成したのち, これらコ
ンタクトホールを通じてｎ+ ソース・ドレイン領域12に
接続する電極20および上部電極18に接続する電極21を形
成する。これら電極20および21は例えばアルミニウムか
ら成る。このようにして，ポリアセチレン16をゲート電
極とするFET が形成される。このFET は, 図２(h) に示
すように, 上部電極18に, 例えば20V のバイアス電圧を
印加すると, ポリアセチレン16から成るゲート電極の直
下のチャネル領域の両側に反転層15が誘起される。
を用いて, 図２(g) に示すように,シリコン基板10上に
厚さ 700nmのSiO2層19を堆積する。SiO2層19に, ｎ+ ソ
ース・ドレイン領域12および上部電極18の一部を表出す
るコンタクトホールをそれぞれ形成したのち, これらコ
ンタクトホールを通じてｎ+ ソース・ドレイン領域12に
接続する電極20および上部電極18に接続する電極21を形
成する。これら電極20および21は例えばアルミニウムか
ら成る。このようにして，ポリアセチレン16をゲート電
極とするFET が形成される。このFET は, 図２(h) に示
すように, 上部電極18に, 例えば20V のバイアス電圧を
印加すると, ポリアセチレン16から成るゲート電極の直
下のチャネル領域の両側に反転層15が誘起される。
【００１８】上記FET の等価回路を図３に示す。すなわ
ち，図３(a) に示すように, ポリアセチレン16から成る
ゲート電極によって制御されるFET Q1の両端に, 上部電
極18によって制御されるFET Q2が直列に接続された構成
になっている。Q1のチャネル領域は, 上部電極18により
Q2のチャネル領域に誘起される反転層によって, ｎ+ ソ
ース・ドレイン領域12に接続される。二つのQ2は等しい
特性を有するように形成されるので, 図３(b) に示すよ
うに, Q1のソース・ドレイン抵抗R1およびR2は等しい。
ち，図３(a) に示すように, ポリアセチレン16から成る
ゲート電極によって制御されるFET Q1の両端に, 上部電
極18によって制御されるFET Q2が直列に接続された構成
になっている。Q1のチャネル領域は, 上部電極18により
Q2のチャネル領域に誘起される反転層によって, ｎ+ ソ
ース・ドレイン領域12に接続される。二つのQ2は等しい
特性を有するように形成されるので, 図３(b) に示すよ
うに, Q1のソース・ドレイン抵抗R1およびR2は等しい。
【００１９】なお, 上記における溝13内のポリアセチレ
ン16に対する接続は, 図４(a) の平面図に示すように,
上部電極18と重ならない位置に, 溝13に達するコンタク
トホールを, SiO2層19および17に形成し, このコンタク
トホールを通じてポリアセチレン16に接続する電極22を
形成する。ポリアセチレン16にオーミック接触する電極
22の材料としては, 例えば金(Au)を用いればよい。図４
(b) に示すように, 溝13の一端に拡幅部130 を設けてお
き, 広い面積のポリアセチレン16を生成させておけば，
電極22とポリアセチレン16との接続をより確実にするこ
とができる。
ン16に対する接続は, 図４(a) の平面図に示すように,
上部電極18と重ならない位置に, 溝13に達するコンタク
トホールを, SiO2層19および17に形成し, このコンタク
トホールを通じてポリアセチレン16に接続する電極22を
形成する。ポリアセチレン16にオーミック接触する電極
22の材料としては, 例えば金(Au)を用いればよい。図４
(b) に示すように, 溝13の一端に拡幅部130 を設けてお
き, 広い面積のポリアセチレン16を生成させておけば，
電極22とポリアセチレン16との接続をより確実にするこ
とができる。
【００２０】図５は，ポリアセチレン16に対する接続の
別の方法の実施例を説明するための斜視図(a) および断
面図(b) である。すなわち，シリコン基板10表面に, 例
えばSiO2層23を形成し, 次いでSiO2層23上にAu電極24を
形成する。Au電極24は, 後に形成する溝と直交する方向
に延在するように形成される。そののち, Au電極24を覆
うSiO2層11を形成する。このSiO2層11に, 上記実施例に
おける溝13と同様に,シリコン基板10に達する溝を形成
する。このとき, 溝内にはAu電極24の一部が表出した状
態となっている。以後, 上記実施例と同様にして, 溝内
に表出するシリコン基板10表面を熱酸化してゲート酸化
膜５を形成したのち, ポリアセチレン16の生成, これを
覆う絶縁層および上部電極の形成等の工程を進めればよ
い。最後に, Au電極24上の絶縁層にコンタクトホールを
形成し, これを通じて接続する電極もしくは配線を形成
する。
別の方法の実施例を説明するための斜視図(a) および断
面図(b) である。すなわち，シリコン基板10表面に, 例
えばSiO2層23を形成し, 次いでSiO2層23上にAu電極24を
形成する。Au電極24は, 後に形成する溝と直交する方向
に延在するように形成される。そののち, Au電極24を覆
うSiO2層11を形成する。このSiO2層11に, 上記実施例に
おける溝13と同様に,シリコン基板10に達する溝を形成
する。このとき, 溝内にはAu電極24の一部が表出した状
態となっている。以後, 上記実施例と同様にして, 溝内
に表出するシリコン基板10表面を熱酸化してゲート酸化
膜５を形成したのち, ポリアセチレン16の生成, これを
覆う絶縁層および上部電極の形成等の工程を進めればよ
い。最後に, Au電極24上の絶縁層にコンタクトホールを
形成し, これを通じて接続する電極もしくは配線を形成
する。
【００２１】図６は本発明によるFET の別の実施例を説
明するための要部断面図である。本実施例は, 図１(b)
を参照して説明した工程において溝13を形成したのち,
溝13内に表出したシリコン基板10表面に対するゲート酸
化膜の形成を省略した点のみが異なる。すなわち，溝13
内にシリコン基板10が表出したままの状態で触媒の充填
およびポリアセチレン16の生成を行うのである。その結
果, 例えば沃素をドープしたｐ型のポリアセチレン16と
ｎ型のシリコン基板10とのヘテロ接合から成る接合型FE
T が形成される。ナトリウムがドープされたｎ型のポリ
アセチレン16とｐ型のシリコン基板10との組み合わせか
ら成る接合型FET も可能である。
明するための要部断面図である。本実施例は, 図１(b)
を参照して説明した工程において溝13を形成したのち,
溝13内に表出したシリコン基板10表面に対するゲート酸
化膜の形成を省略した点のみが異なる。すなわち，溝13
内にシリコン基板10が表出したままの状態で触媒の充填
およびポリアセチレン16の生成を行うのである。その結
果, 例えば沃素をドープしたｐ型のポリアセチレン16と
ｎ型のシリコン基板10とのヘテロ接合から成る接合型FE
T が形成される。ナトリウムがドープされたｎ型のポリ
アセチレン16とｐ型のシリコン基板10との組み合わせか
ら成る接合型FET も可能である。
【００２２】上記各実施例において, 上部電極18は, ポ
リアセチレン16から成るゲート電極の直下のチャネル領
域とｎ+ ソース・ドレイン領域12との間に電界を印加で
きればよい。したがって, 図７に示すように, 上部電極
18は, ポリアセチレン16上で切断された構造であっても
よい。このように切断された二つの部分は図示しない部
分で相互接続されるか, あるいは, 個別のバイアス電源
に接続されることは言うまでもない。
リアセチレン16から成るゲート電極の直下のチャネル領
域とｎ+ ソース・ドレイン領域12との間に電界を印加で
きればよい。したがって, 図７に示すように, 上部電極
18は, ポリアセチレン16上で切断された構造であっても
よい。このように切断された二つの部分は図示しない部
分で相互接続されるか, あるいは, 個別のバイアス電源
に接続されることは言うまでもない。
【００２３】
【発明の効果】本発明によれば, ゲート長が数100nm な
いしそれ以下の高アスペクト比を有するゲート電極の変
形が防止され, また, 斜め蒸着によるAl膜の厚さによっ
てゲート長を決める方法のような不均一性を生じること
なく, 所定のゲート長を有するゲート電極を再現性よく
形成できる。また, チャネル領域の両側に印加される電
界が等しいので, ソース・ドレインの対称性が維持され
る。その結果, チャネル長が縮小された高性能FET の実
用化促進, 製造歩留まりの向上, このFET を用いて成る
集積回路の設計の自由度の拡大等に寄与する効果があ
る。
いしそれ以下の高アスペクト比を有するゲート電極の変
形が防止され, また, 斜め蒸着によるAl膜の厚さによっ
てゲート長を決める方法のような不均一性を生じること
なく, 所定のゲート長を有するゲート電極を再現性よく
形成できる。また, チャネル領域の両側に印加される電
界が等しいので, ソース・ドレインの対称性が維持され
る。その結果, チャネル長が縮小された高性能FET の実
用化促進, 製造歩留まりの向上, このFET を用いて成る
集積回路の設計の自由度の拡大等に寄与する効果があ
る。
【図１】 本発明の一実施例の工程説明図（その１）
【図２】 本発明の一実施例の工程説明図（その２）
【図３】 本発明によるFET の等価回路図
【図４】 本発明における上部電極に対する接続方法の
説明図
説明図
【図５】 本発明における上部電極の別の形成方法説明
図
図
【図６】 本発明によるFET の別の実施例説明図
【図７】 本発明における上部電極の別の実施例説明図
【図８】 従来の問題点説明図（その１）
【図９】 従来の問題点説明図（その２）
１, ６ ゲート電極 14 チーグ
ラーナッタ触媒 ３, 10 シリコン基板 15 反転層 ４, ７, 11, 17, 19, 23 SiO2層 16 ポリア
セチレン ５ ゲート酸化膜 20, 21, 22
電極 ８, 18 上部電極 24 Au電極 12 ｎ+ ソース・ドレイン領域 130 拡幅部 13 溝
ラーナッタ触媒 ３, 10 シリコン基板 15 反転層 ４, ７, 11, 17, 19, 23 SiO2層 16 ポリア
セチレン ５ ゲート酸化膜 20, 21, 22
電極 ８, 18 上部電極 24 Au電極 12 ｎ+ ソース・ドレイン領域 130 拡幅部 13 溝
Claims (7)
- 【請求項１】 半導体基板の一表面に第１の絶縁層を形
成する工程と, 所定幅を以て第１の方向に延在する溝を該第１の絶縁層
に形成する工程と， 毛細管現象を利用して該溝内に液状の触媒を充填したの
ち該触媒により導電性高分子を生成する気体状の単量体
を含有する雰囲気に該半導体基板を曝して該溝内に該導
電性高分子から成るゲート電極を形成する工程と, 該ゲート電極が形成された該溝内の該触媒を除去したの
ち該ゲート電極を覆う第２の絶縁層を該半導体基板表面
上に形成する工程と, 該溝と交差するように延在する第２の電極を該第２の絶
縁層上に形成する工程とを有し， さらに，該溝から所定間隔を以て互いに対峙する一対の
高濃度不純物領域を該溝の両側に形成する工程を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記溝を前記半導体基板に達するように
形成し，これにより該溝内に表出した該半導体基板表面
にゲート絶縁層を形成したのち，該溝内に前記触媒を充
填することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記溝を前記半導体基板に達するように
形成し，これにより該半導体基板表面が表出した状態の
該溝内に前記触媒を充填することにより，前記ゲート電
極と該半導体基板との接合を形成することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記触媒としてチーグラナッタ触媒を用
いることによりアセチレンから成る前記気体状の単量体
を重合させることによりポリアセチレンから成る前記ゲ
ート電極を形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項５】 前記溝内に前記導電性高分子から成るゲ
ート電極を形成したのち該ゲート電極に一導電型の不純
物をドープする工程を含むことを特徴する請求項１記載
の半導体装置の製造方法。 - 【請求項６】 前記第１の方向に延在する両側縁を有し
且つ前記半導体基板表面に形成される前記溝から各々の
該側縁までの距離が前記所定間隔に等しい幅の前記第１
の絶縁層を前記半導体基板表面に形成したのち該両側縁
に隣接する各々の領域に表出している該半導体基板表面
に一導電型の不純物を導入して前記高濃度不純物領域を
形成し，そののちに該第１の絶縁層に該溝を形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記第１の絶縁層を形成する前に前記半
導体基板表面に第３の絶縁層を形成しておき，該第３の
絶縁層上に前記第１の方向に交差する方向に延在する配
線を形成したのち該配線を覆うようにして該第１の絶縁
層を形成し，該第１の絶縁層に該配線に達する深さの前
記溝を形成することを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04006098A JP3097260B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04006098A JP3097260B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190844A JPH05190844A (ja) | 1993-07-30 |
| JP3097260B2 true JP3097260B2 (ja) | 2000-10-10 |
Family
ID=11629037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04006098A Expired - Lifetime JP3097260B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097260B2 (ja) |
-
1992
- 1992-01-17 JP JP04006098A patent/JP3097260B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05190844A (ja) | 1993-07-30 |
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