JPH02189976A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄いチャネル領域を有する絶縁ゲート型電界
効果半導体装置（以下ＩＧ−ＦＥＴと略記）およびその
製造方法に関するものである。

［従来の技術］ 従来のＩＧ−ＦＥＴの一例として、ｎチャネル型ＩＧ−
ＦＥＴの場合について以下に説明する。

ｐチャネル型ＩＧ−ＦＥＴの場合は、ｎ型半導体とｎ型
半導体を入れ換え、ホールと電子を入れ換え、電位の上
昇と下降を入れ換えて考えれはよい。

無限に大きな半導体基板上に形成されたＩＧ−ＦＥＴの
チャネル領域における最大空乏層幅Ｗｍａｘは、ソース
電極、ドレイン電極、半導体基板のいずれにもバイアス
を掛けない状態では以下の式で表わされる。

Ｗ、、、、ａｘ”　（２’Ｋｓ　’　　εｏ’φｒ／ｑ
　Ｎ）””　　　　　　　（１）ここに、Ｋ８は半導体
の比誕電率、ε。は真空の誂電率、ｑは電子の電荷、φ
ｆはフェルミレベルと真性フェルミレベルの差、Ｎは活
性なドーパント密度である。

近年、ＩＧ−ＦＥＴの相互コンダクタンス（ドレイン電
流をゲート電圧で微分した値）の増大、短チヤネル化等
の目的で、チャネル領域の半導体層の厚さを（１１式の
Ｗｍａｘに比べて小さくし、チャネル領域全体を空乏化
する構造がいくつか提案されている。それらの例を第１
３図〜第１５図に示す。

第１３図（ａ）および（ｂ）は、５ｏｌ（Ｓｉｌｉｃｏ
ｎ　０ｎＩｎｓｕｌａｔｏｒ）技術を用いて、厚さＤが
最大空乏層幅ＷｍａＸより小さい半導体層を、単結晶シ
リコンにＪ：る半導体基板１１上に配置した酸化シリコ
ンによる絶縁物層１２上に形成し、この半導体層中にＩ
Ｇ−ＦＥＴのソース領域６．チャネル領域３．ドレイン
領域７を作り込んだものである（参考文献　「電子情報
通信学会技術報告」　（吉見信他、　Ｖｏｌ、Ｓ０Ｍ８
７１５４、ｐｐ、１３−１８））。４は酸化シリコンに
よるゲート酸化膜、５はポリシリコンによるゲート電極
、１５はゲート電極引出部である。

ＤをＷｍａＸより小さくした結果、チャネル領域３は完
全に空乏化し、空乏層中の電荷の総量はｑ・Ｄ・Ｎに抑
えらえれる。この効果によＤ、チャネル垂直方向の電界
が緩和さね、キャリアの移動度かＪ：　’Ｍ　Ｌ／てＩ
Ｇ−ＦＥＴの相互コンダクタンスが増大する。

また、チャネル表面電位がソース領域６からドレイン領
域７へ向りて上昇しても、空乏層中に電荷の総量が増え
ないため、誘起されるキャリアの減少の稈度が、無限に
大きな半導体基板上に形成されたＩＧ−ＦＥＴの場合に
比して小さい。この効果によＤ、飽和ドレイン電流が増
加し、したがって、ＩＣ−ＦＥＴの相互コンダクタンス
が増大する。

また、空乏層中の電荷の総量が一定であるため、空乏層
容量がほぼゼロとなる。この効果によＤ、サブスレッシ
ョルド係数（ドレイン電流の対数をゲート電圧で微分し
た値）が小さくなＤ、ドレイン電流のオン、オフ比が大
きくなる。

以上に加えて、第１３図の構造では、Ｄを小さくした結
果、チャネル領域３が小さくなＤ、しかもゲート電極５
の近傍に位置するので、チャネル領域３に刻するドレイ
ン電界の影響かゲート電極５により遮蔽される。この効
果にＪ：す、チヤネル長を短くした時の閾値電圧の低下
や、サブスレッショルド係数の増大等のいわゆる短チヤ
ネル効果か抑制され、チャネル長の短い高性能なＩＧ−
ＦＥＴが実現可能となる。

しかし、第１３図の構造では、チャネル垂直方向の電界
の総和によりチャネル領域全体の電位か上昇するため、
ソース領域６とチャネル領域３との間のポテンシャル障
壁か低下する。このボテンシへ・ル障壁の低下によＤ、
１−レイン近傍のインパクトイオン化で生じたポールか
ソース領域６に流入する時に、ソース領域６から多量の
電子がチャネル領域３に注入され、ドレイン耐圧が低下
する問題が生じる。

この問題の他に、第１３図の構造では、５０１技術が一
般に未熟なため、半導体層の結晶品質が悪い問題がある
。

第１４図は第１３図のＩＧ−ＦＥＴのチャネル領域の下
に下部ゲート電極５′を追加した構造である（関連特許
二関用敏弘、林豊、特公昭６２−１２’７０号、参考文
献、「ソリッド−ステー１−　エレクトロニクスＪ　（
Ｔ、Ｓｅｋｉｇａｗａ　ａｎｄ　Ｙ、Ｈａｙａｓｈｉ、
５ｏｌｉｄ−５ｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ、Ｖｏ
ｌ、２７．ｐｐ、８２７−８２８，１９８４））。

第１４図の構造では、チャネル領域３が上部ゲート電極
５と下部ゲート電極５′　とて挟まれているために、第
１３図の構造よりさらにドレイン電界の遮蔽効果が大き
くなＤ、よりチャネル長の短い高性能なＩＧ−ＦＥＴが
実現可能である。

また、２つのゲート電極５と５′を電気的に接続するこ
とによＤ、ゲート電極５および５′　とチャネル領域３
との間の静電容量を２倍にし、相互コンダクタンスも２
倍にすることができる。

さらにまた、同様に、２つのゲート電８ｉ５と５′　と
を電気的に接続することによＤ、チャネル領域３全体が
空乏化しうるＤの上限を第１３図の構造の場合の２（Ｑ
の２・ＷＩｌｌ、ｌｘとすることができる。この結果、
半導体層の薄層化等の製造工程上の困難さを緩和するこ
とができる。

しかし、第１４図の構造についても、第１３図の構造と
全く同し問題を有している。すなわち、ドレイン耐圧が
低下する問題と、半導体層の結晶品質が悪い問題を有し
ている。

第１５図は第１４図の構造をｓｏ＋技術を用いずに実現
したものである（参考文献　「第５回応用物理学関係連
合詔演会講演予稿集」　（水野智久他。

Ｖｏｌ２．ｐ、５９２．１９８８）　）。この場合には
、バルク結晶を加工して半導体層を作ることができるた
め、結晶品質が悪い問題は生じない。

しかもまた、第１５図の構造はチャネル領域３が半導体
基板１と接続されているために、ドレイン領域７の近傍
でインパクトイオン化により生したホールは半導体基板
ｌへ流出する。このためドレイン耐圧が低下する問題は
起こらない。

しかし、第１５図の構造では、電流か半導体基板１の面
と垂直な方向に流れるために、通常のＩＧ−ＦＥＴを用
いた集積回路とは異なった特殊なレイアウトを必要とす
る問題力ｆある。例えば、複数の素子の間でソース領域
やドレイン領域を共用させて回路の占有面積を低減する
手法が使用できない。このことは設計の手間を増加させ
るのみならず、集積回路全体の面積を増大させることに
なる。

さらにまた、第１５図の構造ては、ソース領域６および
６′が広い面積で半導体基板１に接しているため、両者
の間の寄生容量が大きい問題がある。トランスファゲー
ト、エンハンスメント／エンハスメント型ゲート、エン
ハンスメント／デプレッション型ゲート等では、出力ノ
ードにソース領域が接続されるため、基板】との間の寄
生容量の増加は動作速度の低下等の好ましくない結果を
招き、好ましくない。

［発明が解決しようとする課題］ そこで、本発明の目的は、上述の点に鑑み、第１３図お
よび第１４図に示した従来例の構造におけるドレイン耐
圧が低下する問題点と半導体層の結晶品質が悪い問題点
および第１５図の従来例の構造におりる特殊なレイアウ
トを必要とする問題点と寄生容量が大きい問題点を解決
するように適切な構造とした絶縁ゲート型電界効果半導
体装置およびその製造方法を提供することにある。

［課題を解決するための手段］ 本発明では、上述の諸問題点をＪυ下のような手段で解
決する。

ドレイン耐圧か低下する問題点は、チャネル領域の一部
が基板半導体と接する構造とすることで、ドレイン近傍
でインパクトイオン化によって生したホールを基板側へ
流出さゼることにより解決する。

半導体層の結晶品質が悪い問題点は、品質の良いバルク
半導体結晶を用いることがてきるような素子構造として
、チャネル領域の一部が基板半導体と接する構造とする
ことで解決する。

特殊なレイアウトを必要とする問題点は、電流の流れる
方向（ソース領域およびドレイン領域を結ぶ方向）を基
板面と平行とすることて解決する。この状態はチャネル
領域が、ソース領域およびドレイン領域を結ぶ方向を含
む面て基板と接するような構造とすることで実現できる
。

寄生容量が大きい問題点もチャネル領域が基板と接する
部位を上記のように定めて、両者か接する面積を小さく
することて解決する。

すなわち、本発明半導体装置は、半導体基板と、半導体
基板に接した半導体ソース領域と、半導体基板に接した
半導体ドレイン領域と、半導体基板に接した半導体箱型
チャネル領域と、箱型チャネル領域の表面にゲート絶縁
膜を介して形成されたゲート電極とを備え、箱型チャネ
ル領域は６つの面で囲まれ、箱型チャネル領域の第１の
面はソース領域に接し、第１の面に対向する箱型チャネ
ル領域の第２の面はドレイン領域に接し、ソース領域お
Ｊ：びドレイン領域を結ぶ方向を含む箱型チャネル領域
の第３の面は半導体基板に接し、ゲート電極は、第３の
面に対向する箱型チャネル領域の第４の面および箱型チ
ャネル領域の互いに対向する第５および第６の面に形成
され、第５および第６の面の間隔で定義される箱型チャ
ネル領域の厚さＤ、チャネル領域を構成する半導体の比
誘電率Ｋｓ、真空の誘電率ε。、電子の単位電荷ｑ、チ
ャネル領域を構成する半導体のフエルミレヘルと真性フ
ェルミレヘルとのエネルギー差φ。

チャネル領域を構成する半導体中の活性なドーパント密
度Ｎに対して、 Ｄ　＜　（４４，、・ｅ　、−φ、／ｑＮ）ｌ／２であ
ることを特徴とする。

本発明製造方法は、半導体装若を半導体基板面に対して
垂直方向に選択的にエツチングして、半導体基板面に対
して平行方向の厚さＤが上記記載の条件を満たず凸状半
導体領域を形成する工程と、凸状半導体領域以外の半導
体基板の表面部分に素子間分離用の絶縁物を形成する工
程と、凸状半導体領域の全体もしくは一部分にゲート絶
縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極
を選択的に形成する工程と、ゲート電極に覆われた部分
以外の凸状半導体領域にドーパントを導入してソース領
域およびドレイン領域を形成する工程とを備えたことを
特徴とする。

［作　用コ 本発明によれば、ドレイン耐圧低下の問題なしに、チャ
ネル領域全体が空乏化する薄層の＋Ｇ−ＦＥＴの利点、
すなわち、相互コンタクタンスの増加サブスレッショル
ド係数の低減、短チヤネル効果の抑制等を実現できる。

本発明では、品質の良いバルク半導体結晶を使うことか
できるため、素子特性は良好である。

本発明では、電流の流れる方向が基板面と平行であるた
め、高密度に素子を配置することが可能である。

加えて、本発明によれば、素子が基板と接している面積
は小さく、寄生容量の増加も少ない。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

以下に示す実施例では、半導体材料としてシリコン（以
下、Ｓｉを略記）を用いているが、本発明はＳｊに限ら
ず、Ｇｅ、ＧａＡｓ、ＩｎＰ等の他の半導体装置にも適
応しつることは言うまでもない。実施例で用いている酸
化膜、窒化膜等も機能的に同等ならば他の材料でも構わ
ない。メタルも金属的性質を有する材料一般を指してお
Ｄ、高濃度にドーピングした半導体、シリサイド等もこ
の範喀に入る。

さらにまた、以下ではｎチャネル型を中心に扱うが、逆
極性のドーパントを用いれは、ｐチャネル型のＩＧ−Ｆ
ＥＴをも作り得ることも論を待たない。また、チャネル
領域のドーバン１−をソース、ドレインと同極性にすれ
は、一般的な反転型の動作ではなく、蓄積型の動作も可
能であるが、以下では特に区別して説明は行わない。

実施例１・ 第１図（ａ）〜（ｅ）に本発明の第１実施例を示す。第
１図（ａ）は基板面に垂直な方向から見た平面的なレイ
アウト図、第１図（ｂ）は層間の絶縁膜８を取り除いた
状態で見た側面図、第１図（Ｃ）は第１図（ｂ）中のｃ
−ｃ’線で基板面と平行に切断した断面図、第１図（ｄ
）は第１図（ａ）中のａ′線で基板面に垂直に切断した
断面図、第１図（ｅ）は第１図（ａ）中のｂ−ｂ’線で
基板面に垂直に切断した断面図である。第１図（ｄ）　
に示した凡例にある活性Ｓｉとは、ソース領域、チャネ
ル領域、ドレイン領域をまとめて指す。ポリＳｉとは、
高濃度にドーピングされた多結晶ＳｔであＤ、本実施例
ではゲート電ｉ５とゲート電極引出し部１５に用いられ
ている。コンタクトホールとは、ソース領域６．ドレイ
ン領域７．ゲート電極引出し部１５とメタル配線層２６
．２７．２５とを電気的に接続するために眉間の絶縁膜
８に開けられた穴である。

第１図（ａ）〜（ｅ）に示すように、本実施例のＩＧ−
ＦＥＴは、単結晶Ｓｉ基板１に対して垂直に配置した高
さＨ２厚さＤの薄い板状のＳｉ９の中に形成されている
。すなわち、基板１に接し、かつ、この基板１に対して
垂直に配置された薄い板状Ｓｉ９の両端にソース領域６
およびドレイン領域７を設け、同じく中央部を酸化Ｓｉ
によるゲート絶縁膜４で覆い、そのゲート絶縁膜４を覆
ってポリＳｉによるゲート電極５を設ける。ゲート電極
５の電極３出し部１５にはメタル配線層２５を接続する
。ソース領域６およびドレイン領域７にはメタル配線層
２６および２７を、それぞれ、接続する。２は素子間分
離用のフィールド酸化膜、例えば酸化Ｓｉ膜であＤ、こ
の膜２に形成された開口を介して上述の薄い板状Ｓｉ９
は基板１と接している。

以上の構造によフて、ゲート酸化膜４により限界された
箱型チャネル領域３は６つの面で囲まれておＤ、その第
１の面はソース領域６に接し、第１の面と対向する第２
の面はドレイン領域７と接している。ソース領域６およ
びドレイン領域７を結ぶ方向を含む第３の面は基板１に
接している。

この第３の面と対向する第４の面および残余の２面であ
って、互いに対向する第５および第６の面はゲート絶縁
膜４と接している。

上記第５および第６の面の間隔で定義される箱型チャネ
ル領域３の厚さＤは、 Ｄ〈（４・に５・ｃｏ・φｔ／ｑ　Ｎν／２とする。こ
こで、Ｋｓはチャネル領域３を構成する半導体の比導電
率、ｃｏは真空の誘電率、ｑは電子の単位電荷、φｆは
チャネル領域３を構成する半導体のフェルミレベルと真
性フェルミレベルとのエネルギー差、Ｎはチャネル領域
３を構成する半導体中の活性ドーパント密度である。

厚さＤは、板状Ｓｉ９の両表面から延びる空乏層が互い
に接するのに十分なだけ薄くしである（Ｄ〈２・ｗｍａ
う）ので、チャネル領域３全体が空乏化している。この
結果、チャネル面垂直方向の電界が緩和してキャリアの
移動度が増加する。

また、空乏層中の電荷の総量が固定されているので、チ
ャネル表面電位がソース領域６からドレイン領域７へ向
けて上昇しても、誘起されるキャリアの減少の度合が小
さく、したがって飽和ドレイン電流が増加する。

同じく、空乏層中の電荷の総量が固定されているので、
空乏層容量がほぼゼロとなりサブスレッショルド係数が
小さくなる。

以上のチャネル領域の空乏化の効果によＤ、本実施例の
ＩＧ−ＦＥＴは、相互コンダクタンスが大きく、かつ電
流のオン／オフ比も大きくとれ、高性能である。

さらに、チャネル領域３がゲート電極５に挟まれている
ため、ドレイン電界の影響がチャネル領域に及びにくい
。このため短チャネル効果が防止され、微細て高性能な
素子か実現される。

また、第１図（ｄ）および（ｅ）の断面図より分かる通
Ｄ、本実施例のＩＧ−ＦＥＴのソース領域６．チャネル
領域３およびドレイン領域７は、それぞれの領域の下部
でＳ１基板１と接している。これによりドレイン近傍で
インパクトイオン化によって発生したボールは速やかに
Ｓｉ基板１に流れるため、活性Ｓ１領域か電気的に浮遊
状態にあるＳｏｌ上のＩＧ−ＦＥＴの場合に、これまで
問題となっていたドレイン耐圧の低下か生しない。

さらにまた、各領域かＳｉ基板１と接している部分の幅
がＤ以下と非常に狭いので、対基板間の寄生容量は小さ
く、本発明のＩＧ−ＦＥＴは高速で動作することが期待
できる。

さらに加えて、本実施例のＩＧ−ＦＥＴは、板状Ｓｉ９
の側面をチャネル面として利用しているのて、基板面垂
直方向から見た平面的な寸法は小さくても、実効的なチ
ャネル幅は大きくとれ、集積度の向」二を図ることがで
きる。しかもまた、電流が流れる方向は基板面に平行で
あＤ、第１図（ａ）からも分かるように、素子の平面レ
イアウトは広くＬＳＩ　に使われているＩＧ−ＦＥＴの
ものと基本的に同しでよく、パタン設計上の困難も少な
い。

実施例２・ 第２図（ａ）〜（Ｃ）に、第１図示の素子を複数個並列
に接続した第２実施例の平面レイアウト図およびａ−ａ
’線およびｂ−ｂ’線断面図を、それぞれ、示す。ここ
では、基板１に対して垂直に複数の薄い板状Ｓｉ９を配
置し、各板状Ｓｉ９に第１実施例と同様のＩＧ−ＦＥＴ
の各ソース領域６．ｌ・レイン領域７およびゲート電ｓ
ｉ５をメタル配線層２６．２７および２５によＤ、それ
ぞれ、共通に接続する。

本発明のｒＧ−ＦＥＴでは、実効的なチャネル幅は２・
１１十〇であＤ、Ｄは既述の通り空乏化の条件（Ｄ〈２
・Ｗｌｆｉａ８）で制限されているので、基板面に垂直
な方向からみた平面的な素子寸法を大きくして実効的チ
ャネル幅を任意に大きくすることはでき２ｔい。しかし
、第２図に示したような構造を採ることによＤ、チャネ
ル幅の大きい素子を得ることができる。しかも、本発明
のＩＧ−ＦＥＴは板状Ｓｉ９の側面をチャネル面として
利用しているので、第１図に示したように、近接した間
隔で配置した複数個の板状Ｓｉ９を並列接続することに
よって小さな平面的な面積の中に極めて大きな実効的チ
ャネル幅を有する素子を実現できる。

次に、第３図および第４図を参照して、本発明製造方法
の一実施例を、実施例１のＴＧ−ＦＥＴを製造する場合
について説明する。

本例では、ｎチャネル型ＭＯ５ＦＥＴを想定しているの
で、出発材着はｐ型Ｓｉ単結晶基板である。チャネル面
の結晶学的な面方位は、平面的なレイアウトパタンの向
きを変えることによっても選択できるので、基板単結晶
の面方位も種々の選択が可能である。

第３図（ａ）　〜（ｈ）および第４図（ａ）〜（ｈ）は
、それぞれ、ｃ−ｃ’線およびａ−ａ’線断面を示し、
これら断面図を用いて製造工程を順を追フて説明する。

（１）、ＱＬ結晶Ｓｔ基板１の表面に厚さ１０か６５ｏ
ｎｌ′ｌｌの酸化＠６１を熱酸化により形成し、さらに
酸化膜６１の上に窒化膜６２をＣＶＤ法で厚さ１００か
ら２００ｎｍだけ堆積した。次に、窒化膜６２．酸化膜
６１およびＳＩ基板１に対して、単一のレジストパタン
をマスクにして、方向性エツチングを行い、第３図（ａ
）および第４図（ａ）　に示す凸状あるいは板状Ｓｉ９
の構造を得た。Ｓｔ基板の方向性エツチングはＲＩＥ等
のトライエツチングでもよいが、Ｓｉ（１１０）面の基
板を用い、ソース領域およびドレイン領域を結ぶ方向を
［１，−１，−２］　とするならば、ＫＯＨ水溶液等に
より異方性ウェットエツチングを用いることもできる。

（２）板状Ｓｉ９の表面に薄い酸化膜６３を形成し、そ
の上に窒化膜６４を被覆性良く堆積した。この後に窒化
膜６４および酸化膜６３に対して方向性エツチングを行
い、第３図（ｂ）および第４図（ｂ）の形状を得た。引
続き、イオン注入によりチャネルカット用のｐ型ドーパ
ントを基板１の表面に導入し（３）板状Ｓｉ９の周りに
付いた窒化膜６２および６４をマスクにして、基板１の
平面部分を厚さ２００か６６００ｎｍだけ選択的に熱酸
化してフィールド酸化膜２を形成した。ついで、窒化膜
６２および６４を熱燐酸で除去した後、板状Ｓｉ９を覆
う薄い酸化＠６１および６３を除去して、第３図（Ｃ）
および第４図（Ｃ）に示す構造を得た。

（４）板状Ｓｉ９の露出表面に厚さ２５ｎｍの薄いゲー
ト酸化膜４を熱酸化により形成し、その上にＣＶＤ法で
高濃度にドーピングした多結晶Ｓｔ層５を堆積して、第
３図（ｄ）および第４図（ｄ）の構造を得た。

（５）多結晶Ｓｔ層５を、レジストバタンをマスクに用
いて方向性エツチングして、第３図（ｅ）および第４図
（ｅ）　　に示すように、ゲート電極５とゲート電極引
出し部１５を形成した。その後、斜め方向からのイオン
注入や高濃度にドーピングした酸化膜からの固相拡散等
の手法を用いて、板状Ｓｊ９に高濃度にｎ型にドーピン
グされたソース領域６およびドレイン領域７を形成した
。

（６）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチバック
等の手法で絶縁膜表面を平坦にして、第３図（ｆ）およ
び第４図（ｆ）の構造を得た。

（７）第３図（ｇ）および第４図（ｇ）に示すように、
コンタクトホール６５．６６および６７をゲート電極引
出し部１５．ソース領域６およびドレイン領域７に、そ
れぞれ対応して形成した。

（８）これらコンタクトホール６５．６６および６７内
にメタルを堆積し、レジストパタンをマスクにエツチン
グを行ってメタル配線層２５，２Ｂおよび２７を形成し
、第３図（ｈ）および第４図（ｈ）に示すＩＧ−ＦＥＴ
の構造を得た。

なお、本発明のＩＧ−ＦＥＴでは、板状Ｓｉ９の高さＨ
以上に深いコンタクトホールにメタルを埋め込まねばな
らないので、メタルの堆積方法としては、埋め込み特性
に優れる減圧ＣＶＤ法等を用いるのが望ましい。減圧Ｃ
ＶＤ法による多結晶］は、埋め込み特性の優れた材料と
して知られているので、高濃度に１・−ピングした低抵
抗の多結晶Ｓｔをコンタクトポールに埋めておき、層間
絶縁膜８の表面でメタル配線層と接続してもよい。ある
いはまた、多結晶Ｓ１とメタルを順次堆積して２層同時
に配線層としてエツチング加工することもできる。

実施例３ 第５図（ａ）〜（ｅ）に本発明の第２実施例を示す。第
５図（ａｌ　は基板面に垂直な方向から見た平面的なレ
イアウト図、第５図（ｂ）は層間の絶ａ膜８を取り除い
た状態で見た側面図、第５図（ｃ）は第５図（ｂ）中の
ｃ−ｃ’線で基板面と平行に切断して示す断面図、第５
図（ｄ）は第５図（ａ）中のａ−ａ’線で基板面に垂直
に切断して示す断面図、第５図（ｅ）は第５図（ａ）中
のｂ−ｂ’線で基板面に垂直に切断して示す断面図であ
る。第５図（ｆ）　　に示す凡例にある活性Ｓｉとは、
ソース領域６、チャネル領域３およびドレイン領域７を
まとめて指す。ポリＳｉとは、高濃度にドーピングされ
た多結晶Ｓｉである。本実施例でポリＳｔは、グー１−
電極に用いられる他に、ソース領域６およびドレイン領
域７に対するドーパントの拡散源ならびにそれらの領域
６および７からメタル配線層２６および２７へ、それぞ
れつながる引出し電極として用いられる。以下では、ソ
ース領域６の引出し電極として用いられるポリＳｉをソ
ースポリＳｉ、ドレイン領域７の引出し電極として用い
らねるポリＳｉをドレインポリＳ１と略記する。

この第３実施例は、基板面に対して垂直に形成された凸
状あるいは板状ＳｉＱ中に素子を形成する構造は第１実
施例と同様であＤ、したがって、板状Ｓｉ９の厚さＤが
薄いのでチャネル領域３全体が空乏化して性能が上がる
点、チャネル領域３が基板１と接続している点、基板面
と平行な方向に電流を流す点などの基本的な利点は第１
実施例の場合と同じである。

主な相違点は、本実施例では、活性Ｓｉ領域のエツチン
グ、層間絶縁膜８への開口の２工程で、活性Ｓ」、ゲー
ト電極およびコンタクトの３者の位置関係が定まＤ、リ
ングラフィやエツチング等における加工ばらつきに対す
る余裕度か大ぎいことである。さらにまた、本実施例で
は、活性Ｓ１の直上でメタル配線層２５とのコンタクト
をとるようにしたので、ゲート電極引出し部か不要であ
Ｄ、それだけ面積の有効利用ができる利点もある。

以下、第６図＋８）〜（１）および第７図（ａ）〜（＋
）を用いて、第３実施例のＩＧ−ＦＥＴを製造する工程
の一実施例を順を追って説明する。

（１）第６図（ａ）〜（Ｃ）および第７図（ａ）〜（Ｃ
）に示すフィールド酸化膜２の形成に至るまでの工程は
、第３図（ａ）〜（Ｃ）および第４図（ａ）−（Ｃ）に
示した第１実施例の場合と全く同じとした。

（２）第６図（Ｃ）および第７図（ｃ）の状態で、層間
の絶縁１１ｉ８を堆積し、熱処理による絶縁膜自身の流
動化や、塗布したレジストとの等速エッチバック等の手
法で絶縁膜表面を平坦にして、第６図（ｄ）および第７
図（ｄ）の構造を得た。

（３）ゲート電極５．ソースポリＳ１およびドレインポ
リＳｉを配置するための開口＆１．８２．８３を第６図
（ｅ）および第７図（ｅ）　　に示すように形成した。

（４）板状Ｓｉ９の露出表面上にゲート酸化膜４を形成
し、ついで開口８１．８２および８３内にゲート電極用
ポリＳｉ５を堆積した。その後、ポリＳｉ５をエッチバ
ックして、層間膜８の表面を露出させ、第６図（ｆ）お
よび第７図（ｆ）の状態とした。この時、ソース領域お
よびドレイン領域の表面にもゲート酸化膜４が形成され
、かつソースポリＳｉおよびドレインポリＳｉのための
開口部８２および８３にもゲート電極用ポリＳｉ５が埋
め込まれている。

（５）ゲート電極５をレジストマスクで覆い、ソースポ
リＳＬおよびドレインポリＳｉのための開口部８２およ
び８３に埋め込まれたゲート電極用ポリＳｉを除去した
。その後、ソース領域およびドレイン領域上に形成され
ているゲート酸化膜４を除去して、第６図（ｇ）および
第７図（ｇ）の構造を得た。

（６）開口部８２および８３内にソースポリ５ｉｌＢお
よびドレインポリ５ｉ１７のためのポリＳｔを堆積した
。その後、このポリＳｉをエッチバックして、層間膜８
の表面を露出させ、第６図（ｈ）および第７図（ｈ）の
構造を得た。ここで、熱処理を行い、ソースボす５ｉ１
６およびドレインポリ５ｉ１７からソース領域６および
ドレイン領域７ヘトーパントを拡散させて、これら領域
６および７を形成した。

（７）最後に、ポリＳｉ５．１６および１７の上に、そ
れぞれ、メタル配線層２５．２８および２７を堆積、加
工して、第６図（ｉ）および第７図（ｉ）に示ずＩＧ−
ＦＥＴの構造を得た。

なお、上記工程（６）において、ポリＳｉを堆積した後
に、エッチバックを行わず、第８図（ａ）に示すように
、直ちにメタルを堆積し、ついで、第８図（ｂ）に示す
ように、ポリＳｉ５とメタル２５とを重ねて加工して配
線層を形成すれば、工程が簡略化される。この場合のｂ
−ｂ’線断面図は第９図のようになる。ただし、この場
合には、ソースポリ５ｉ１６およびドレインポリ５ｉ１
７とゲート電極用ポリＳｉ５のドーパントの極性を同じ
とする必要がある。

実施例４・ 本発明の第４の実施例を第１０図（ａ）〜（ｅ）に示す
。第１０図（ａ）は基板面に垂直な方向から見た平面的
なレイアウト図、第１０図（ｂ）　は層間の絶縁膜８を
取り除いた状態で見た側面図、第１Ｏ図（Ｃ）は第１Ｏ
図（ｂ）中のｃ−ｃ’線で基板面と平行に切断した断面
図、第１０図（ｄ）は第１θ図（ａ）中のａａ′線で基
板面に垂直に切断した断面図、第１０図（ｅ）は第１０
図（ａ）中のｂ−ｂ’線で基板面に垂直に切断した断面
図である。第１０図（ｆ）　に示す凡例にある活性ＳＩ
とは、ソース領域６．チャネル領域３およびドレイン領
域７をまとめて指す。ポリＳｉとは、高濃度にドーピン
グされた多結晶Ｓ＋である。本実施例において、ポリＳ
ｉは、ゲート電極５に用いられる他に、ソース領域６お
よびドレイン領域７から、それぞれ、メタル配線層２６
および２７へつながる引出し電極１６および１７として
用いられる。以下では、ソース領域６の引出し電極とし
て用いられるポリＳｔをソースポリＳｉ、ドレイン領域
７の引出し電極として用いられるポリＳｔをドレインポ
リＳｔと略記する。

この第４実施例は、基板面に対して垂直に形成した板状
ＳｉＱ中に素子を形成する構造は第１〜第３実施例と同
様である。従って、板状Ｓｉ９の厚さＤか薄いのでチャ
ネル領域３全体か空乏化して性能か上がる点、チャネル
領域３か基板１と接続している点、基板面と平行な方向
に電流を流す点などの基本的な利点は第１〜第３実施例
の場合と同しである。

第１の実施例との主な相違点は、本実施例では、活性Ｓ
ｉ領域のエツチングおよびグー］・電極用ポリＳｔのエ
ツチングの２工程て、活性Ｓｌ、ゲート電極およびコン
タクＩ〜の３者の位置関係が定まＤ、リソグラフィやエ
ツチングにおりる加工ばらつきに対する余裕度か大きい
ことである。さらにまた、本実施例では、活性Ｓ１の直
上でメタル配線層２５とのコンタクトをとるようにした
ので、ゲート電極引出し部が不要であＤ、それだけ面積
の有効利用かできる点も異なっている。

第３実施例との相違点は、第２の実施例ては眉間の絶縁
膜８に開口して、ゲート電極５．ソースポリ５ｉ１６お
よびドレインポリ５ｉ１７の位置を定めているのに対し
、本実施例てはポリＳｔのエツチングて直接に３者の位
置を定めていることである。このことは次の２点で有利
である。ひとつは、第３実施例の第６図（ｅ）および第
７図（ｅ）の構造を形成するときに、層間膜８のエツチ
ングの停止層が無いという問題を回避できることである
。もうひとつは、絶縁物とポリＳ１を比較すると、一般
に後者の方がエツチング形状が制御し易いため、本実施
例で行うポリＳｉエツチングの方が、第３実施例で行っ
た層間膜８への開口より制御性が良いことである。さら
にまた、本実施例では、第３実施例と異なＤ、ゲート電
極５．ソースポリ５ｉ１６およびドレインポリ５ｉ１７
をフィールド絶縁膜２上の配線層として使用できる利点
もある。

以下、第４実施例のＩＧ−ＦＥＴを製造する方法の実施
例を第１１図（ａ）〜（ｉ）および第１２図（ａ）　〜
（＋１を用いて工程順に説明する。

（１）第１１図（ａ）　〜（ｃ）および第１２図（ａ）
〜（Ｃ）に示すフィールド酸化膜の形成までは、第３図
（ａ）〜（Ｃ）および第４図（ａ）〜（Ｃ）に示した第
１実施例の場合と全く同じである。

（２）板状Ｓｉ９の露出表面上に厚さ２５ｎｍの薄いゲ
ート酸化膜４を熱酸化により形成し、その上にＣＶＤ法
で高濃度にドーピングした多結晶Ｓｉ５を堆積して第１
１図（ｄ）および第１２図（ｄ）の構造を得た。

（３）多結晶Ｓｉ５をレジストバタンをマスクにして方
向性エツチングし、第１１図（ｅ）および第１２図（ｅ
）に示すように、ゲート電極とソースポリＳｉおよびド
レインポリＳ１になる部分５を形成した。その後、斜め
方向からのイオン注入や高濃度にドーピングした酸化膜
からの固相拡散等の手法を用いて、ポリＳｉ５てマスク
された所以外にソース領域６およびドレイン領域７の高
濃度ｎ１領域を形成した。

（４）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチバック
等の手法で絶縁膜表面を平坦にし、さらに適量の層間膜
８のエツチングを追加して、ポリＳｉ５の上端部を露出
させて、第１１図（ｆ）および第１２図（ｆ）の形状を
得た。

（５）ゲート電極に対応する部分のポリ５ｊ５をレジス
トマスクで覆い、ソースポリＳ１およびドレインポリＳ
１になる部分に埋め込まれたゲート電極用ポリＳｉ５を
除去した。その後、ソース領域６およびドレイン領域７
上に形成されているゲート酸化膜４を除去して、第１１
図（ｇ）　　および第１２図（ｇ）　　に示すように開
口８２および８３を形成した。

（６）開口８２および８３に、ソースポリ５ｉ１６およ
びドレインポリ５ｊ１７のためのポリＳｔを、それぞれ
、堆積させた。その後、ポリＳｔをエッチバックして層
間膜８の表面を露出させ、第１１図（１１）および第１
２図（ｈ）の構造を得た。ここで、熱処理を行い、ソー
スポリ５ｉ１６およびドレインポリ５ｉ１７からドーパ
ントを拡散させて、既に形成したソース領域６およびド
レイン領域７の高濃度ｎ＋領領域ソースポリ５ｉ１６お
よびドレインポリ５ｉ１７とを、それぞれ電気的に接続
するようにした。

（７）最後に、ゲート電極５．ソース領域６およびドレ
イン領域７に対応して、メタル配線層２５．２８および
２７を、それぞれ、堆積、加工し、第１１図（１）およ
び第１２図（ｉ）　に示す構造のＩＧ−ＦＥＴを得既に
第３実施例について述へたように、ソースポリ５ｉ１６
およびドレインポリ５ｉ１７とゲート電極用ポリＳｉ５
の］・−バントの極性が同しであるならば、上記工程（
６）において、ポリＳｉを堆積した後に、エッチバック
を行わずに直ちにメタルを堆積し、ついてＳｌとメタル
とを重ねて加工して配線層とすることで工程を簡略化す
ることもてきる。

［発明の効果コ 以上から明らかなように、本発明ては、凸状あるいは板
状の半導体領域を基板上に垂直に配設し、その板状半導
体領域において、活性領域がソース領域およびｌ・レイ
ン領域を結ぶ方向を含む幅の狭い面で半導体基板と接す
る構造とするようにしたので、チャネル領域の厚さを薄
くでき（Ｄ〈２・Ｗｍａｘ）　、チャネル領域全体が空
乏化するＩＧ−ＦＥＴを半導体基板上に、形成すること
が可能となる。この結果、本発明によれば、ドレイン耐
圧の低下の問題を起こさず、相互コンダクタンスか犬各
く、サブスレッシコル１−係数が小さく、寄生容量が小
さく、短チャネル化が可能で、かつより高密度に実装で
Ｎる高性能ＩＧ−ＦＥＴを提供することかできる。

加えて、本発明では、単結晶Ｓｉなどの半導体基板をエ
ツチングして凸状半導体領域を形成しておＤ、従来のよ
うな結晶品質の問題なしに、かつ工程の各々自体は通常
良く用いられている手法を用いておＤ、しかも製造工程
数の増大を伴うことなく、ＩＧ−ＦＥＴを製造できる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）お
よび（ｅ）は、それぞれ、本発明の第１実施例のＩＧ−
ＦＥＴを示す平面レイアウト図９層間膜８を除去した状
態の側面図、第１図（ｂ）におけるｃ−ｃ’線断面図、
第１図（ａ）におけるａ−ａ’線断面図および同じ＜ｂ
−ｂ’線断面図、 第１図（ｆ）は第１図（ａ）〜（ｅ）の各部の凡例の説
明図、 第２図（ａ）　、　（１１）おにび（ｃ）は、第１実施
例に示した素子を複数個並列に接続した本発明第２実施
例の平面レイアラ１−図およびその　　　を線およびｂ
−ｂ’線断面図、 第２図（ｄ）はその各部表現の説明図、第３図（ａ）−
（＋１）および第４図（ａ）〜（ｈ）は、それぞれ、本
発明の第１実施例のＩＧ−ＦＥＴの製造工程途中の状態
においてｃ−ｃ’線およびａ線に沿って切断して示す断
面図、 第５図（ａ）　、　（ｂ）　、　（Ｃ）　、　（ｄ）お
よび（ｅ）　ｉｌｌ、それぞれ、本発明の第３実施例の
ＩＧ−ＦＥＴの平面レイアウト図２層間膜８を除去した
状態の側面図、ＣＣ′線断面図、ａ−ａ’線断面図およ
びｂ−ｂ’線断面図、 第５図（ｆ）は第５図（ａ）〜（ｅ）の各部の凡例の説
明図、 第６図（ａ）〜（ｉ）および第７図（ａ）〜（ｉ）は、
それぞれ、本発明の第３実施例のＩＧ−ＦＥＴの製造工
程途中の状態におりるｃ−ｃ’線およびａ−ａ線断面図
、 第８図（ａ）および（ｂ）は、それぞれ、第３実施例に
おいて配線層の形成を別の方法で行った第４実施例の工
程途中および終了時におけるａ−ａ線断面図、 第９図は配線の形成を第８図の方法で行った場合の工程
終了時におけるｂ−ｂ’線断面図、第１０図（ａ）　、
　（ｂ）　、　（ｃ）　、　（ｄ）および（ｅ）　は、
それぞれ、本発明の第５実施例のＩＧ−ＦＥＴの平面レ
イアウト図２層間膜８を除去した状態の側面図、ＣＣ′
線断面図、ａ−′線断面図およびｂ−ｂ’線断面図、 第１０図（ｆ）は第１０図（ａ）〜（ｅ）の各部の凡例
の説明図、 第１１図（ａ）〜（ｉ）および第１２図（ａ）〜（ｉ）
は、それぞれ、本発明の第３実施例のＴＧ−ＦＥＴの製
造工程途中の状態におけるｃ−ｃ′線およびａ−ａ線断
面図、 第１３図（ａ）および（ｂ）は従来のＩＧ−ＦＥＴの一
例を示す、それぞれ、平面図およびそのｃ−ｃ’線断面
図、 第１４図は別の従来構造によるＩＧ−ＦＥＴを示ず断面
図、 第１５図はさらに別の従来構造によるＩＧ−ＦＥＴをボ
す断面図である。 １・・・単結晶５１基板、 ２・・・フィールド酸化膜、 ３・・・チャネル領域、 ４．４′・・・ゲート酸化膜、 ５．５′・・・ゲート電極用ポリＳｉ、６・・・ソース
領域、 ７・・・ドレイン領域、 ８・・・層間の絶縁膜、 ９・・・板状Ｓｉ、 １１・・・Ｓｏｌの支持基板、 １２・・・Ｓｏｌの下地絶縁膜、 １５・・・ゲート電極引出し部、 １６・・・ソース領域の引出し電極（ソースポリＳｉと
略記）、 １７・・・ドレイン領域の引出し電極（ドレインボすＳ
ｉと略記）、 ２５・・・ゲート電極とつながるメタル配線層、２６・
・・ソース領域とつながるメタル配線層、２７・・・ド
レイン領域とつながるメタル配線層、６１６３・・・薄
い酸化膜、 ６２、ｆｉ４・・・酸化のマスクとなる窒化膜、６５・
・・ゲートコンタクトポール、 ５６・・・ソースコンタクトホール、 ６７・・・ドレインコンタクトホール、８１・・・ゲー
ト電極が入るための開口、８２・・・ソースポリＳ１が
入るための開口、８３・・・ドレインポリＳ１が入るた
めの開口。 特許出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 １）半導体基板と、 該半導体基板に接した半導体ソース領域と、前記半導体
   基板に接した半導体ドレイン領域と、前記半導体基板に
   接した半導体箱型チャネル領域と、前記箱型チャネル領
   域の表面にゲート絶縁膜を介して形成されたゲート電極
   とを備え、 前記箱型チャネル領域は６つの面で囲まれ、前記箱型チ
   ャネル領域の第１の面は前記ソース領域に接し、前記第
   １の面に対向する前記箱型チャネル領域の第２の面は前
   記ドレイン領域に接し、前記ソース領域および前記ドレ
   イン領域を結ぶ方向を含む前記箱型チャネル領域の第３
   の面は前記半導体基板に接し、前記ゲート電極は、前記
   第３の面に対向する前記箱型チャネル領域の第４の面お
   よび前記箱型チャネル領域の互いに対向する第５および
   第６の面に形成され、前記第５および第６の面の間隔で
   定義される前記箱型チャネル領域の厚さＤ、前記チャネ
   ル領域を構成する半導体の比誘電率にＫ＿ｓ、真空の誘
   電率ε＿ｏ、電子の単位電荷ｑ、前記チャネル領域を構
   成する半導体のフェルミレベルと真性フェルミレベルと
   のエネルギー差φ＿ｆ、前記チャネル領域を構成する半
   導体中の活性なドーパント密度Ｎに対して、 Ｄ＜（４・Ｋ＿ｓ・ε＿ｏ・φ＿ｆ／ｑＮ）＾１＾／＾
   ２であることを特徴とする半導体装置。 ２）半導体装置を当該半導体基板面に対して垂直方向に
   選択的にエッチングして、前記半導体基板面に対して平
   行方向の厚さＤが請求項１記載の条件を満たす凸状半導
   体領域を形成する工程と、前記凸状半導体領域以外の前
   記半導体基板の表面部分に素子間分離用の絶縁物を形成
   する工程と、 前記凸状半導体領域の全体もしくは一部分にゲート絶縁
   膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を選択的に形成する
   工程と、 前記ゲート電極に覆われた部分以外の凸状半導体領域に
   ドーパントを導入してソース領域およびドレイン領域を
   形成する工程と を備えたことを特徴とする半導体装置の製造方法。