JP2632995B2

JP2632995B2 - 半導体装置およびその製造方法

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Publication number: JP2632995B2
Application number: JP954489A
Authority: JP
Inventors: 徹志酒井; 洋猪川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1989-01-18
Filing date: 1989-01-18
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH02189976A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、薄いチャネル領域を有する絶縁ゲート型電
界効果半導体装置（以下IG−FETと略記）およびその製
造方法に関するものである。

［従来の技術］従来のIG−FETの一例として、ｎチャネル型IG−FETの
場合について以下に説明する。

ｐチャネル型IG−FETの場合は、ｎ型半導体とｐ型半
導体を入れ換え、ホールと電子を入れ換え、電位の上昇
と下降を入れ換えて考えればよい。

無限に大きな半導体基板上に形成されたIG−FETのチ
ャネル領域における最大空乏層幅W_maxは、ソース電極，
ドレイン電極，半導体基板のいずれにもバイアスを掛け
ない状態では以下の式で表わされる。

W_max＝（２・K_s・ε_ｏ・φ_f/qN）^1/2 （１）ここに、K_sは半導体の比誘電率、ε_ｏは真空の誘電
率、ｑは電子の電荷、φ_ｆは表面における強反転状態で
のフェルミレベルと真性フェミルレベルの差、Ｎは活性
なドーパント密度である。

近年、IG−FETの相互コンダクトンス（ドレイン電流
をゲート電圧で微分した値）の増大、短チャネル化等の
目的で、チャネル領域の半導体層の厚さを（１）式のW
_maxに比べて小さくし、チャネル領域全体を空乏化する
構造がいくつか提案されている。それらの例を第13図〜
第15図に示す。

第13図（ａ）および（ｂ）は、SOI（Silicon On Insu
lator）技術を用いて、厚さＤが最大空乏層幅W_maxより
小さい半導体層を、単結晶シリコンによる半導体基板11
上に配置した酸化シリコンによる絶縁物層12上に形成
し、この半導体層中にIG−FETのソース領域6,チャネル
領域3,ドレイン領域７を作り込んだものである（参考文
献：「電子情報通信学会技術報告」（吉見信他,Vol.SDM
87−154,pp.13−18））。４は酸化シリコンによるゲー
ト酸化膜、５はポリシリコンによるゲート電極、15はゲ
ート電極引出部である。

ＤをW_maxより小さくした結果、チャネル領域３は完全
に空乏化し、空乏層中の電荷の総量はｑ・Ｄ・Ｎに抑え
られる。この効果により、チャネル垂直方向の電界が緩
和され、キャリヤの移動度が上昇してIG−FETの相互コ
ンダクタンスが増大する。

また、チャネル表面電位がソース領域６からドレイン
領域７へ向けて上昇しても、空乏層中に電荷の総量が増
えないため、誘起されるキャリアの減少の程度が、無限
に大きな半導体基板上に形成されたIG−FETの場合に比
して小さい。この効果により、飽和ドレイン電流が増加
し、したがって、IG−FETの相互コンダクタンスが増大
する。

また、空乏層中の電荷の総量が一定であるため、空乏
層容量がほぼゼロとなる。この効果により、サブスレッ
ショルド係数（ドレイン電流の対数をゲート電圧で微分
した値）が小さくなり、ドレイン電流のオン，オフ比が
大きくなる。

以上に加えて、第13図の構造では、Ｄを小さくした結
果、チャネル領域３が小さくなり、しかもゲート電極５
の近傍に位置するので、チャネル領域３に対するドレイ
ン電界の影響がゲート電極５により遮蔽される。この効
果により、チャネル長を短くした時の閾値電圧の低下
や、サブスレッショルド係数の増大等のいわゆる短チャ
ネル効果が抑制され、チャネル長の短い高性能なIG−FE
Tが実現可能となる。

しかし、第13図の構造では、チャネル垂直方向の電界
の総和によりチャネル領域全体の電位が上昇するため、
ソース領域６とチャネル領域３との間のポテンシャル障
壁が低下する。このポテンシャル障壁の低下により、ド
レイン近傍のインパクトイオン化で生じたホールがソー
ス領域６に流入する時に、ソース領域６から多量の電子
がチャネル領域３に注入され、ドレイン耐圧が低下する
問題が生じる。

この問題の他に、第13図の構造では、SOI技術が一般
に未熟なため、半導体層の結晶品質が悪い問題がある。

第14図は第13図のIG−FETのチャネル領域の下に下部
ゲート電極５′を追加した構造である（関連特許：関川
敏弘，林豊，特公昭62−1270号、参考文献：「ソリッド
−ステートエレクトロニクス」（T.Sekigawa and Y.H
ayashi,Solid−State Electronics,Vol.27,pp.827−82
8,1984））。

第14図の構造では、チャネル領域３が上部ゲート電極
５と下部ゲート電極５′とで挟まれているために、第13
図の構造よりさらにドレイン電界の遮蔽効果が大きくな
り、よりチャネル長の短い高性能なIG−FETが実現可能
である。

また、２つのゲート電極５と５′を電気的に接続する
ことにより、ゲート電極５および５′とチャネル領域３
との間に静電容量を２倍にし、相互コンダクタンスも２
倍にすることができる。

さらにまた、同様に、２つのゲート電極５と５′とを
電気的に接続することにより、チャネル領域３全体が空
乏化しうるＤの上限を第13図の構造の場合の２倍の２・
W_maxとすることができる。この結果、半導体層の薄層化
等の製造工程上の困難さを緩和することができる。

しかし、第14図の構造についても、第13図の構造と全
く同じ問題を有している。すなわち、ドレイン耐圧が低
下する問題と、半導体層の結晶品質が悪い問題を有して
いる。

第15図は第14図の構造をSOI技術を用いずに実現した
ものである（参考文献：「第５回応用物理学関連連合講
演会講演予稿集」（水野智久他,Vol.2,p.592,198
8））。この場合には、バルク結晶を加工して半導体層
を作ることができるため、結晶品質が悪い問題は生じな
い。

しかもまた、第15図の構造はチャネル領域３が半導体
基板１と接続されているために、ドレイン領域７の近傍
でインパクトイオン化により生じたホールは半導体基板
１へ流出する。このためドレイン耐圧が低下する問題は
起こならい。

しかし、第15図の構造では、電流が半導体基板１の面
と垂直な方向に流れるために、通常のIG−FETを用いた
集積回路とは異なった特殊なレイアウトを必要とする問
題がある。例えば、複数の素子の間でソース領域やドレ
ン領域を共用させて回路の占有面積を低減する手法が使
用できない。このことは設計の手間を増加させるのみな
らず、集積回路全体の面積を増大させることになる。

さらにまた、第15図の構造では、ソース領域６および
６′が広い面積で半導体基板１に接しているため、両者
の間の寄生容量が大きい問題がある。トランスファゲー
ト，エンハンスメント／エンハスメント型ゲート，エン
ハンスメント／デプレッション型ゲート等では、出力ノ
ードにソース領域が接続されるため、基板１との間の寄
生容量の増加は動作速度の低下等の好ましくない結果を
招き、好ましくない。

［発明が解決しようとする課題］そこで、本発明の目的は、上述の点に鑑み、第13図お
よび第15図に示した従来例の構造におけるドレイン耐圧
が低下する問題点と半導体層の結晶品質が悪い問題点お
よび第15図の従来例の構造における特殊なレイアウトを
必要とする問題点と寄生容量が大きい問題点を解決する
ように適切な構造とした絶縁ゲート型電界効果半導体装
置およびその製造方法を提供することにある。

［課題を解決するための手段］本発明では、上述の諸問題点を以下のような手段で解
決する。

ドレイン耐圧が低下する問題点は、チャネル領域の一
部が基板半導体と接する構造とすることで、ドレイン近
傍でインパクトイオン化によって生じたホールを基板側
へ流出させることにより解決する。

半導体層の結晶品質が悪い問題点は、品質の良いバル
ク半導体結晶を用いることができるような素子構造とし
て、チャネル領域の一部が基板半導体と接する構造とす
ることで解決する。

特殊なレイアウトを必要とする問題点は、電流の流れ
る方向（ソース領域およびドレイン領域を結ぶ方向）を
基板面と平行とすることで解決する。この状態はチャネ
ル領域が、ソース領域およびドレイン領域を結ぶ方向を
含む面で基板と接するような構造とすることで実現でき
る。

寄生容量が大きい問題点もチャネル領域が基板と接す
る部位を上記のように定めて、両者が接する面積を小さ
くすることで解決する。

すなわち、本発明半導体装置は、半導体基板と、半導
体基板に接した半導体ソース領域と、半導体基板に接し
た半導体ドレイン領域と、半導体基板に製した半導体箱
型チャネル領域と、箱型チャネル領域の表面にゲート絶
縁膜を介して形成されたゲート電極とを備え、箱型チャ
ネル領域は６つの面で囲まれ、箱型チャネル領域の第１
の面はソース領域に接し、第１の面に対向する箱型チャ
ネル領域の第２の面はドレイン領域に接し、ソース領域
およびドレイン領域を結ぶ方向を含む箱型チャネル領域
の第３の面は半導体基板に接し、ゲート電極は、第３の
面に対向する箱型チャネル領域の第４の面および箱型チ
ャネル領域の互いに対向する第５および第６の面に形成
され、第５および第６の面の間隔で定義される箱型チャ
ネル領域の厚さD,チャネル領域を構成する半導体の比誘
電率K_s,真空の誘電率ε_o,電子の単位電荷q,チャネル領
域を構成する半導体の前記第５および第６の面における
強反転状態でのフェルミレベルと真性フェルミレベルと
のエネルギー差φ_f,チャネル領域を構成する半導体中の
活性なドーパント密度Ｎに対して、Ｄ＜２（２・Ks・ε_ｏ・φ_f/qN）^1/2 であることを特徴とする。

本発明製造方法は、半導体装置を半導体基板面に対し
て垂直方向に選択的にエッチングして、半導体基板面に
対して平行方向の厚さＤが上記記載の条件を満たす凸状
半導体領域を形成する工程と、凸状半導体領域以外の半
導体基板の表面部分に素子間分離用の絶縁物を形成する
工程と、凸状半導体領域の全体もしくは一部分にゲート
絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電
極を選択的に形成する工程と、ゲート電極に覆われた部
分以外の凸状半導体領域にドーパントを導入してソース
領域およびドレイン領域を形成する工程とを備えたこと
を特徴とする。

［作用］本発明によれば、ドレイン耐圧低下の問題なしに、チ
ャネル領域全体が空乏化する薄層のIG−FETの利点、す
なわち、相互コンダクタンスの増加，サブスレッショル
ド係数の低減，短チャネル効果の抑制等を実現できる。

本発明では、品質の良いバルク半導体結晶を使うこと
ができるため、素子特性は良好である。

本発明では、電流の流れる方向が基板面と平行である
ため、高密度に素子を配置することが可能である。

加えて、本発明によれば、素子が基板と接している面
積は小さく、寄生容量の増加も少ない。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明す
る。

以下に示す実施例では、半導体材料としてシリコン
（以下、Siを略記）を用いているが、本発明はSiに限ら
ず、Ge,GaAs,InP等の他の半導体材料にも適応しうるこ
とは言うまでもない。実施例で用いている酸化膜，窒化
膜等も機械的に同等ならば他の材料でも構わない。メタ
ルも金属的性質を有する材料一般を指しており、高濃度
にドーピングした半導体，シリサイド等もこの範疇に入
る。さらにまた、以下ではｎチャネル型を中心に扱う
が、逆極性のドーパントを用いれば、ｐチャネル型のIG
−FETをも作り得ることも論を待たない。また、チャネ
ル領域のドーパントをソース，ドレインと同極性にすれ
ば、一般的な反転型の動作ではなく、蓄積型の動作も可
能であるが、以下では特に区別して説明は行わない。

実施例1: 第１図（ａ）〜（ｅ）に本発明の第１実施例を示す。
第１図（ａ）は基板面に垂直な方向から満た平面的なレ
イアウト図、第１図（ｂ）は層間の絶縁膜８を取り除い
た状態で満た側面図、第１図（ｃ）は第１図（ｂ）中の
ｃ−ｃ′線で基板面と平行に切断した断面図、第１図
（ｄ）は第１図（ａ）中のａ−ａ′線で基板面に垂直に
切断した断面図、第１図（ｅ）は第１図（ａ）中のｂ−
ｂ′線で基板面に垂直に切断した断面図である。第１図
（ｄ）に示した凡例にある活性Siとは、ソース領域，チ
ャネル領域，ドレイン領域をまとめて指す。ポリSiと
は、高濃度にドーピングされた多結晶Siであり、本実施
例ではゲート電極５とゲート電極引出し部15に用いられ
ている。コンタクトホールとは、ソース領域6,ドレイン
領域7,ゲート電極引出し部15とメタル配線層26,27,25と
を電気的に接続するために層間の絶縁膜８に開けられた
穴である。

第１図（ａ）〜（ｅ）に示すように、本実施例のIG−
FETは、単結晶Si基板１に対して垂直に配置した高さH,
厚さＤの薄い板状のSi9の中に形成されている。すなわ
ち、基板１に接し、かつ、この基板１に対して垂直に配
置された薄い板状Si9の両端にソール領域６およびドレ
イン領域７を設け、同じく中央部を酸化Siによるゲート
絶縁膜４で覆い、そのゲート絶縁膜４を覆ってポリSiに
よるゲート電極５を設ける。ゲート電極５の電極引出し
部15にはメタル配線層25を接続する。ソース領域６およ
びドレイン領域７にはメタル配線層26および27を、それ
ぞれ、接続する。２は素子間分離用のフィールド酸化
膜、例えば酸化Si膜であり、この膜２に形成された開口
を介して上述の薄い板状Si9は基板１と接している。

以上の構造によって、ゲート酸化膜４により限界され
た箱型チャネル領域３は６つの面で囲まれており、その
第１の面はソース領域６に接し、第１の面と対向する第
２の面はドレイン領域７と接している。ソース領域６お
よびドレイン領域７を結ぶ方向を含む第３の面は基板１
に接している。この第３の面と対向する第４の面および
残余の２面であって、互いに対向する第５および第６の
面はゲート絶縁膜と接している。

上記第５および第６の面の間隔で定義される箱型チャ
ネル領域３の厚さＤは、Ｄ＜２（２・Ks・ε_ｏ・φ_f/qN）^1/2 とする。ここで、K_sはチャネル領域３を構成する半導体
の比導電率、ε_ｏは真空の誘電率,qは電子の単位電荷、
φ_ｆはチャネル領域３を構成する半導体の前記第５およ
び第６の面における強反転状態でのフェルミレベルと真
性フェルミレベルとのエネルギー差、Ｎはチャネル領域
３を構成する半導体中の活性ドーパント密度である。

厚さＤは、板状Si9の両表面から延びる空乏層が互い
に接するのに十分なだけ薄くしてある（Ｄ＜２・W_max）
ので、チャネル領域３全体が空乏化している。この結
果、チャネル面垂直方向の電界が緩和してキャリアの移
動度が増加する。

また、空乏層中の電荷の総量が固定されているので、
チャネル表面電位がソース領域６からドレイン領域７へ
向けて上昇しても、誘起されるキャリアの減少の度合が
小さく、したがって飽和ドレイン電流が増加する。

同じく、空乏層中の電荷の総量が固定されているの
で、空乏層容量がほぼゼロとなりサブスレッショルド係
数が小さくなる。

以上のチャネル領域の空乏化の効果により、本実施例
のIG−FETは、相互コンダクタンスが大きく、かつ電流
のオン／オフ比も大きくとれ、高性能である。

さらに、チャネル領域３がゲート電極５に挟まれてい
るため、ドレイン電界の影響がチャネル領域に及びにく
い。このため短チャネル効果が防止され、微細で高性能
な阻止が実現される。

また、第１図（ｄ）および（ｅ）の断面図より分かる
通り、本実施例のIG−FETのソース領域6,チャネル領域
３およびドレイン領域７は、それぞれの領域の下部でSi
基板１と接している。これによりドレイン近傍でインパ
クトイオン化によって発生したホールは速やかにSi基板
１に流れるため、活性Si領域が電気的に浮遊状態にある
SOI上のIG−FETの場合に、これまで問題となっていたド
レイン耐圧の低下が生じない。

さらにまた、各領域がSi基板１と接している部分の幅
がＤ以下と非常に狭いので、対基板間の寄生容量は小さ
く、本発明のIG−FETは高速で動作することが期待でき
る。

さらに加えて、本実施例のIG−FETは、板状Si9の側面
をチャネル面として利用しているので、基板面垂直方向
から見た平面的な寸法は小さくても、実効的なチャネル
幅は大きくとれ、集積度の向上を図ることができる。し
かもまた、電流が流れる方向は基板面に平行であり、第
１図（ａ）からも分かるように、素子の平面レイアウト
は広くLSIに使われているIG−FETのものと基本的に同じ
でよく、パタン設計上の困難も少ない。

実施例2: 第２図（ａ）〜（ｃ）に、第１図示の素子を複数個並
列に接続した第２実施例の平面レイアウト図およびａ−
ａ′線およびｂ−ｂ′線断面図を、それぞれ、示す。こ
こでは、基板１に対して垂直に複数の薄い板状Si9を配
置し、各板状Si9に第１実施例と同様のIG−FETの各ソー
ス領域6,ドレイン領域７およびゲート電極５をメタル配
線層26,27および25により、それぞれ、共通に接続す
る。

本発明のIG−FETでは、実効的なチャネル幅は２・Ｈ
＋Ｄであり、Ｄは既述の通り空乏化の条件（Ｄ＜２・W
_max）で制限されているので、基板面に垂直な方向から
みた平面的な素子寸法を大きくして実効的チャネル幅を
任意に大きくすることはできない。しかし、第２図に示
したような構造を採ることにより、チャネル幅の大きい
素子を得ることができる。しかも、本発明のIG−FETは
板状Si9の側面をチャネル面として利用しているので、
第１図に示したように、近接した間隔で配置した複数個
の板状Si9を並列接続することによって小さな平面的な
面積の中に極めて大きな実効的チャネル幅を有する素子
を実現できる。

次に、第３図および第４図を参照して、本発明製造方
法の一実施例を、実施例１のIG−FETを製造する場合に
ついて説明する。

本例では、ｎチャネル型MOSFETを想定しているので、
出発材料はｐ型Si単結晶基板である。チャネル面の結晶
学的な面方位は、平面的なレイアウトパタンの向きを変
えることによっても選択できるので、基板単結晶の面方
位も種々の選択が可能である。

第３図（ａ）〜（ｈ）および第４図（ａ）〜（ｈ）
は、それぞれ、ｃ−ｃ′線およびａ−ａ′線断面を示
し、これら断面図を用いて製造工程を順を追って説明す
る。

（１）単結晶Si基板１の表面に厚さ10から50nmの酸化膜
61を熱酸化により形成し、さらに酸化膜61の上に窒化膜
62をCVD法で厚さ100から200nmだけ堆積した。次に、窒
化膜62,酸化膜61およびSi基板１に対して、単一のレジ
ストパタンをマスクにして、方向性エッチングを行い、
第３図（ａ）および第４図（ａ）に示す凸状あるいは板
状Si9の構造を得た。Si基板の方向性エッチングはRIE等
のドライエッチングでもよいが、Si（110）面の基板を
用い、ソース領域およびドレイン領域を結ぶ方向を［1,
−1,−２］とするならば、KOH水溶液等により異方性ウ
ェットエッチングを用いることもできる。

（２）板状Si9の表面に薄い酸化膜63を形成し、その上
に窒化膜64を被覆性良く堆積した。この後に窒化膜64お
よび酸化膜63に対して方向性エッチングを行い、第３図
（ｂ）および第４図（ｂ）の形状を得た。引続き、イオ
ン注入によりチャネルカット用のｐ型ドーパントを基板
１の表面に導入した。

（３）板状Si9の周りに付いた窒化膜62および64をマス
クして、基板１の平面部分を厚さ200から600nmだけ選択
的に熱酸化してフィールド酸化膜２を形成した。つい
で、窒化膜62および64を熱燐酸で除去した後、板状Si9
を覆う薄い酸化膜61および63を除去して、第３図（ｃ）
および第４図（ｃ）に示す構造を得た。

（４）板状Si9の露出表面に厚さ25nmの薄いゲート酸化
膜４を熱酸化により形成し、その上にCVD法で高濃度に
ドーピングした多結晶Si層５を堆積して、第３図（ｄ）
および第４図（ｄ）の構造を得た。

（５）多結晶Si層５を、レジストパタンをマスクに用い
て方向性エッチングして、第３図（ｅ）および第４図
（ｅ）に示すように、ゲート電極５とゲート電極引出し
部15を形成した。その後、斜め方向からのイオン注入や
高濃度にドーピングした酸化膜からの固相拡散等の手法
を用いて、板状Si9に高濃度にｎ型にドーピングされた
ソース領域６およびドレイン領域７を形成した。

（６）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチバック
等の手法で絶縁膜表面を平坦にして、第３図（ｆ）およ
び第４図（ｆ）の構造を得た。

（７）第３図（ｇ）および第４図（ｇ）に示すように、
コンタクトホール65,66および67をゲート電極引出し部1
5,ソース領域６およびドレイン領域７に、それぞれ対応
して形成した。

（８）これらコンタクトホール65,66および67内にメタ
ルを堆積し、レジストパタンをマスクにエッチングを行
ってメタル配線層25,26および27を形成し、第３図
（ｈ）および第４図（ｈ）に示すIG−FETの構造を得
た。

なお、本発明のIG−FETでは、板状Si9の高さＨ以上に
深いコンタクトホールにメタルを埋め込まねばならない
ので、メタルの堆積方法としては、埋め込み特性に優れ
る減圧CVD法等を用いるのが望ましい。減圧CVD法による
度結晶Siは、埋め込み特性の優れた材料として知られて
いるので、高濃度にドーピングした低抵抗の多結晶Siを
コンタクトホールに埋めておき、層間絶縁膜８の表面で
メタル配線層と接続してもよい。あるいはまた、多結晶
Siとメタルを順次堆積して２層同時に配線層としてエッ
チング加工することもできる。

実施例3: 第５図（ａ）〜（ｅ）に本発明の第２実施例を示す。
第５図（ａ）は基板面に垂直な方向から見た平面的なレ
イアウト図、第５図（ｂ）は層間の絶縁膜８を取り除い
た状態で見た側面図、第５図（ｃ）は第５図（ｂ）中の
ｃ−ｃ′線で基板面と平行に切断して示す断面図、第５
図（ｄ）は第５図（ａ）中のａ−ａ′線で基板面に垂直
に切断して示す断面図、第５図（ｅ）は第５図（ａ）中
のｂ−ｂ′線で基板面に垂直に切断して示す断面図であ
る。第５図（ｆ）に示す凡例にある活性Siとは、ソース
領域6,チャネル領域３およびドレイン領域７をまとめて
指す。ポリSiとは、高濃度にドーピングされた多結晶Si
である。本実施例ではポリSiは、ゲート電極に用いられ
る他に、ソース領域６およびドレイン領域７に対するド
ーパントの拡散源ならびにそれらの領域６および７から
メタル配線層26および27へ、それぞれつながる引出し電
極として用いられる。以下では、ソース領域６の引出し
電極として用いられるポリSiをソースポリSi,ドレイン
領域７の引出し電極として用いられるポリSiをドレイン
ポリSiと略記する。

この第３実施例は、基板面に対して垂直に形成された
凸状あるいは板状Si9中に素子を形成する構造は第１実
施例と同様であり、したがって、板状Si9の厚さＤが薄
いのでチャネル領域３全体が空乏化して性能が上がる
点，チャネル領域３が基板１と接続している点，基板面
と平行な方向に電流を流す点などの基本的な利点は第１
実施例の場合と同じである。

主な相違点は、本実施例では、活性Si領域のエッチン
グ，層間絶縁膜８への開口の２工程で、活性Si,ゲート
電極およびコンタクトの３者の位置関係が定まり、リソ
グラフィやエッチング等における加工ばらつきに対する
余裕度が大きいことである。さらにまた、本実施例で
は、活性Siの直上でメタル配線層25とのコンタクトをと
るようにしたので、ゲート電極引出し部が不要であり、
それだけ面積の有効利用ができる利点もある。

以下、第６図（ａ）〜（ｉ）および第７図（ａ）〜
（ｉ）を用いて、第３実施例のIG−FETを製造する工程
の一実施例を順を追って説明する。

（１）第６図（ａ）〜（ｃ）および第７図（ａ）〜
（ｃ）に示すフィールド酸化膜２の形成に至るまでの工
程は、第３図（ａ）〜（ｃ）および第４図（ａ）〜
（ｃ）に示した第１実施例の場合と全く同じとした。

（２）第６図（ｃ）および第７図（ｃ）の状態で、層間
の絶縁膜８を堆積し、熱処理による絶縁膜自身の流動化
や、塗布したレジストとの等速エッチバック等の手法で
絶縁膜表面を平坦にして、第６図（ｄ）および第７図
（ｄ）の構造を得た。

（３）ゲート電極5,ソースポリSiおよびドレインポリSi
を配置するための開口81,82,83を第６図（ｅ）および第
７図（ｅ）に示すように形成した。

（４）板状Si9の露出表面上にゲート酸化膜４を形成
し、ついで開口81,82および83内にゲート電極用ポリSi5
を堆積した。その後、ポリSi5をエッチバックして、層
間膜８の表面を露出させ、第６図（ｆ）および第７図
（ｆ）の状態とした。この時、ソース領域およびドレイ
ン領域の表面にもゲート酸化膜４が形成され、かつソー
スポリSiおよびドレインポリSiのための開口部82および
83にもゲート電極用ポリSi5が埋め込まれている。

（５）ゲート電極５をレジストマスクで覆い、ソースポ
リSiおよびドレインポリSiのための開口部82および83に
埋め込まれたゲート電極用ポリSiを除去した。その後、
ソース領域およびドレイン領域上に形成されているゲー
ト酸化膜４を除去して、第６図（ｇ）および第７図
（ｇ）の構造を得た。

（６）開口部82および83内にソースポリSi16およびドレ
インポリSi17のためのポリSiを堆積した。その後、この
ポリSiをエッチバックして、層間膜８の表面を露出さ
せ、第６図（ｈ）および第７図（ｈ）の構造を得た。こ
こで、熱処理を行い、ソースポリSi16およびドレインポ
リSi17からソース領域６およびドレイン領域７へドーパ
ントを拡散させて、これら領域６および７を形成した。

（７）最後に、ポリSi5,16および17の上に、それぞれ、
メタル配線層25,26および27を堆積，加工して、第６図
（ｉ）および第７図（ｉ）に示すIG−FETの構造を得
た。

なお、上記工程（６）において、ポリSiを堆積した後
に、エッチバックを行わず、第８図（ａ）に示すよう
に、直ちにメタルを堆積し、ついで、第８図（ｂ）に示
すように、ポリSi5とメタル25とを重ねて加工して配線
層を形成すれば、工程が簡略化される。この場合のｂ−
ｂ′線断面図は第９図のようになる。ただし、この場合
には、ソースポリSi16およびドレインポリSi17とゲート
電極用ポリSi5のドーパントの極性を同じとする必要が
ある。

実施例4: 本発明の第４の実施例を第10図（ａ）〜（ｅ）に示
す。第10図（ａ）は基板面に垂直な方向から見た平面的
なレイアウト図、第10図（ｂ）は層間の絶縁膜８を取り
除いた状態で見た側面図、第10図（ｃ）は第10図（ｂ）
中のｃ−ｃ′線で基板面と平行に切断した断面図、第10
図（ｄ）は第10図（ａ）中のａ−ａ′線で基板面に垂直
に切断した断面図、第10図（ｅ）は第10図（ａ）中のｂ
−ｂ′線で基板面に垂直に切断した断面図である。第10
図（ｆ）に示す凡例にある活性Siとは、ソース領域6,チ
ャネル領域３およびドレイン領域７をまとめて指す。ポ
リSiとは、高濃度にドーピングされた多結晶Siである。
本実施例において、ポリSiは、ゲート電極５に用いられ
る他に、ソース領域６およびドレイン領域７から、それ
ぞれ、メタル配線層26および27へつながる引出し電極16
および17として用いられる。以下では、ソース領域６の
引出し電極として用いられるポリSiをソースポリSi,ド
レイン領域７の引出し電極として用いられるポリSiをド
レインポリSiと略記する。

この第４実施例は、基板面に対して垂直に形成した板
状Si9中に素子を形成する構造は第１〜第３実施例と同
様である。従って、板状Si9の厚さＤが薄いのでチャネ
ル領域３全体が空乏化して性能が上がる点，チャネル領
域３が基板１と接続している点，基板面と平行な方向に
電流を流す点などの基本的な利点は第１〜第３実施例の
場合と同じである。

第１の実施例との主な相違点は、本実施例では、活性
Si領域のエッチングおよびゲート電極用ポリSiのエッチ
ングの２工程で、活性Si,ゲート電極およびコンタクト
の３者の位置関係が定まり、リソグラフィやエッチング
における加工ばらつきに対する余裕度が大きいことであ
る。さらにまた、本実施例では、活性Siの直上でメタル
配線層25とのコンタクトをとるようにしたので、ゲート
電極引出し部が不要であり、されだけ面積の有効利用が
できる点も異なっている。

第３実施例との相違点は、第２の実施例では層間の絶
縁膜８に開口して、ゲート電極5,ソースポリSi16および
ドレインポリSi17の位置を定めているのに対し、本実施
例ではポリSiのエッチングで直接に３者の位置を定めて
いることである。このことは次の２点で有利である。ひ
とつは、第３実施例の第６図（ｅ）および第７図（ｅ）
の構造を形成するときに、層間膜８のエッチングの停止
層が無いという問題を回避できることである。もうひと
つは、絶縁物とポリSiを比較すると、一般に後者の方が
エッチング形状が制御し易いため、本実施例で行うポリ
Siエッチングの方が、第３実施例で行った層間膜８への
開口より制御性が良いことである。さらにまた、本実施
例では、第３実施例と異なり、ゲート電極5,ソースポリ
Si6およびドレインポリSi17をフィールド絶縁膜２上の
配線層として使用できる利点もある。

以下、第４実施例のIG−FETを製造する方法の実施例
を第11図（ａ）〜（ｉ）および第12図（ａ）〜（ｉ）を
用いて工程順に説明する。

（１）第11図（ａ）〜（ｃ）および第12図（ａ）〜
（ｃ）に示すフィールド酸化膜の形成までは、第３図
（ａ）〜（ｃ）および第４図（ａ）〜（ｃ）に示した第
１実施例の場合と全く同じである。

（２）板状Si9の露出表面上に厚さ25nmの薄いゲート酸
化膜４を熱酸化により形成し、その上にCVD法で高濃度
にドーピングした多結晶Si5を堆積して第11図（ｄ）お
よび第12図（ｄ）の構造を得た。

（３）多結晶Si5をレジストパタンをマスクにして方向
性エッチングし、第11図（ｅ）および第12図（ｅ）に示
すように、ゲート電極とソースポリSiおよびドレインポ
リSiになる部分５を形成した。その後、斜め方向からの
イオン注入や高濃度にドーピングした酸化膜からの固相
拡散等の手法を用いて、ポリSi5でマスクされた所以外
にソース領域６およびドレイン領域７の高濃度n⁺領域を
形成した。

（４）層間の絶縁膜８を堆積し、熱処理による絶縁膜自
身の流動化や、塗布したレジストとの等速エッチバック
等の手法で絶縁膜表面を平坦にし、さらに適量の層間膜
８のエッチングを追加して、ポリSi5の上端部を露出さ
せて、第11図（ｆ）および第12図（ｆ）の形状を得た。

（５）ゲート電極に対応する部分のポリSi5をレジスト
マスクで覆い、ソースポリSiおよびドレインポリSiにな
る部分に埋め込まれたゲート電極用ポリSi5を除去し
た。その後、ソール領域６およびドレイン領域７上に形
成されているゲート酸化膜４を除去して、第11図（ｇ）
および第12図（ｇ）に示すように開口82および83を形成
した。

（６）開口82および83に、ソースポリSi16およびドレイ
ンポリSi17のためのポリSiを、それぞれ、堆積させた。
その後、ポリSiをエッチバックして層間膜８の表面を露
出させ、第11図（ｈ）および第12図（ｈ）の構造を得
た。ここで、熱処理を行い、ソースポリSi16およびドレ
インポリSi17からドーパントを拡散させて、既に形成し
たソース領域６およびドレイン領域７の高濃度n⁺領域と
ソースポリSi16およびドレインポリSi17とを、それぞれ
電気的に接続するようにした。

（７）最後に、ゲート電極5,ソース領域６およびドレイ
ン領域７に対応して、メタル配線層25,26および27を、
それぞれ、堆積，加工し、第11図（ｉ）および第12図
（ｉ）に示す構造のIG−FETを得た。

既に第３実施例について述べたように、ソースポリSi
16およびドレインポリSi17とゲート電極用ポリSi5のド
ーパントの極性が同じであるならば、上記工程（６）に
おいて、ポリSiを堆積した後に、エッチバックを行わず
に直ちにメタルを堆積し、ついでSiとメタルとを重ねて
加工して配線層とすることで工程を簡略化することもで
きる。

［発明の効果］以上から明らかなように、本発明では、凸状あるいは
板状の半導体領域を基板上に垂直に配設し、その板状半
導体領域において、活性領域がソース領域およびドレイ
ン領域を結ぶ方向を含む幅の狭い面で半導体基板と接す
る構造とするようにしたので、チャネル領域の厚さを薄
くでき（Ｄ＜２・W_max）、チャネル領域全体が空乏化す
るIG−FETを半導体基板上に形成することが可能とな
る。この結果、本発明によれば、ドレイン耐圧の低下の
問題を起こさず、相互コンダクタンスが大きく、サブス
レッショルド係数が小さく、寄生容量が小さく、短チャ
ネル化が可能で、かつより高密度に実装できる高性能IG
−FETを提供することができる。

加えて、本発明では、単結晶Siなどの半導体基板をエ
ッチングして凸状半導体領域を形成しており、従来のよ
うな結晶品質の問題なしに、かつ工程の各々自体は通常
良く用いられている手法を用いており、しかも製造工程
数の増大を伴うことなく、IG−FETを製造できる。

【図面の簡単な説明】

第１図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）
は、それぞれ、本発明の第１実施例のIG−FETを示す平
面レイアウト図，層間膜８を除去した状態の側面図，第
１図（ｂ）におけるｃ−ｃ′線断面図，第１図（ａ）に
おけるａ−ａ′線断面図および同じくｂ−ｂ′線断面
図、第１図（ｆ）は第１図（ａ）〜（ｅ）の各部の凡例の説
明図、第２図（ａ），（ｂ）および（ｃ）は、第１実施例に示
した素子を複数個並列に接続した本発明第２実施例の平
面レイアウト図およびそのａ−ａ′線およびｂ−ｂ′線
断面図、第２図（ｄ）はその各部表現の説明図、第３図（ａ）〜（ｈ）および第４図（ａ）〜（ｈ）は、
それぞれ、本発明の第１実施例のIG−FETの製造工程途
中の状態においてｃ−ｃ′線およびａ−ａ′線に沿って
切断して示す断面図、第５図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）
は、それぞれ、本発明の第３実施例のIG−FETの平面レ
イアウト図，層間膜８を除去した状態の側面図,c−ｃ′
線断面図,a−ａ′線断面図およびｂ−ｂ′線断面図、第５図（ｆ）は第５図（ａ）〜（ｅ）の各部の凡例の説
明図、第６図（ａ）〜（ｉ）および第７図（ａ）〜（ｉ）は、
それぞれ、本発明の第３実施例のIG−FETの製造工程途
中の状態におけるｃ−ｃ′線およびａ−ａ′線断面図、第８図（ａ）および（ｂ）は、それぞれ、第３実施例に
おいて配線層の形成を別の方法で行った第４実施例の工
程途中および終了時におけるａ−ａ′線断面図、第９図は配線の形成を第８図の方法で行った場合の工程
終了時におけるｂ−ｂ′線断面図、第10図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）
は、それぞれ、本発明の第５実施例のIG−FETの平面レ
イアウト図，層間膜８を除去した状態の側面図,c−ｃ′
線断面図,a−ａ′線断面図およびｂ−ｂ′線断面図、第10図（ｆ）は第10図（ａ）〜（ｅ）の各部の凡例の説
明図、第11図（ａ）〜（ｉ）および第12図（ａ）〜（ｉ）は、
それぞれ、本発明の第３実施例のIG−FETの製造工程途
中の状態におけるｃ−ｃ′線およびａ−ａ′線断面図、第13図（ａ）および（ｂ）は従来のIG−FETの一例を示
す、それぞれ、平面図およびそのｃ−ｃ′線断面図、第14図は別の従来構造によるIG−FETを示す断面図、第15図はさらに別の従来構造によるIG−FETを示す断面
図である。１……単結晶Si基板、２……フィールド酸化膜、３……チャネル領域、 4,4′……ゲート酸化膜、 5,5′……ゲート電極用ポリSi、６……ソース領域、７……ドレイン領域、８……層間の絶縁膜、９……板状Si、 11……SOIの支持基板、 12……SOIの下地絶縁膜、 15……ゲート電極引出し部、 16……ソース領域の引出し電極（ソースポリSiと略
記）、 17……ドレイン領域の引出し電極（ドレインポリSiと略
記）、 25……ゲート電極とつながるメタル配線層、 26……ソース領域とつながるメタル配線層、 27……ドレイン領域とつながるメタル配線層、 61,63……薄い酸化膜、 62,64……酸化のマスクとなる窒化膜、 65……ゲートコンタクトホール、 66……ソースコンタクトホール、 67……ドレインコンタクトホール、 81……ゲート電極が入るための開口、 82……ソースポリSiが入るための開口、 83……ドレインポリSiが入るための開口。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、該半導体基板に接した半導体ソース領域と、前記半導体
基板に接した半導体ドレイン領域と、前記半導体基板に
接した半導体箱型チャネル領域と、前記箱型チャネル領
域の表面にゲート絶縁膜を介して形成されたゲート電極
とを備え、前記箱型チャネル領域は６つの面で囲まれ、前記箱型チ
ャネル領域の第１の面は前記ソース領域に接し、前記第
１の面に対向する前記箱型チャネル領域の第２の面は前
記ドレイン領域に接し、前記ソース領域および前記ドレ
イン領域を結ぶ方向を含む前記箱型チャネル領域の第３
の面は前記半導体基板に接し、前記ゲート電極は、前記
第３の面に対向する前記箱型チャネル領域の第４の面お
よび前記箱型チャネル領域の互いに対向する第５および
第６の面に形成され、前記第５および第６の面の間隔で
定義される前記箱型チャネル領域の厚さD,前記チャネル
領域を構成する半導体の比誘電率K_s,真空の誘電率ε_o,
電子の単位電化q,前記チャネル領域を構成する半導体の
前記第５および第６の面における強反転状態でのフェル
ミレベルと真性フェルミレベルとのエネルギー差φ_f,前
記チャネル領域を構成する半導体中の活性なドーパント
密度Ｎに対して、Ｄ＜２（２・Ks・ε_ｏ・φ_f/qN）^1/2 であることを特徴とする半導体装置。
【請求項２】半導体装置を当該半導体基板面に対して垂
直方向に選択的にエッチングして、前記半導体基板面に
対して平行方向の厚さＤが請求項１記載の条件を満たす
凸状半導体領域を形成する工程と、前記凸状半導体領域以外の前記半導体基板の表面部分に
素子間分離用の絶縁物を形成する工程と、前記凸状半導体領域の全体もしくは一部分にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を選択的に形成する
工程と、前記ゲート電極に覆われた部分以外の凸状半導体領域に
ドーパントを導入してソース領域およびドレイン領域を
形成する工程とを備えたことを特徴とする半導体装置の製造方法。