JPH1126765A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細ＭＯＳＦＥＴにおけるしきい値、Ｓファ
クタの劣化を改善する。 【解決手段】 厚さ５０ｎｍ以下のＳＯＩ層３上の電界
効果型トランジスタにおいて、ゲート電極５は、ゲート
電極中央部６、その両側の第一側壁７、さらにその外側
の第二側壁８かならる。第一側壁は、ｎチャネルトラン
ジスタの場合は、ゲート電極中央部６、第二側壁８のい
ずれよりも仕事関数が大きく、ｐチャネルトランジスタ
の場合は、ゲート電極中央部６、第二側壁８のいずれよ
りも仕事関数が小さい様に設定する。これにより、ソー
スから離れた第一側壁の下に電位障壁が形成されるの
で、その結果Ｓファクタが改善される。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】本発明は電界効果トランジスタ及びその
製造方法に関し、特にサブスレッショルド特性の改善、
短チャネル効果の抑制及びオン電流の改善を可能とした
電界効果トランジスタ及びその製造方法に関するもので
ある。

【０００２】

【従来の技術】ゲート電極の中央部とその両端部に、仕
事関数が互いに相違する材料を夫々用いることにより、
ソース／ドレイン領域に隣接するチャネル領域に、大き
な電位障壁を形成せしめ、短チャネル効果を抑制する電
界効果トランジスタが、特開平６−２３２３８９号公報
に記載されている。このトランジスタの構造を図２１に
示している。

【０００３】図２１を参照すると、シリコン基板１０１
上にゲート酸化膜１０２を介してゲート電極１０５が形
成され、このゲート電極の両側のシリコン基板には、ｎ
⁺ 型のソース／ドレイン領域１０４が形成される。ゲー
ト電極の両側のシリコン基板１０１には、ｎ⁺ 型のソー
ス／ドレイン拡散層１０４が形成され、ゲート電極の中
央部はｎ⁺ 型ポリシリコン１０５からなり、その上部に
はタングステンシリサイド１０７が積層され、ｎ⁺ 型ポ
リシリコン１０５及びタングステンシリサイド１０７の
側面に、ｐ⁺ 型ポリシリコン１０６が接する。

【０００４】この従来例において、両端部のｐ⁺ ポリシ
リコン１０６は、ソース／ドレインを形成する第一導電
型拡散層あるいはＬＤＤ（Lightly Doped Drain ）を形
成する低濃度の第一導電型領域の上部ではなく、それよ
りも内側にあたるチャネル形成領域の上部に位置するこ
とが特徴である。

【０００５】また、この従来例ではゲートを構成する材
料はこの限りではなく、ｎチャネルトランジスタの場合
は、側壁部にゲート中央部よりも仕事関数の大きい材
料、ｐチャネルトランジスタの場合は、側壁部にゲート
中央部よりも仕事関数の小さい材料を選択すれば良いと
記されている。

【０００６】チャネルの導電型はソース／ドレイン領域
の導電型と同一であるので、ｎ型のソース／ドレイン領
域を持つ場合には、側壁部にはゲート中央部よりも仕事
関数の大きい材料を用い、ｐ型のソース／ドレイン領域
を持つ場合にはその逆となる。この構成は、チャネル領
域のソース／ドレイン領域寄りの部分において、チャネ
ルを形成するキャリアに対する電位障壁を大きくするこ
とを目的とするものである。

【０００７】また、本願発明とは目的を異にするが、微
細ＭＯＳトランジスタにおける耐圧を改善することを目
的として、ｎチャネルトランジスタにおいて、ゲート中
央部をｎ⁺ 型ポリシリコン、両端部をｐ⁺ 型ポリシリコ
ンとする構造が、特開平５９−１３４８７９号公報に開
示されている。この構造を図２２に示す。

【０００８】図２２において、シリコン基板１０１上に
ゲート酸化膜１０３が形成され、ゲート電極の両側のシ
リコン基板には、ｎ⁺ 型のソース／ドレイン拡散層１０
４が形成され、ゲート電極の中央部はｎ⁺ 型ポリシリコ
ン１０５、両端部はｐ⁺ 型ポリシリコン１０６からな
る。

【０００９】電界効果型トランジスタでは微細化に伴
い、トランジスタを導通させるゲート電圧（しきい値電
圧）が本来設定した値よりも低下してしまう。この効果
は短チャネル効果と呼ばれる。これは素子の微細化に伴
い、ドレイン領域からの電界の影響が強くなること等に
よって、電位障壁（チャネルを形成する電荷担体の流れ
を阻害する障壁）が本来の状態よりも小さくなることが
原因である。

【００１０】図２１の従来例では、上述のようにゲート
両端部に仕事関数の異なる材料を配置すると、仕事関数
の異なる側壁部からの電界により、チャネル領域のうち
ソース／ドレイン寄りの部分に強固な電位障壁が形成さ
れ、その結果短チャネル効果を抑制されるという原理を
用いている。

【００１１】

【発明が解決しようとする課題】図２１に示した構造で
は、ソース端の電位障壁を強固にすることにより、短チ
ャネル効果（微細化に伴うしきい値電圧の低下）が抑制
されるが、以下のような課題を持つ。これらはｎチャネ
ル、ｐチャネルともに同様の原理により発生するので、
以下ｎチャネルトランジスタによって代表させる。

【００１２】第一の課題はしきい値電圧設定の自由度に
関する。図２１に示した従来例では、トランジスタの導
通が始まるゲート電圧（しきい値電圧）は側壁からの電
界が形成する電位障壁に支配される。側壁からの電界が
形成する電位障壁の大きさは、側壁の仕事関数により決
まるので、結局しきい値電圧は側壁の仕事関数に支配さ
れることになる。従って、側壁の材料が決まってしまう
とその仕事関数も決まってしまうので、しきい値電圧を
あまり自由に設定できない。

【００１３】側壁にはｐ型半導体か、金属、金属シリサ
イドが用いられるが、これらの材料では一般にしきい値
電圧が高くなりすぎるという問題がある。しきい値電圧
は、動作速度とリーク電流に影響するが、側壁の仕事関
数がしきい値電圧を強く支配すると、しきい値電圧の値
を回路動作上が最適となる値に合わせて設定することが
難しくなる。

【００１４】第二の課題は、電流が半導体表面から離れ
た位置を流れることによるサブスレッショルド特性の劣
化である。チャネル形成領域の不純物濃度が低い場合、
しきい値電圧よりも低いゲート電圧が印可された状態
（サブスレッショルド領域）では、側壁部の電位が半導
体層よりも低くなり、図２３に示す如く、ゲート側壁１
０６により形成される電位障壁（他の領域よりも電位が
低く、電子の流れを疎外する障壁）１１０ａがゲート側
から下向きに伸びる。

【００１５】すると、電流は電位障壁を避けて半導体の
表面から離れた位置を流れる（埋め込みチャネルが形成
される）。電流がゲート電極から離れた位置を流れる
と、ゲート電極によって電流を制御する能力（ゲート電
極による制御性）が劣化するので、その結果サブスレッ
ショルド領域の急峻性が失われる。

【００１６】第三の課題は、電位障壁がソースに近い部
分に形成されることによるサブスレッショルド特性の劣
化である。図２３に示す如く、電位障壁１１０ｂがソー
ス端の側壁の下に形成されると、側壁のない場合に比べ
電位障壁がソースに近い位置に形成される。すると、電
位障壁部とソース電極との静電気的な結合（１０９で示
す）が強くなり、その結果ゲート電極による電流に対す
る制御性が劣化する。

【００１７】第二、第三の課題の影響ついて、より具体
的に説明する。電界効果型トランジスタでは、ゲート電
圧をしきい値電圧よりも低い値まで下げていくと、ドレ
イン電流はゲート電圧の変化に対して指数関数的に減少
する。縦軸にドレイン電流の対数、横軸にゲート電圧を
とり、この領域（サブスレッショルド領域）についてグ
ラフにすると、図２４に示す様な直線的な関係が得ら
れ、この直線の傾きの逆数はＳファクタと呼ばれる。オ
フ状態における漏れ電流を減少させるためには、この直
線の傾きが大きいこと（サブスレッショルド特性が急峻
性であること）が要求される。すなわち、Ｓファクタが
小さいことが要求される。

【００１８】サブスレッショルド領域における電流の大
きさは、電流の経路において電位障壁が最も大きくなる
位置（以下、電流規定点と称し、図２３では１０８とし
て示している）の電位に支配される。従って電流規定点
１０８の電位がゲート電極によって強く制御されれば、
サブスレッショルド電流はゲート電圧に対して急峻な特
性（小さなＳファクタ）を示すことになる。

【００１９】このためには、電流規定点１０８とゲート
１０５との距離を小さくし、二者の間の静電気的な結合
が大きくすることが有効である。また、電流規定点の電
位がゲート以外の部分の電位の影響を強く受けると、相
対的な効果により、ゲート電極の制御性が劣化するの
で、ゲート電極以外の領域（ソース領域、ドレイン領
域、基板領域等）と電流規定点との距離を大きくとり、
両者の静電気結合を小さくすることが有効である。

【００２０】前記第二の課題は、電流が表面から離れる
と、ゲートと電流規定点との静電気的な結合が小さくな
って、ゲート電極による制御性が弱まり、サブスレッシ
ョルド特性の急峻性が得られなくなる（Ｓファクタが大
きくなる）ものといえる。

【００２１】前記第三の課題は、電流規定点がソース電
極近傍にできるため、電流規定点とソース電極間の静電
気的結合が増し、その結果電流規定点とゲート電極間の
静電気的結合が相対的に小さくなり、ゲート電極による
制御性が劣化し、Ｓファクタが大きくなるものといえ
る。

【００２２】第四の課題は、側壁下部への拡散層のもぐ
り込みの問題である。図２１の従来例では、チャネル形
成領域（ソース／ドレイン拡散層に挟まれた領域）の端
に、側壁部の電界により電位障壁を作ることによって、
短チャネル効果を抑制する。しかし、ソース／ドレイン
拡散層を形成する際のイオン注入量のバラつき、熱処理
時間のバラつき等により、側壁部の下にソース／ドレイ
ン拡散層が潜り込む長さは一定とならない。すると、側
壁のうちチャネル形成領域上に存在する部分（ソース／
ドレイン拡散層に重ならない部分）の長さが変わること
になる。この結果、側壁によりチャネル形成領域に障壁
を形成する効果、すなわち短チャネル効果を抑制する能
力がばらつくことになる。

【００２３】以上述べたように、図２１の構造は第一〜
第四の課題を持ち、少なくとも一つ以上の課題を解決す
る方策が必要となる。よって、本発明の目的は、サブス
レッショルド特性を急峻とし、また短チャネル効果を抑
制でき、かつオン電流の改善を可能とした電界効果トラ
ンジスタ及びその製造方法を提供することである。

【００２４】

【課題を解決するための手段】本発明によれば、半導体
上にゲート絶縁膜とゲート電極とが積層され、前記半導
体のうち前記ゲート電極と対向した部分の少なくとも一
部領域がチャネル形成領域となり、このチャネル形成領
域を挟む二つの第一導電型拡散層からなるソース／ドレ
イン領域が形成された電界効果トランジスタであって、
前記第一導電型拡散層の少なくとも一方から前記チャネ
ル領域の中央にかけて、チャネルを形成する電荷に対す
る電位障壁がより形成され難い領域、より形成され易い
領域、より形成され難い領域が、この順に配列されたこ
とを特徴とする電界効果トランジスタが得られる。

【００２５】また、本発明によれば、半導体層上にゲー
ト絶縁膜とゲート電極とが積層され、前記半導体層のう
ち前記ゲート電極と対向した部分の少なくとも一部領域
がチャネル形成領域となり、このチャネル形成領域を挟
む二つの第一導電型拡散層からなるソース／ドレイン領
域が形成された電界効果トランジスタであって、前記ゲ
ート電極が、中央部に位置する第一領域、その外側の第
二領域、更にその外側の第三領域から構成され、前記第
一導電型がｎ型の場合、前記第二領域が前記第一及び第
三領域のいずれよりも仕事関数が大なる材料で構成さ
れ、前記第一導電型がｐ型の場合、前記第二領域が前記
第一及び第三領域のいずれよりも仕事関数が小なる材料
で構成されていることを特徴とする電界効果トランジス
タ。

【００２６】更に本発明によれば、一対のｎ型拡散層と
この一対の拡散層の中間点に位置するチャネル中央部と
の間において、ゲート電極が第一領域、第二領域、第三
領域の配列構造とされ、前記第二領域が前記第一及び第
三領域のいずれよりも仕事関数が大なる材料であり、前
記配列構造が前記一対の拡散層の少なくとも一方に設け
られていることを特徴とする電界効果トランジスタが得
られる。

【００２７】更にはまた本発明によれば、一対のｐ型拡
散層とこの一対の拡散層の中間点に位置するチャネル中
央部との間において、ゲート電極が第一領域、第二領
域、第三領域の配列構造とされ、前記第二領域が前記第
一及び第三領域のいずれよりも仕事関数が小なる材料で
あり、前記配列構造が前記一対の拡散層の少なくとも一
方に設けられていることを特徴とする電界効果トランジ
スタが得られる。

【００２８】本発明によれば、半導体上にゲート絶縁膜
を形成し、その上に第一材料からなるゲート電極を形成
し、その側面に第二材料の堆積を行い、前記ゲート絶縁
膜に対して選択性のある異方性エッチバックを施し、続
いて前記第一または第三材料の堆積を行い、前記ゲート
絶縁膜に対して選択性のある異方性エッチバックを施
し、中央から端部にかけて三領域からなるゲート電極を
形成し、このゲート電極形成の前または後に、ソース／
ドレイン領域の拡散をなすようにしたことを特徴とする
電界効果トランジスタの製造方法が得られる。

【００２９】そして、前記三領域からなるゲート電極の
中央から一方の端部にかけてレジストパターンを設け、
このレジストパターンを使用した選択的除去処理をなす
ようにしたことを特徴としている。

【００３０】本発明の作用を述べる。ゲート電極に、そ
の中央部を形成する第一領域、この第一領域の外側に位
置する第二領域（第一側壁）、更にその外側の第三領域
（第二側壁）の三重構造を設ける。第二領域の仕事関数
は、ｎチャネルトランジスタでは、第一、第三領域のい
ずれよりも大きく、ｐチャネルトランジスタでは小さく
する。

【００３１】ｎチャネルトランジスタを例にとると、第
二領域を形成する第一側壁は、仕事関数が小さく障壁を
形成する作用の弱い領域（ゲート中央部と第三領域を形
成する第二側壁）に挟まれているので、第一側壁からの
電位障壁はその両側の材料から電界の影響を受けて小さ
くなる。これは、第一側壁が薄い場合に顕著になる。

【００３２】従って、第一側壁が仕事関数の小さい二つ
の材料に挟まれた構造を取る場合には、第一側壁の厚さ
を変えると、電位障壁の大きさを変えることができる。
電位障壁の大きさを変えられると、しきい値電圧を変え
られるので、第一側壁の厚さを変えることによって、し
きい値を自由に制御することが可能となる。また、しき
い値電圧を低い値に設定することも容易となる。

【００３３】本発明はこのようにして第一の課題（しき
い値電圧を自由に制御できないという問題）を解決でき
るのである。

【００３４】また、第二側壁は第一側壁よりも電位障壁
を作る作用が小さいので、電位障壁と電流規定点は第一
側壁の下に形成される。従って第二側壁がある分だけ、
電流規定点をソース電極から離すことができる。すると
電流規定点とソース電極間の静電気的結合が減るので、
第三の課題（電流規定点がソース近づくことによるＳフ
ァクタの劣化）を解決でき、Ｓファクタを改善できる。
第二側壁を持たない場合、第一側壁を薄くすると、電位
障壁がソースに極めて近い位置に形成され、第三の課題
が顕著になるが、第二側壁を持つ本発明では第一側壁が
薄い場合にもこの問題が生じない。

【００３５】また、第二側壁を持つ本発明では、ソース
／ドレイン拡散層がプロセスのばらつきによって第二側
壁の下にある程度回り込むことがあっても、電位障壁や
しきい値電圧を支配している第一側壁の下には回り込み
にくい。従って第一側壁の実効的な長さ（チャネル形成
領域上にある領域の幅）は、プロセスのばらつきの影響
を受けず、前記第四の課題（プロセス上のバラつきによ
る、しきい値等の特性のバラつき）を解決できる。

【００３６】また、ゲート電極に仕事関数の異なる側壁
を設け、側壁部で大きな電位障壁を形成するトランジス
タにおいて、チャネル領域に５０ｎｍ以下の薄いＳＯＩ
層を用いる。ＳＯＩ層の底は絶縁膜に接しているので、
ＳＯＩ層の底面よりも、ゲートから離れた位置に電流が
流れることはない。即ち、電流の経路とゲートとの距離
が、ＳＯＩ層の厚さによって制限されるので、第二の課
題を解決でき、Ｓファクタが小さくなるように改良でき
る。

【００３７】ｎ型拡散層あるいはｎ型拡散層に接続する
低濃度のｎ型領域と、二つの拡散層の中間点にあたるチ
ャネル中央部との間において、ゲート電極が、第一領
域、第二領域、第三領域の配列により構成され、第二領
域が、第一及び第三領域のいずれよりも仕事関数が大き
い材料によりなる構造が、向かい合ったソース／ドレイ
ン領域の少なくとも一方に対して設ける。

【００３８】ｐ型拡散層あるいはｐ型拡散層に接続する
低濃度のｐ型領域と、二つの拡散層の中間点にあたるチ
ャネル中央部との間において、ゲート電極が、第一領
域、第二領域、第三領域の配列により構成され、第二領
域が、第一及び第三の領域のいずれよりも仕事関数が小
さい材料によりなる構造が、向かい合ったソース／ドレ
イン領域の少なくとも一方に対して設ける。また、第三
領域を持たず、かつ絶縁体上の半導体層の厚さが５０ｎ
ｍ以下であるとする。

【００３９】半導体上にゲート絶縁膜を設け、その上に
第一の材料からなるゲート電極を形成し、その側面に第
二の材料の堆積とゲート絶縁膜に対して選択制のある異
方性エッチバック、続いて第一または第三の材料の堆積
とゲート絶縁膜に対して選択制のある異方性エッチバッ
クを行い、中央から端にかけて三つの領域からなるゲー
ト電極を形成し、ゲート電極の形成前または後に、ソー
ス／ドレイン拡散層を形成する。

【００４０】中央から端にかけて三つの領域からなるゲ
ート電極を形成し、その中央から一方の端にかけて、レ
ジストパターンを設け、一方の端に形成された第二の材
料及びその外側にある第一、第三の材料の領域を除去す
る。

【００４１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳述する。

【００４２】図１は本発明の一実施の形態を示す図であ
る。図１において、シリコン基板１上に埋め込み酸化膜
２、その上にＳＯＩ層３（単結晶シリコン層）を設け
る。ＳＯＩ層は不純物を導入しない真性半導体とする
か、１０¹⁷ｃｍ^-3台以下のｐ型またはｎ型不純物が導入
される。ＳＯＩ層上には薄いゲート酸化膜４を設け、そ
の上にゲート電極５が形成される。

【００４３】ゲート電極は、ゲート電極中央部６（第一
領域）、その両側の第一側壁７（第二領域）、さらにそ
の外側の第二側壁８（第三領域）が組み合わされて構成
される。第一側壁はｎチャネルトランジスタの場合はゲ
ート電極中央部６、第二側壁８のいずれよりも仕事関数
が大きく、ｐチャネルトランジスタの場合はゲート電極
中央部６、第二側壁８のいずれよりも仕事関数が小さ
い。

【００４４】第二側壁８の外側の端の真下から外側に当
たるＳＯＩ層中（図１）、または第一側壁と第二側壁の
界面の真下よりもある間隔を置いた外側（図２）には不
純物が高濃度に導入されたソース／ドレイン拡散層９が
形成される。ソース／ドレイン領域はｎチャネルトラン
ジスタではｎ⁺ 型、ｐチャネルトランジスタではｐ⁺型
である。

【００４５】なお、ゲート電極を構成する材料は、第一
側壁の仕事関数が、ゲート中央部及び第二側壁のそれら
よりも大きく選択されていれば良い。ｎチャネルトラン
ジスタの場合、例えばゲート中央部と第二側壁はｎ＋ポ
リシリコン、第一側壁はｐ⁺ポリシリコン、あるいは他
のｐ型半導体を用いる。また第一側壁にＷ、Ｍｏなどの
金属、タングステンシリサイド、モリブデンシリサイ
ド、コバルトシリサイド等の金属半導体化合物を用い
る。

【００４６】またゲート中央部、第二側壁の一方または
両方をＷ、Ｍｏなどの金属、タングステンシリサイド、
モリブデンシリサイド、コバルトシリサイド等の金属半
導体化合物とし、第一側壁をｐ⁺ ポリシリコンとする。
ｐチャネルトランジスタではこれらの極性を逆にする。

【００４７】また、第一、第二側壁はソース電極側だけ
に設ける（図３）。また、通常のバルク基板上に、前記
第一、第二側壁を持つトランジスタを形成する。また、
ドレイン領域に隣接してドレイン領域と同一導電型の低
濃度領域１３を設ける。低濃度領域１３は第一側壁７と
第二側壁８の界面よりも外側とする。また、ＳＯＩ層を
５０ｎｍよりも薄くする。また、ＳＯＩ層を５０ｎｍよ
りも薄くし、第二側壁を設けない。

【００４８】最初に、ゲート電極を従来例における二重
構造（側壁が左右に二つあるので、合計三つの部分より
なる構造）から、前記三重構造（第一、第二、第三領域
を含む構造。左右対称な構成では、第二、第三領域は二
つあるので、合計五つの部分よりなる構造）にすること
によって、第一、第三、第四の課題を解決する作用につ
いて述べる。

【００４９】ｎチャネルトランジスタを例にとると、第
二領域を形成する第一側壁は、仕事関数が小さく障壁を
形成する作用の弱い領域（ゲート中央部と第三領域を形
成する第二側壁）に挟まれているので、第一側壁からの
電位障壁は、その両側の材料からの電界の影響を受けて
小さくなる。これは、第一側壁が薄い場合に顕著にな
る。従って、第一側壁が仕事関数の小さい二つの材料に
挟まれた構造を取る場合には、第一側壁の厚さを変える
と電位障壁の大きさを変えることができる。

【００５０】電位障壁の大きさを変えられると、しきい
値電圧を変えられるので、第一側壁の厚さを変えること
によって、しきい値を自由に制御することが可能とな
る。また、しきい値電圧を低い値に設定することも容易
となる。本発明はこのようにして第一の課題（しきい値
電圧を自由に制御できないという問題）を解決できる。

【００５１】また、第二側壁は第一側壁よりも電位障壁
を作る作用が小さいので、電位障壁と電流規定点は第一
側壁の下に形成される。従って第二側壁がある分だけ、
電流規定点をソース電極から離すことができる。すると
電流規定点とソース電極間の静電気的結合が減るので、
第三の課題（電流規定点がソース近づくことによるＳフ
ァクタの劣化）を解決でき、Ｓファクタを改善できる。
第二側壁を持たない場合、第一側壁を薄くすると、電位
障壁がソースに極めて近い位置に形成され、第三の課題
が顕著になるが、第二側壁を持つ本発明では第一側壁が
薄い場合にもこの問題が生じない。

【００５２】また、第二側壁を持つ本発明では、ソース
／ドレイン拡散層がプロセスのばらつきによって第二側
壁の下にある程度回り込むことがあっても、電位障壁や
しきい値電圧を支配している第一側壁の下には回り込み
にくい。従って第一側壁の実効的な長さ（チャネル形成
領域上にある領域の幅）は、プロセスのばらつきの影響
を受けず、第四の課題（プロセス上のバラつきによる、
しきい値等の特性のバラつき）を解決できる。

【００５３】次に、第二の課題を解決する作用について
述べる。チャネル領域に５０ｎｍ以下の薄いＳＯＩ層を
用いると、電流の流れる位置はＳＯＩ層の底面よりはゲ
ートから離れないので、第二の課題を解決でき、Ｓファ
クタが小さくなるように改良できる。これはＳＯＩ層の
下に埋め込み酸化膜があるため、電位障壁がゲート電極
側から伸びても、電流はＳＯＩ層の底よりも遠い位置に
流れることが出来ないことによる。

【００５４】シミュレーションによると、ゲート長が
０．１５μｍの場合は膜厚が５０ｎｍ以下の場合、ゲー
ト長が０．１μｍの場合は膜厚が３０ｎｍ以下の場合に
有効である。これはＳＯＩ層の膜厚をゲート長の３分の
１以下にすることが望ましいということができる。

【００５５】また、ＳＯＩ膜厚を反転層厚さ（典型的に
は５ｎｍ程度）の２から３倍以下の場合にすることで、
効果がさらに顕著になる。これは以下のように説明でき
る。ＳＯＩ層がこの程度の厚さになり、反転層厚さとＳ
ＯＩ層厚との差が小さくなると、ＯＮ状態においてＳＯ
Ｉ層表面を電流が流れる電位分布が形成される場合で
も、サブスレッショルド領域においてＳＯＩ裏側を電流
が流れる電位分布が形成される場合でも、実際に電流が
流れる位置がほとんど変わらなくなるので、サブスレッ
ショルド電流が表面から離れて流れることに起因する特
性の劣化が非常に小さくなる。ＳＯＩ層の厚さが反転層
と同程度か、あるいはそれ以下の場合には、この効果は
特に顕著になる。

【００５６】また、サブスレッショルド領域において電
流が流れる位置が表面から遠いと、オン電流を決めるし
きい値電圧よりも、サブスレッショルド電流の全体が、
低ゲート電圧側にずれ、リーク電流を増すという現象が
ある。これは、埋め込みチャネル型トランジスタに見ら
れる効果であり、オン電流に対するしきい値電圧と、裏
側にチャネルが出来きはじめるゲート電圧とがずれるも
のである。これはＳＯＩ層が厚い場合またはドレイン電
圧が高い場合に顕著となる。ＳＯＩ層を薄くすることに
より、オン状態とサブスレッショルド領域とにおいて、
電流が流れる深さの差が小さくなると、この効果もまた
抑制される。

【００５７】次に本願発明が持つ他の作用についてｎチ
ャネルトランジスタを例に述べる。対称的な構造では、
ゲート中央部の仕事関数はその両端部より小さい。非対
称な構造では、ゲート中央部からドレイン端にかけての
領域においても、仕事関数が小さい。これら仕事関数が
小さい部分では電位障壁が低く、よって、反転層が形成
されやすい。従って、これらの仕事関数の小さい領域で
は、チャネル領域における反転層電荷が増すことにな
る。

【００５８】反転層電荷が増すと、以下の三つの効果に
より、ドレイン電流が増す。第一には電流の担体である
電荷自体が多くなるので、抵抗が減る効果である。第二
はピンチオフ抵抗の低減である。一般に、電界効果型ト
ランジスタにある電圧（ピンチオフ電圧）より大きいド
レイン電圧をかけると、ドレイン側に反転層が形成され
ない領域（ピンチオフ領域）が形成される。ピンチオフ
領域では抵抗が大きい。本願発明では、ゲート中央部
（非対称構造では中央からドレイン端にかけてのすべて
の領域）で反転層が形成されやすく、よって、この領域
でピンチオフ領域が形成されにくくなり、抵抗の高いピ
ンチオフ領域の幅が小さくなるので、電流が増す。

【００５９】第三には横方向電界の増加である。ピンチ
オフ抵抗が減り、その結果ピンチオフ抵抗の反転層抵抗
に対する比が小さくなると、ピンチオフ領域にかかる横
方向の電圧が下がるかわりに、反転領域にかかる電圧が
増す。この結果反転領域の横方向電界が増し、反転層電
荷の速度を増す。そしてその速度が飽和速度を越えるオ
ーバーシュートを起こしやすくなる。キャリアの速度が
増えると、やはり電流が増す。

【００６０】次に、その製造方法の例について述べる。
半導体上にゲート絶縁膜を設け、その上に第一の材料か
らなるゲート電極を形成し、その側面に第二の材料の堆
積とゲート絶縁膜に対して選択制のある異方性エッチバ
ック、続いて第一または第三の材料の堆積とゲート絶縁
膜に対して選択制のある異方性エッチバックを行い、中
央から端にかけて三つの領域からなるゲート電極を形成
し、ゲート電極の形成前または後に、ソース／ドレイン
拡散層を形成する。

【００６１】また、中央から端にかけて三つの領域から
なるゲート電極を形成し、その中央から一方の端にかけ
て、レジストパターンを設け、一方の端に形成された第
二の材料、及びその外側にある第一、第三の材料の領域
を除去する。これにより、前述の構成をもつトランジス
タを製造できる。

【００６２】

【実施例】次に本発明の実施例について詳細に説明す
る。

【００６３】図１に示した如く、基板１上に厚さ８０ｎ
ｍの埋め込み酸化膜２、その上に厚さ１０ｎｍのＳＯＩ
層３（単結晶シリコン層）を設ける。ＳＯＩ層は不純物
を導入しない真性半導体とするか、あるいはＳＯＩ層３
に１０¹⁷ｃｍ^-3台以下のｐ型またはｎ型不純物を導入す
る。ＳＯＩ層上には厚さ５ｎｍのゲート酸化膜４を設
け、その上に厚さ１００ｎｍのゲート電極５が形成され
る。

【００６４】ゲート電極５の全長（図中横方向の長さ）
は０．１μｍとする。ゲート電極５は、ゲート電極中央
部６、その両側の第一側壁７、さらにその外側の第二側
壁８が組み合わされて構成される。ゲート電極中央部６
は幅（図中横方向の長さ）５０ｎｍのｎ⁺ ポリシリコ
ン、第一側壁７は幅１０ｎｍのＴｉＮ、第二側壁７は幅
１５ｎｍのｎ⁺ ポリシリコンとする。第二側壁８の外側
の端の真下から外側に当たるＳＯＩ層中には、ｎ⁺ 型不
純物が高濃度に導入されたソース／ドレイン拡散層９が
形成される。このトランジスタはソース／ドレイン拡散
層９に挟まれたチャネル形成領域１０にｎ型のチャネル
が形成されるｎ型電界効果型トランジスタをなす。これ
を図１に示している。

【００６５】なお、ゲート電極を構成する材料は、第一
側壁の仕事関数が、ゲート中央部及び第二側壁のそれら
よりも大きく選択されていれば良い。例えば、第一側壁
はｐ⁺ ポリシリコン、あるいは他のｐ型半導体を用い
る。また第一側壁にＷ、Ｍｏなどの金属、タングステン
シリサイド、モリブデンシリサイド、コバルトシリサイ
ド等の金属半導体化合物を用いる。またゲート中央部、
第二側壁の一方または両方をＷ、Ｍｏなどの金属、タン
グステンシリサイド、モリブデンシリサイド、コバルト
シリサイド等の金属半導体化合物とした場合には、第一
側壁をｐ⁺ ポリシリコンとする。

【００６６】また、図１における第二側壁の幅を５０ｎ
ｍと広げ、その下に長さ３５ｎｍにわたりソース／ドレ
イン拡散層が入り込んだ構造を図２に示す。

【００６７】図１において、ゲート電極中央部６と第二
側壁７をｐ⁺ ポリシリコン、ソース／ドレイン拡散層９
をｐ⁺ 型とするとｐチャネルトランジスタを形成するこ
とができる。図１の構造において、ＳＯＩ層３に代えて
ホウ素濃度５×１０¹⁷ｃｍ^-3のバルクシリコン基板１を
用いた例を図１５に示す。

【００６８】図１の構造において、第一側壁７と第二側
壁２を、ｎ⁺ 型拡散よりなるソース領域１１側にだけ設
け、同じくｎ＋型拡散層よりなるドレイン領域１２側に
設けず、ｎ⁺ 型ポリシリコンよりなるゲート中央部の長
さを７５ｎｍとした構造を図３に示す。

【００６９】図１の構造を高耐圧ＭＯＳＦＥＴに適用し
た例を図４に示す。ＳＯＩ層３の厚さは２００ｎｍ、ゲ
ート酸化膜４は厚さ３０ｎｍ、埋め込み酸化膜２は厚さ
１μｍ、ゲート電極中央部６は幅（図中横方向の長さ）
１０μｍ、第一側壁７は幅３００ｎｍ、第二側壁７は幅
３００ｎｍとし、ドレイン領域に隣接して長さ２μｍの
ｎ^- 領域１３を持つ。第二側壁はソース領域、ｎ^- 領域
とそれぞれ１００ｎｍ重なる。さらにドレイン側の第
一、第二側壁を省略した構造を図１８に示す。

【００７０】図１の構造において第二側壁を設けず、第
一側壁の幅を２５ｎｍとした構造を図５に示す。

【００７１】以下に、図６〜図１０を参照して製造方法
について述べる。基板１上に厚さ８０ｎｍの埋め込み酸
化膜２、その上に厚さ１１ｎｍのＳＯＩ層３（単結晶シ
リコン層）があるＳＯＩ基板において、通常のリソグラ
フィ及びＲＩＥによるエッチングによりＳＯＩを幅１μ
ｍ（図の横方向）にパターニングし、素子領域を形成す
る。次にその表面を熱酸化して、厚さ５ｎｍのゲート酸
化膜４を形成する。

【００７２】続いて、ＣＶＤ法によりポリシリコン２１
を１００ｎｍ堆積し、これにリンを４０ｋｅＶで５×１
０¹⁵ｃｍ^-2イオン注入し、続いて８５０度で１０分の熱
処理を行いポリシリコン２１をｎ⁺ 型にする。通常のフ
ォトリソグラフィ、または通常の電子ビーム露光を行い
ポリシリコン上にレジストパターンを設けたのち、レジ
ストをマスクに酸化膜に対する選択比の高いＲＩＥ（反
応性イオンエッチング）により、ポリシリコン２１を幅
１００ｎｍに加工し、図６の形状を得る。ＳＯＩ層３は
ポリシリコン２１より薄いので、ＳＯＩ層の側面に付着
したポリシリコンはＲＩＥによるエッチング時に除去さ
れる。

【００７３】全面にスパッタによりＴｉＮ２２を図７の
ように１０ｎｍ堆積し、ＲＩＥによる異方性エッチング
によりエッチバックし、ＴｉＮ２２による第一の側壁を
形成する（図８）。続いて、全面にｎ＋型ドープトポリ
シリコン２３を４０ｎｍ堆積し、続いて第一の側壁と同
じくＲＩＥによる異方性エッチングによりエッチバック
し、ｎ＋型ドープトポリシリコン２３よりなる第二の側
壁を形成する（図９）。

【００７４】次に、ＣＶＤ法により第一の酸化膜２４を
３０ｎｍ堆積し、これをＲＩＥによる異方性エッチング
によりエッチバックし第一の酸化膜２４からなる側壁を
形成する。このとき、第二の側壁の外側に位置するゲー
ト酸化膜４も同時にエッチングにより除去される。続い
て、全面にスピンコートによりＰＳＧ（リンガラス）２
５を堆積し、例えば８００度１０秒のランプアニールに
よる熱処理によりリンをＰＳＧ２５からＳＯＩ層中に拡
散させる。

【００７５】この時、ポリシリコン２１、ＴｉＮ２２、
ｎ＋型ドープトポリシリコン２３の下部に位置するＳＯ
Ｉ層に対しては、これらの構造がマスクになるため、リ
ンが拡散されない。リンはこれらの構造の外側のＳＯＩ
層中に拡散され、さらにそこから第一の酸化膜２４の下
に回り込み、ｎ⁺ 型ソース／ドレイン領域９が形成さ
れ、図１０の形状が得られる。

【００７６】このとき、第二の側壁を形成するｎ⁺ 型ド
ープトポリシリコン２３の膜厚、第一の酸化膜２４の膜
厚、ＰＳＧ２５堆積後の熱処理時間の組み合わせはこの
限りではなく、リンが第一の酸化膜２４の下に回り込
み、かつ第一の側壁の下部まで到達しないような条件を
満たすように選択されれば良い。

【００７７】また、熱処理が低温もしくは短時間である
か、第二の側壁が厚い場合で、第一の酸化膜２４を設け
なくともリンの回りこみにより形成されるｎ⁺ 型領域
が、第一の側壁と第二の側壁の界面の下部まで回り込ま
ないのであれば、第一の酸化膜を省略しても良い。

【００７８】ＰＳＧは絶縁体であるので、このまま残し
てもよいが、熱酸化膜に比べてＨＦによるエッチレート
が大きいことを利用し、ＨＦによるエッチングを短時間
続いて行うと、熱酸化により形成されたゲート絶縁膜を
残して、ＰＳＧだけを除去することができる。

【００７９】また、第一の側壁形成後と第二の側壁形成
後のそれぞれ、または第二の側壁形成後に、ゲートの中
央より左側にレジストパターンを設け、これをマスク
に、片側の側壁を等方性のケミカルドライエッチングま
たは異方性のＲＩＥにより除去すると、図３のような、
非対称な構造が得られる。

【００８０】ＣＭＯＳの形成方法について述べるが、ま
た、第一の側壁としてタングステンシリサイドを用いる
例を述べる。図６の形状を形成する工程において、図１
１に示す様に、ポリシリコン２１を堆積したのち、レジ
ストパターンを設け、ｎチャネルトランジスタを形成す
る領域にはリンをエネルギー４０ｋｅＶでドーズ量５×
１０¹⁵ｃｍ^-2でイオン注入し、レジストを除去後、リン
を注入した領域にレジストパターンを設け、ホウ素をエ
ネルギー３０ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2でイオ
ン注入する。続いて、８５０度１０分の熱処理によりこ
れらイオンを活性化させる。

【００８１】次に、全面に厚さ１００ｎｍの第二の酸化
膜２６を堆積する。続いてｐチャネルトランジスタを形
成する領域にのみレジストパターン２８を設け、ｎチャ
ネルトランジスタを形成する領域のみ、第二の酸化膜２
６を除去する。

【００８２】この後図７から図１０までに示した方法と
同様にして、ｎチャネルトランジスタを形成する。この
とき、第一の側壁にはＴｉＮを用いても良く、またタン
グステンシリサイドを用いても良い。第二の酸化膜２６
の表面は平坦であるので、第一の側壁の形成に用いたタ
ングステンシリサイド、第二の側壁の形成に用いたｎ⁺
ドープトポリシリコン、第一の酸化膜２４は、側壁形成
のためのエッチバックによって除去され、ＰＳＧ２５だ
けが第二の酸化膜２６上に残る。また、ＰＳＧから拡散
されるリンは、第二の酸化膜２６、ポリシリコン２１に
マスクされ、ＳＯＩ層３には到達しない。

【００８３】続いて、全面に厚さ２００ｎｍの第三の酸
化膜２７を堆積し、今度は逆にｎチャネルトランジスタ
を形成する領域にのみレジストパターンを設け、ｐチャ
ネルトランジスタを形成する領域の第三の酸化膜２７、
ＰＳＧ２５、第二の酸化膜２６をＲＩＥまたはＨＦを含
んだエッチング液によるウェットエッチングにより除去
する。

【００８４】続いて、図７から図１０と同様の工程でｐ
チャネルトランジスタを形成する。但し、このとき第二
の側壁は、ｐ⁺ ドープトポリシリコン２９により形成
し、ソース／ドレイン領域はＢＳＧ３１（ボロンガラ
ス）からホウ素を拡散させることにより、ｐ＋型とす
る。第一の側壁はタングステンシリサイドとする。ＳＯ
Ｉ層に対するチャネルドープはいずれのチャネルタイプ
に対しても行わない。こうして、図１２のように、ｎチ
ャネルとｐチャネルの両方のトランジスタが形成され
る。

【００８５】この時、第三の酸化膜２７の表面は比較的
平坦であるので、ｎチャネルトランジスタ形成時と同じ
く、第一の側壁の形成に用いたタングステンシリサイ
ド、第二の側壁の形成に用いたｐ⁺ ドープトポリシリコ
ン、第一の酸化膜２４は、側壁形成のためのエッチバッ
クによって除去され、ＢＳＧ３１だけが第二の酸化膜２
６上に残る。また、ＢＳＧから拡散されるホウ素は、第
三の酸化膜２７、ポリシリコン２１にマスクされ、ＳＯ
Ｉ層３には到達しない。

【００８６】別の製造方法について述べる。基板１上に
厚さ８０ｎｍの埋め込み酸化膜２、その上に厚さ１１ｎ
ｍのＳＯＩ層３（単結晶シリコン層）があるＳＯＩ基板
において、通常のリソグラフィ及びＲＩＥによるエッチ
ングによりＳＯＩを幅１μｍにパターニングし、素子領
域を形成する。次に、その表面にダミー酸化膜４０をに
より１００ｎｍ堆積し、これを幅２００ｎｍにパターニ
ングする。レジストを除去したのち、リンを高濃度に含
んだシリコン層４１を選択的にエピタキシャル成長さ
せ、続いて、例えば８５０度１０秒の熱処理によりシリ
コン層４１からリンを拡散させ、ｎ⁺ 型ソース／ドレイ
ン４２を形成する。

【００８７】ダミー酸化膜４０をウエットエッチングに
より除去したのち、全面ににスペーサ酸化膜３３を２０
０ｎｍ堆積しこれをエッチバックし、シリコン層３１に
側壁を設ける。

【００８８】熱酸化により厚さ５ｎｍのゲート酸化膜４
を形成し、続いて、ｎ⁺ ドープトポリシリコンの堆積と
エッチバック、タングステンシリサイドの堆積とエッチ
バックを行い、それぞれ第一、第二の側壁とする。続い
て、ｎ⁺ ド−プトポリシリコンを１００ｎｍ埋め込み、
これをパターニングする。

【００８９】スペーサ４３にＰＳＧを用いて、熱処理に
よりスペーサからもリンをＳＯＩ中に拡散させてソース
／ドレイン拡散層を形成してもよい。この場合、スペー
サはＰＳＧの堆積後に薄い酸化膜を堆積させた二層構造
としても良い。

【００９０】ＣＭＯＳ形成時には、図１３に示す様に、
ダミー酸化膜４０を一方のチャネルタイプのトランジス
タを形成する領域においてのみ除去し、片方ずつトラン
ジスタを作成する。あるいは、ダミー酸化膜４０を一方
を除去し、片方のソース／ドレインを形成したのち、第
一のマスク酸化膜を堆積し、ソース／ドレインが形成さ
れた領域の第一のマスク酸化膜を残し、反対のチャネル
の第一のマスク酸化膜とダミー酸化膜をパターニング
し、異なるチャネルタイプトランジスタのソース／ドレ
イン領域を形成する。

【００９１】次に、図１４に示す様に、第一のマスク酸
化膜とダミー酸化膜を除去し、ゲート酸化膜形成後にス
ペーサ４３を堆積し、片方のチャネルのトランジスタの
みレジストをマスクにスペーサ３３を除去し、レジスト
除去後にゲート酸化膜とゲートの形成を行う。続いて、
レジストをマスクに、反対のチャネルのトランジスタ形
成領域の第一のマスク酸化膜上に残留するゲート材料を
等方的なケミカルドライエッチングにより除去し、全体
に２０ｎｍの薄い第二のスペーサを設け、ゲートを形成
したトランジスタをレジストでマスクし、反対のチャネ
ルのトランジスタ領域の薄い第二のスペーサとスペーサ
４３をＲＩＥによりエッチングして、拡散層に側壁を設
ける。

【００９２】レジストを除去した後、ゲート酸化膜の形
成とゲートの埋め込みを行なう。最後に、後にゲートを
形成したトランジスタをレジストで覆い、レジストをマ
スクに、最初にゲートを形成したトランジスタ上の第二
のスペーサ上に残るゲート材料を等方的なケミカルドラ
イエッチングにより除去する。

【００９３】あるいは、両方の拡散層形成後に、ゲート
酸化膜を形成し、ゲートを埋め込んだ後、一方のチャネ
ルタイプの領域をレジストで覆い、他方のチャネルタイ
プの領域のゲートをケミカルドライエチッチングにより
除去し、レジスト除去後に他方のチャネルタイプに対し
てゲートの埋め込みを行なっても良い。

【００９４】図１６は図１の変形例を示しており、ソー
ス／ドレイン拡散層９のうち、チャネル領域１０に接す
る一部がｎ^- 領域１３よりなるＬＤＤ領域に置き換る。
ｎ^-領域に導入される不純物は、例えば、リン等のｎ型
不純物であり、その濃度は、例えば、１×１０¹⁸ｃ
ｍ^-3、その長さは、例えば、５０ｎｍとする。

【００９５】図１７は、図１６においてｎ^- 領域１３よ
りなるＬＤＤ領域の一部が、第二側壁８の下部の領域の
一部まで伸びている。

【００９６】図１８は、図４においてドレイン側の第一
及び第二側壁が省略され、それらがあった領域には、ゲ
ート中央部６が延長して設けられている。

【００９７】図１９は図１の構造において、ゲート酸化
膜厚を３ｎｍ（図中の黒丸に対応）または５ｎｍ（図中
の白丸に対応）とし、しきい値電圧の第一の側壁の厚さ
に対する依存性をシミュレーションにより求めた結果で
ある。第一の側壁の厚さを横軸に、しきい値電圧を縦軸
とした。ゲート端と第一の側壁の中心との距離は３０ｎ
ｍで一定とした。ゲート電極の端は、ソース／ドレイン
拡散層領域の端と、横方向位置において一致している。
ゲート中央部と第二の側壁はｎ⁺ ポリシリコンよりなる
とし、第一の側壁の仕事関数はｎ⁺ ポリシリコンよりも
０．５６Ｖ大きいとした。チャネル幅を０．１Ｖとして
ドレイン電流を求め、１０^-7Ａのドレイン電流が流れる
ゲート電圧をしきい値電圧とした。

【００９８】図中Ｌはゲートの全長、ＴＳＯＩはＳＯＩ
層の膜厚、ｄはゲート端と第一の側壁の中心との距離、
ＶＤはドレイン電圧を示す。

【００９９】しきい値電圧は、第一の側壁の厚さが増す
と、増加している。これから、第一の側壁の厚さを変え
ることにより、しきい値電圧を連続的に変えることがで
き、前記第一の課題を解決できることがわかる。

【０１００】図２０は図１９のシミュレーションを行な
った構造において、ＳＯＩ膜厚を変えた場合のＳファク
タを調べたものである。図中Ｌ＝０．１μｍと示したも
のはゲートの全長が０．１μｍ、Ｌ＝０．１５μｍと示
したものはゲートの全長が０．１５μｍである。Ｌ＝
０．１５μｍとＬ＝０．１μｍの構造は、ゲート電極中
央部６とチャネル形成領域１０の長さだけが異なり、双
方ともに第一の側壁の幅は２０ｎｍ、第二の側壁の幅は
２０ｎｍである。ゲート酸化膜厚Ｔoxは５ｎｍである。

【０１０１】Ｓファクタを１００ｍＶ／ｄｅｃ以下に抑
えることにより、急峻なサブスレッショルド特性を得よ
うとする場合、Ｌ＝０．１５μｍではＳＯＩ膜厚は５０
ｎｍ以下、Ｌ＝０．１μｍm ではＳＯＩ膜厚は３０ｎｍ
以下にすれば良いことがわかる。

【０１０２】

【発明の効果】以上述べた様に、本発明によれば、サブ
スレッショルド特性を急峻にし、Ｓファクタを改善で
き、また短チャネル効果を抑制できるると共に、オン電
流を増すことができるという効果がある。更に、プロセ
スのばらつきによって、拡散層の広がりがばらついた場
合に発生するしきい値電圧その他の素子特性上の問題を
抑制できるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施例の断面図である。

【図２】本発明の実施例の断面図である。

【図３】本発明の実施例の断面図である。

【図４】本発明の実施例の断面図である。

【図５】本発明の実施例の断面図である。

【図６】本発明の実施例の製造方法を説明する図であ
る。断面図である。

【図７】本発明の実施例の製造方法を説明する図であ
る。

【図８】本発明の実施例の製造方法を説明する図であ
る。

【図９】本発明の実施例の製造方法を説明する図であ
る。

【図１０】本発明の実施例の断面図である。

【図１１】本発明の実施例の製造方法を説明する図であ
る。

【図１２】本発明の実施例の断面図である。

【図１３】本発明の実施例の断面図である。

【図１４】本発明の実施例の断面図である。

【図１５】本発明の実施例の断面図である。

【図１６】本発明の実施例の断面図である。

【図１７】本発明の実施例の断面図である。

【図１８】本発明の実施例の断面図である。

【図１９】本発明の実施例のシミュレーション結果を示
す図である。

【図２０】本発明の実施例のシミュレーション結果を示
す図である。

【図２１】従来の電界効果トランジスタの例を示す図で
ある。

【図２２】従来の電界効果トランジスタの例を示す図で
ある。

【図２３】従来の電界効果トランジスタの問題点を説明
する図である。

【図２４】従来の電界効果トランジスタの特性例を示す
図である。

【符号の説明】

１ 基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ ゲート酸化膜 ５ ゲート電極 ６ ゲート電極中央部 ７ 第一側壁 ８ 第二側壁 ９ ソース／ドレイン拡散層 １０ チャネル形成領域 １１ ソース領域 １２ ドレイン領域 １３ ｎ^- 領域 ２１ ポリシリコン ２２ ＴｉＮ ２３ ｎ⁺ 型ドープトポリシリコン ２４ 第一の酸化膜 ２５ ＰＳＧ ２６ 第二の酸化膜 ２７ 第三の酸化膜 ２９ ｐ⁺ 型ドープトポリシリコン ３０ タングステンシリサイド ３１ ＢＳＧ ４０ ダミー酸化膜 ４１ シリコン層 ４２ ｎ⁺ 型ソース／ドレイン ４３ スペーサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｍ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体上にゲート絶縁膜とゲート電極と
   が積層され、前記半導体のうち前記ゲート電極と対向し
   た部分の少なくとも一部領域がチャネル形成領域とな
   り、このチャネル形成領域を挟む二つの第一導電型拡散
   層からなるソース／ドレイン領域が形成された電界効果
   トランジスタであって、前記第一導電型拡散層の少なく
   とも一方から前記チャネル領域の中央にかけて、チャネ
   ルを形成する電荷に対する電位障壁がより形成され難い
   領域、より形成され易い領域、より形成され難い領域
   が、この順に配列されたことを特徴とする電界効果トラ
   ンジスタ。
2. 【請求項２】 半導体層上にゲート絶縁膜とゲート電極
   とが積層され、前記半導体層のうち前記ゲート電極と対
   向した部分の少なくとも一部領域がチャネル形成領域と
   なり、このチャネル形成領域を挟む二つの第一導電型拡
   散層からなるソース／ドレイン領域が形成された電界効
   果トランジスタであって、前記ゲート電極が、中央部に
   位置する第一領域、その外側の第二領域、更にその外側
   の第三領域から構成され、前記第一導電型がｎ型の場
   合、前記第二領域が前記第一及び第三領域のいずれより
   も仕事関数が大なる材料で構成され、前記第一導電型が
   ｐ型の場合、前記第二領域が前記第一及び第三領域のい
   ずれよりも仕事関数が小なる材料で構成されていること
   を特徴とする電界効果トランジスタ。
3. 【請求項３】 前記第三領域の少なくとも一部が、前記
   第一導電型拡散層の上部よりも前記チャネル形成領域側
   に位置することを特徴とする請求項２記載の電界効果ト
   ランジスタ。
4. 【請求項４】 前記半導体層は絶縁膜上に形成されてい
   ることを特徴とする請求項２または３記載の電界効果ト
   ランジスタ。
5. 【請求項５】 前記半導体層は５０ｎｍ以下の膜厚を有
   することを特徴とする請求項４記載の電界効果トランジ
   スタ。
6. 【請求項６】 前記半導体層はバルク半導体であること
   を特徴とする請求項２または３記載の電界効果トランジ
   スタ。
7. 【請求項７】 一対のｎ型拡散層とこの一対の拡散層の
   中間点に位置するチャネル中央部との間において、ゲー
   ト電極が第一領域、第二領域、第三領域の配列構造とさ
   れ、前記第二領域が前記第一及び第三領域のいずれより
   も仕事関数が大なる材料であり、前記配列構造が前記一
   対の拡散層の少なくとも一方に設けられていることを特
   徴とする電界効果トランジスタ。
8. 【請求項８】 一対のｐ型拡散層とこの一対の拡散層の
   中間点に位置するチャネル中央部との間において、ゲー
   ト電極が第一領域、第二領域、第三領域の配列構造とさ
   れ、前記第二領域が前記第一及び第三領域のいずれより
   も仕事関数が小なる材料であり、前記配列構造が前記一
   対の拡散層の少なくとも一方に設けられていることを特
   徴とする電界効果トランジスタ。
9. 【請求項９】 前記拡散層は絶縁体上の半導体層に形成
   されていることを特徴とする請求項７または８記載の電
   界効果トランジスタ。
10. 【請求項１０】 半導体上にゲート絶縁膜を形成し、そ
    の上に第一材料からなるゲート電極を形成し、その側面
    に第二材料の堆積を行い、前記ゲート絶縁膜に対して選
    択性のある異方性エッチバックを施し、続いて前記第一
    または第三材料の堆積を行い、前記ゲート絶縁膜に対し
    て選択性のある異方性エッチバックを施し、中央から端
    部にかけて三領域からなるゲート電極を形成し、このゲ
    ート電極形成の前または後に、ソース／ドレイン領域の
    拡散をなすようにしたことを特徴とする電界効果トラン
    ジスタの製造方法。
11. 【請求項１１】 前記三領域からなるゲート電極の中央
    から一方の端部にかけてレジストパターンを設け、この
    レジストパターンを使用した選択的除去処理をなすよう
    にしたことを特徴とする請求項１０記載の電界効果トラ
    ンジスタの製造方法。