JPH043939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043939A JPH043939A JP10601590A JP10601590A JPH043939A JP H043939 A JPH043939 A JP H043939A JP 10601590 A JP10601590 A JP 10601590A JP 10601590 A JP10601590 A JP 10601590A JP H043939 A JPH043939 A JP H043939A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特に半導体装
置のサイドウオールの形成方法に関するものである。
置のサイドウオールの形成方法に関するものである。
第３図（Ａ）乃至（Ｅ）は従来の半導体装置の製造方法
を工程順に示す要部断面図である。
を工程順に示す要部断面図である。
第３図（Ａ）に示すように、例えばＳｉ（シリコン）か
らなる半導体基板ｌの主表面全面を厚さ約３０００人度
酸化して、絶縁膜として作用するゲート酸化膜２を形成
する。次に、ゲート酸化１１ｉ２上全面に厚さ約３００
０人のポリシリコンからなるゲート電極形成層３を形成
し、該ゲート電極形成層上全面に厚さ約１ｐ１程度のホ
トレジスト層を形成し、これをバターニンクして所定の
形状のホトレジスト膜４を形成する。
らなる半導体基板ｌの主表面全面を厚さ約３０００人度
酸化して、絶縁膜として作用するゲート酸化膜２を形成
する。次に、ゲート酸化１１ｉ２上全面に厚さ約３００
０人のポリシリコンからなるゲート電極形成層３を形成
し、該ゲート電極形成層上全面に厚さ約１ｐ１程度のホ
トレジスト層を形成し、これをバターニンクして所定の
形状のホトレジスト膜４を形成する。
次に第３図（Ｂ）に示すように、上記ホトレジスト膜４
をマスクとして例えば反応性イオンエッチンク（以下、
ＲＩＥと略称する）を用いて全面をエツチングし、前記
ゲート電極形成層３からゲ−上電極３１を形成した後、
例えばＰ′″ （リンイオン）を注入し、基板１中にｎ
−型の不純物拡散層５．５を形成する。
をマスクとして例えば反応性イオンエッチンク（以下、
ＲＩＥと略称する）を用いて全面をエツチングし、前記
ゲート電極形成層３からゲ−上電極３１を形成した後、
例えばＰ′″ （リンイオン）を注入し、基板１中にｎ
−型の不純物拡散層５．５を形成する。
次に第３図（Ｃ）に示すように、第３図（Ｂ）のウェハ
上全面にサイドウオール形成用の酸化膜８を例えばＣＶ
Ｄ法（化学蒸着法）を用いて、約３０００人の厚さに形
成する。
上全面にサイドウオール形成用の酸化膜８を例えばＣＶ
Ｄ法（化学蒸着法）を用いて、約３０００人の厚さに形
成する。
次に第３図（Ｄ）に示すように、前述のＲＩＥを用いて
酸化膜８およびゲート酸化膜２をエツチングしてサイド
ウオール８１．８１を形成する。
酸化膜８およびゲート酸化膜２をエツチングしてサイド
ウオール８１．８１を形成する。
最後に第３図（Ｅ）に示すように、基板ｌにＡｓ” （
ヒ素イオン）を注入して、ｎ０型の不純物層９を形成し
、所要のモス型トランジスタ１０を形成する。
ヒ素イオン）を注入して、ｎ０型の不純物層９を形成し
、所要のモス型トランジスタ１０を形成する。
第４図は基板ｌ上にモス型トランジスタ１０とバイポー
ラトランジスタ２０とを形成したものて、モス型トラン
ジスタ１０のサイドウオール８１．８１は第３図に示す
従来の方法によって形成される。
ラトランジスタ２０とを形成したものて、モス型トラン
ジスタ１０のサイドウオール８１．８１は第３図に示す
従来の方法によって形成される。
モス型トランジスタｌＯの製造方法について云えば、第
４図（Ａ）は第３図（Ｄ）の工程に相当する。
４図（Ａ）は第３図（Ｄ）の工程に相当する。
第４図（Ａ）て、ｌは例えばＳｉからなる基板３０３０
・・・・は基板ｌ上に形成される各素子間の分離用酸化
膜、１２はｐ−型のウェル領域、１３はｎ−型のウェル
領域である。モス型トランジスタ１０はｐ−型ウェル１
２中に形成されている。１１は次いて形成されるバイポ
ーラトランジスタのコレクタ領域である。
・・・・は基板ｌ上に形成される各素子間の分離用酸化
膜、１２はｐ−型のウェル領域、１３はｎ−型のウェル
領域である。モス型トランジスタ１０はｐ−型ウェル１
２中に形成されている。１１は次いて形成されるバイポ
ーラトランジスタのコレクタ領域である。
第４図（Ｂ）て、モス型トランジスタｌＯか形成される
領域にＡｓ” （ヒ素イオン）を注入して第３図（Ｅ
）と同様な不純物拡散層９．９を形成する。また、ｎ−
型ウェル領域１３中に所定の形式の不純物を順次注入し
て、ベース領域１４、エミッタ領域１５を形成し、バイ
ポーラトランジスタ２０を形成する。
領域にＡｓ” （ヒ素イオン）を注入して第３図（Ｅ
）と同様な不純物拡散層９．９を形成する。また、ｎ−
型ウェル領域１３中に所定の形式の不純物を順次注入し
て、ベース領域１４、エミッタ領域１５を形成し、バイ
ポーラトランジスタ２０を形成する。
上述のような従来の半導体装置の製造方法ては、サイド
ウオール８１．８１を形成するための第３図（Ｄ）の工
程て半導体基板ｌの表面か直接ＲＩＥのプラズマにさら
されるため、該基板ｌの表面層かダメージを受けてしま
い、後の工程て上記ダメージを受けた基板の表面層に直
接コンタクト部を設けた際に、コンタクト不良を起すと
いう問題かあった。また第４図（Ｂ）に示すように、Ｂ
１ＣＭＯＳ型のトランジスタを形成する際もＲＩＥを用
いて全面エツチングする際に、モス型トランジスタ１０
か形成される領域のみならず、ベース領域１４やエミッ
タ領域１５の表面層かダメージを受けるため、エミッタ
ーベース接合か接合不良を起すという問題かあった。
ウオール８１．８１を形成するための第３図（Ｄ）の工
程て半導体基板ｌの表面か直接ＲＩＥのプラズマにさら
されるため、該基板ｌの表面層かダメージを受けてしま
い、後の工程て上記ダメージを受けた基板の表面層に直
接コンタクト部を設けた際に、コンタクト不良を起すと
いう問題かあった。また第４図（Ｂ）に示すように、Ｂ
１ＣＭＯＳ型のトランジスタを形成する際もＲＩＥを用
いて全面エツチングする際に、モス型トランジスタ１０
か形成される領域のみならず、ベース領域１４やエミッ
タ領域１５の表面層かダメージを受けるため、エミッタ
ーベース接合か接合不良を起すという問題かあった。
この発明は、上記のような問題を解決するためになされ
たものて、ＲＩＥを用いてエツチングする際に、半導体
基板ｌの表面がダメージを受けない方法て半導体装置を
製造することのてきる製造方法を得ることを目的とする
。
たものて、ＲＩＥを用いてエツチングする際に、半導体
基板ｌの表面がダメージを受けない方法て半導体装置を
製造することのてきる製造方法を得ることを目的とする
。
この発明の半導体装置の製造方法は、基板上に１已
絶縁性のゲート酸化膜を形成する工程と、上ゲー△
ト＼酸化膜上の所定位置にゲート電極を形成する工程と
、上記ゲート電極および露出した酸化膜上に該酸化膜以
外の成分からなり、湿式エツチングにより除去可能な成
分からなる薄膜層を形成する工程と、ト記薄膜層りにサ
イドウオール形成用酸化膜を形成する工程と、上記サイ
ドウオール形成用酸化膜をエツチング処理して上記ゲー
ト電極側部にサンドウオールを形成する工程と、ト記エ
ッチンク処理により露出した薄膜層を湿式エツチングに
より除去して上記基板表面を露出させる工程と、露出し
た基板表面の所定位置から不純物を注入して上記基板中
に所定の導電形式の不純物拡散領域を形成する工程とを
含むものである。
、上記ゲート電極および露出した酸化膜上に該酸化膜以
外の成分からなり、湿式エツチングにより除去可能な成
分からなる薄膜層を形成する工程と、ト記薄膜層りにサ
イドウオール形成用酸化膜を形成する工程と、上記サイ
ドウオール形成用酸化膜をエツチング処理して上記ゲー
ト電極側部にサンドウオールを形成する工程と、ト記エ
ッチンク処理により露出した薄膜層を湿式エツチングに
より除去して上記基板表面を露出させる工程と、露出し
た基板表面の所定位置から不純物を注入して上記基板中
に所定の導電形式の不純物拡散領域を形成する工程とを
含むものである。
この発明の方法では、サイドウオール形成用酸化膜をＲ
ＩＥを用いてエツチングしてサイドウオールを形成する
際に、半導体基板ｌの表面は薄膜層により保護されてい
るから、上記半導体基板の表面かＲＩＥ処理時のプラズ
マによりダメージを受けることかなく、その後上記半導
体基板ｌの表面に形成されるコンタクト部にコンタクト
不良か生したり、あるいは接合部に接合不良か生しるの
か防止される。
ＩＥを用いてエツチングしてサイドウオールを形成する
際に、半導体基板ｌの表面は薄膜層により保護されてい
るから、上記半導体基板の表面かＲＩＥ処理時のプラズ
マによりダメージを受けることかなく、その後上記半導
体基板ｌの表面に形成されるコンタクト部にコンタクト
不良か生したり、あるいは接合部に接合不良か生しるの
か防止される。
（実施例）
第１図（Ａ）乃至（Ｆ）はこの発明の第１の実施例を説
明する各製造工程における要部断面図である。
明する各製造工程における要部断面図である。
従来の半導体装置の製造方法と同様に、先ず第１図（Ａ
）に示すように、例えばＳｉ（シリコン）からなる半導
体基板ｌの主表面全面を厚さ約３０００人度酸化して、
絶縁膜として作用するゲート酸化膜２を形成する。次に
、ゲート酸化膜２上全面に厚さ約３０００人のポリシリ
コンからなるゲート電極形成層３を形成し、該ゲート電
極形成層上全面に厚さ約１ｇｍ程度のホトレジスト層を
設け、これをバターニングして所定の形状のホトレジス
ト膜４を形成する。
）に示すように、例えばＳｉ（シリコン）からなる半導
体基板ｌの主表面全面を厚さ約３０００人度酸化して、
絶縁膜として作用するゲート酸化膜２を形成する。次に
、ゲート酸化膜２上全面に厚さ約３０００人のポリシリ
コンからなるゲート電極形成層３を形成し、該ゲート電
極形成層上全面に厚さ約１ｇｍ程度のホトレジスト層を
設け、これをバターニングして所定の形状のホトレジス
ト膜４を形成する。
次に第１図（Ｂ）に示すように、上記ホトレジスト膜４
をマスクとして例えばＲＩＥ（反応性イオンエツチング
）を用いて全面をエツチングし、前記ゲート電極形成層
３からゲート電極３１を形成した後、例えばＰ” （
リンイオン）を注入して、基板ｌ中にｎ−型の不純物拡
散層５．５を形成する。その後全面に約５００人の厚さ
のＴｉ（チタン）膜６を堆積する。
をマスクとして例えばＲＩＥ（反応性イオンエツチング
）を用いて全面をエツチングし、前記ゲート電極形成層
３からゲート電極３１を形成した後、例えばＰ” （
リンイオン）を注入して、基板ｌ中にｎ−型の不純物拡
散層５．５を形成する。その後全面に約５００人の厚さ
のＴｉ（チタン）膜６を堆積する。
次に第１図（Ｃ）に示すように、例えばランフアニール
法を用いて約８００°Ｃて熱処理してポリシリコン製の
ゲート電極３１の表面上にのみ選択的にＴｉ５ｉ２（チ
タンシリサイド）層７を形成する。
法を用いて約８００°Ｃて熱処理してポリシリコン製の
ゲート電極３１の表面上にのみ選択的にＴｉ５ｉ２（チ
タンシリサイド）層７を形成する。
次に第１図（Ｄ）に示すように、第１図（Ｃ）のウェハ
上全面にサイドウオール形成用の酸化膜８を例えばＣＶ
Ｄ法を用いて、約３０００人の厚さに形成する。
上全面にサイドウオール形成用の酸化膜８を例えばＣＶ
Ｄ法を用いて、約３０００人の厚さに形成する。
次に第１図（Ｅ）に示すように、前述のＲＩＥを用いて
酸化膜８をエツチングしてサイドウオール８１．８１を
形成する。
酸化膜８をエツチングしてサイドウオール８１．８１を
形成する。
最後に第１図（Ｆ）に示すように、例えば硫酸と過酸化
水素水の混酸からなる溶液を用いて、基板ｌ上の露出し
たチタン膜６をエツチングして除去した後、基板ｌにＡ
ｓ”″ （ヒ素イオン）を注入してｎ′″型の不純物層
９を形成し、ゲート電極３１゜ＴｉＳｉ２層７、Ｔｉ膜
６からなるゲート電極構造な有するケート・トレイン重
なりＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａ
ｉｎ）構造のモス型トランジスタ１０を形成する。
水素水の混酸からなる溶液を用いて、基板ｌ上の露出し
たチタン膜６をエツチングして除去した後、基板ｌにＡ
ｓ”″ （ヒ素イオン）を注入してｎ′″型の不純物層
９を形成し、ゲート電極３１゜ＴｉＳｉ２層７、Ｔｉ膜
６からなるゲート電極構造な有するケート・トレイン重
なりＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａ
ｉｎ）構造のモス型トランジスタ１０を形成する。
第２図はこの発明の半導体装置の製造方法の第２の実施
例を示す要部断面図である。
例を示す要部断面図である。
第２図（Ａ）は第１図（Ｂ）の工程に相当し、基板ｌに
例えばＰ” （リンイオン）を注入し、該基板１中に
ｎ−型の不純物拡散層５．５を形成した後、全面に約５
００人の厚さの５ｉｌＮ４ （シリコンナイトライド
）からなる窒化膜１６を堆積する。
例えばＰ” （リンイオン）を注入し、該基板１中に
ｎ−型の不純物拡散層５．５を形成した後、全面に約５
００人の厚さの５ｉｌＮ４ （シリコンナイトライド
）からなる窒化膜１６を堆積する。
次に第２図（Ａ）のウェハ上全面にサイドウオール形成
用の酸化膜ｅを例えばＣＶＤ法を用いて約３０００人の
厚さに形成し、該酸化膜をＲＩＥによりエツチングして
、第２図（Ｂ）に示すようにサイドウオール８１．８１
を形成する。
用の酸化膜ｅを例えばＣＶＤ法を用いて約３０００人の
厚さに形成し、該酸化膜をＲＩＥによりエツチングして
、第２図（Ｂ）に示すようにサイドウオール８１．８１
を形成する。
次に第２図（Ｃ）に示すように、例えば熱リン酸を用い
て上記窒化膜１６の露出部分を除去し、さらに例えば弗
酸を用いて露出したゲート酸化膜２を除去した後、基板
ｌにＡｓ” （ヒ素イオン）を注入して、ｎ０型の不
純物層９を形成し、ＬＤＤ（１，１ｇ１１ｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造のモス型トランジスタＩＯを
形成する。
て上記窒化膜１６の露出部分を除去し、さらに例えば弗
酸を用いて露出したゲート酸化膜２を除去した後、基板
ｌにＡｓ” （ヒ素イオン）を注入して、ｎ０型の不
純物層９を形成し、ＬＤＤ（１，１ｇ１１ｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造のモス型トランジスタＩＯを
形成する。
以上のように、この発明の半導体装置の製造方法では、
サイドウオール形成用の酸化膜８を形成する前に半導体
基板の表面を上記酸化膜以外の成分からなり、しかも湿
式エツチングにより除去可能な成分からなる薄膜層６（
第１図）、あるいは＋６（第２図）を形成したのて、サ
イドウオール８１、８１を形成するためのＲＩＥ処理で
、プラズマにより上記半導体基板の表面かダメージを受
けるのか防止され、基板表面にコンタクト部を設けた場
合のコンタクト不良や、基板表面における接合不良か生
ずることかなく、信頼性の高い半導体装置を得ることか
てきるという効果かある。
サイドウオール形成用の酸化膜８を形成する前に半導体
基板の表面を上記酸化膜以外の成分からなり、しかも湿
式エツチングにより除去可能な成分からなる薄膜層６（
第１図）、あるいは＋６（第２図）を形成したのて、サ
イドウオール８１、８１を形成するためのＲＩＥ処理で
、プラズマにより上記半導体基板の表面かダメージを受
けるのか防止され、基板表面にコンタクト部を設けた場
合のコンタクト不良や、基板表面における接合不良か生
ずることかなく、信頼性の高い半導体装置を得ることか
てきるという効果かある。
第１図（Ａ）乃至（Ｆ）はこの発明の半導体装置の製造
方法の第１の実施例を説明する各製造工程における要部
断面図、第２図（Ａ）乃至（Ｃ）はこの発明の半導体装
置の製造方法の第２の実施例を説明する各製造工程にお
ける要部断面図、第３図（Ａ）乃至（Ｅ）は従来の半導
体装置の製造方法の一例を説明する各製造工程における
要部断面図、第４図（Ａ）乃至（Ｂ）は従来の半導体装
置の製造方法の他の例を説明する各製造工程における要
部断面図である。 ｌ・・・基板、２・・・絶縁性ゲート酸化膜、３・・・
ゲート電極形成層、６．１６・・・薄膜層、８サイドウ
オール形成用酸化膜、９・・・不純物拡散層、１０・・
・モス型トランジスタ。 代 理 人 大 岩 増 雄循 恥（２） ｍ（１） ５ 不ｔ６刺イ■］ ６ 身ダ、６Ｌ ９ Ｑすη鉱ｌ Ｏεスを日〉シ′スデ 第 ｍ（１） ！ 日
方法の第１の実施例を説明する各製造工程における要部
断面図、第２図（Ａ）乃至（Ｃ）はこの発明の半導体装
置の製造方法の第２の実施例を説明する各製造工程にお
ける要部断面図、第３図（Ａ）乃至（Ｅ）は従来の半導
体装置の製造方法の一例を説明する各製造工程における
要部断面図、第４図（Ａ）乃至（Ｂ）は従来の半導体装
置の製造方法の他の例を説明する各製造工程における要
部断面図である。 ｌ・・・基板、２・・・絶縁性ゲート酸化膜、３・・・
ゲート電極形成層、６．１６・・・薄膜層、８サイドウ
オール形成用酸化膜、９・・・不純物拡散層、１０・・
・モス型トランジスタ。 代 理 人 大 岩 増 雄循 恥（２） ｍ（１） ５ 不ｔ６刺イ■］ ６ 身ダ、６Ｌ ９ Ｑすη鉱ｌ Ｏεスを日〉シ′スデ 第 ｍ（１） ！ 日
Claims (1)
- （１）基板上に絶縁性のゲート酸化膜を形成する工程と
、上記ゲート酸化膜上の所定位置にゲート電極を形成す
る工程と、上記ゲート電極および露出した酸化膜上に該
酸化膜以外の成分からなり、湿式エッチングにより除去
可能な成分からなる薄膜層を形成する工程と、上記薄膜
層上にサイドウォール形成用酸化膜を形成する工程と、
上記サイドウォール形成用酸化膜をエッチング処理して
上記ゲート電極側部にサンドウオールを形成する工程と
、上記エッチング処理により露出した薄膜層を湿式エッ
チングにより除去して上記基板表面を露出させる工程と
、露出した基板表面の所定位置から不純物を注入して上
記基板中に所定の導電形式の不純物拡散領域を形成する
工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10601590A JPH043939A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10601590A JPH043939A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043939A true JPH043939A (ja) | 1992-01-08 |
Family
ID=14422835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10601590A Pending JPH043939A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
-
1990
- 1990-04-20 JP JP10601590A patent/JPH043939A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293603A (ja) * | 1995-04-21 | 1996-11-05 | Lg Semicon Co Ltd | ゲートードレイン重畳素子及びその製造方法 |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
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