JPH05226361A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05226361A JPH05226361A JP2500092A JP2500092A JPH05226361A JP H05226361 A JPH05226361 A JP H05226361A JP 2500092 A JP2500092 A JP 2500092A JP 2500092 A JP2500092 A JP 2500092A JP H05226361 A JPH05226361 A JP H05226361A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＦＥＴにおいてｎ- 層によるソ
ース領域及びドレイン領域間の直列抵抗増加を従来より
低減でき、かつホットキャリアによる劣化の少ないＦＥ
Ｔを提供する。 【構成】 ゲート電極４１を、第１の材料で構成した主
ゲート部分４１ａと、該主ゲート部分４１ａのソース・
ドレイン領域側の両端にそれぞれ設けられ第２の材料で
構成した端部ゲート部分４１ｂ，４１ｃとの、３つの部
分で構成する。さらに、第１及び第２の材料を、当該電
界効果トランジスタがｎチャネルのものの場合は前記第
１の材料の方が前記第２の材料より仕事関数が大きくな
るように、又、当該電界効果トランジスタがｐチャネル
のものの場合は前記第１の材料の方が前記第２の材料よ
り仕事関数が小さくなるように選択する。
ース領域及びドレイン領域間の直列抵抗増加を従来より
低減でき、かつホットキャリアによる劣化の少ないＦＥ
Ｔを提供する。 【構成】 ゲート電極４１を、第１の材料で構成した主
ゲート部分４１ａと、該主ゲート部分４１ａのソース・
ドレイン領域側の両端にそれぞれ設けられ第２の材料で
構成した端部ゲート部分４１ｂ，４１ｃとの、３つの部
分で構成する。さらに、第１及び第２の材料を、当該電
界効果トランジスタがｎチャネルのものの場合は前記第
１の材料の方が前記第２の材料より仕事関数が大きくな
るように、又、当該電界効果トランジスタがｐチャネル
のものの場合は前記第１の材料の方が前記第２の材料よ
り仕事関数が小さくなるように選択する。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タに関するものである。
タに関するものである。
【０００２】
【従来の技術】電界効果トランジスタの一種としてＭＯ
Ｓ（Metal Oxide Semiconductor ）型の電界効果トラン
ジスタ（ＭＯＳＦＥＴ）がある。そして、このＭＯＳＦ
ＥＴの一種として、例えば文献（アイイーディーエム
（ＩＥＤＭ）テクニカル ダイジェスト、ｐ．６５１，
（１９８１））に開示のような、ＬＤＤ（Lightly Dope
dDrain ）構造のＭＯＳＦＥＴがある。図５（Ａ）は、
その説明に供する図であり、ＬＤＤ構造のＭＯＳＦＥＴ
をそのゲート長方向に沿って切って示した断面図であ
る。
Ｓ（Metal Oxide Semiconductor ）型の電界効果トラン
ジスタ（ＭＯＳＦＥＴ）がある。そして、このＭＯＳＦ
ＥＴの一種として、例えば文献（アイイーディーエム
（ＩＥＤＭ）テクニカル ダイジェスト、ｐ．６５１，
（１９８１））に開示のような、ＬＤＤ（Lightly Dope
dDrain ）構造のＭＯＳＦＥＴがある。図５（Ａ）は、
その説明に供する図であり、ＬＤＤ構造のＭＯＳＦＥＴ
をそのゲート長方向に沿って切って示した断面図であ
る。
【０００３】このＭＯＳＦＥＴでは、シリコン基板１１
の、素子分離領域１３で囲われた部分の所定位置上に、
ゲート絶縁膜１５を介してゲート電極１７が設けられて
いる。さらに、このゲート電極１７の、ソース・ドレイ
ン領域側の側壁にサイドウオール１９がそれぞれ設けら
れている。さらに、このシリコン基板１１の、サイドウ
オール１７下にほぼ当たる領域に、ｎ- 層２１がそれぞ
れ設けられ、さらにこのシリコン基板１１の、前記ｎ-
層２１に隣接する部分にソース・ドレイン領域２３がそ
れぞれ設けられている。なお、図５（Ａ）中２５は当該
ＭＯＳＦＥＴ製造中にイオン注入用マスクとして使用さ
れた絶縁膜である。
の、素子分離領域１３で囲われた部分の所定位置上に、
ゲート絶縁膜１５を介してゲート電極１７が設けられて
いる。さらに、このゲート電極１７の、ソース・ドレイ
ン領域側の側壁にサイドウオール１９がそれぞれ設けら
れている。さらに、このシリコン基板１１の、サイドウ
オール１７下にほぼ当たる領域に、ｎ- 層２１がそれぞ
れ設けられ、さらにこのシリコン基板１１の、前記ｎ-
層２１に隣接する部分にソース・ドレイン領域２３がそ
れぞれ設けられている。なお、図５（Ａ）中２５は当該
ＭＯＳＦＥＴ製造中にイオン注入用マスクとして使用さ
れた絶縁膜である。
【０００４】このようなＬＤＤ構造のＭＯＳＦＥＴで
は、ソース・ドレイン領域２３とチャネル領域（シリコ
ン基板１１のゲート電極１７下の部分）との間にｎ- 層
２１を設けたことによりドレイン領域近傍での横方向電
界が小さくなるので、ホットキャリアの発生量は、従来
最も一般的なシングルドレイン構造のＭＯＳＦＥＴ（図
５（Ｂ）参照）に比べ、少なくなる。このため、ホット
キャリア耐性が大幅に改善できた。
は、ソース・ドレイン領域２３とチャネル領域（シリコ
ン基板１１のゲート電極１７下の部分）との間にｎ- 層
２１を設けたことによりドレイン領域近傍での横方向電
界が小さくなるので、ホットキャリアの発生量は、従来
最も一般的なシングルドレイン構造のＭＯＳＦＥＴ（図
５（Ｂ）参照）に比べ、少なくなる。このため、ホット
キャリア耐性が大幅に改善できた。
【０００５】
【発明が解決しようとする課題】しかしながら、ＬＤＤ
構造を有するＭＯＳＦＥＴではｎ- 層２１の不純物濃度
が低いためソース領域及びドレイン領域間の直列抵抗が
高くなるので、その分ドレイン電流が減少するという問
題点があった。
構造を有するＭＯＳＦＥＴではｎ- 層２１の不純物濃度
が低いためソース領域及びドレイン領域間の直列抵抗が
高くなるので、その分ドレイン電流が減少するという問
題点があった。
【０００６】さらに、ｎ- 層２１上にはゲート電極がな
い構造となっているため、ｎ- 層２１が形成されている
基板部分にキャリアを積極的に誘起できない。このた
め、このｎ- 層部分はホットキャリア注入によって発生
したトラップや界面準位により簡単に空乏化されるので
上記直列抵抗増加は起こり易いという問題点があった。
い構造となっているため、ｎ- 層２１が形成されている
基板部分にキャリアを積極的に誘起できない。このた
め、このｎ- 層部分はホットキャリア注入によって発生
したトラップや界面準位により簡単に空乏化されるので
上記直列抵抗増加は起こり易いという問題点があった。
【０００７】この発明はこのような点に鑑みなされたも
のであり従ってこの発明の目的は、上述の問題点を解決
できる構造を有する電界効果トランジスタを提供するこ
とにある。
のであり従ってこの発明の目的は、上述の問題点を解決
できる構造を有する電界効果トランジスタを提供するこ
とにある。
【０００８】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタによれば、ゲート
電極を、第１の材料で構成した主ゲート部分と、該主ゲ
ート部分のソース・ドレイン領域側の両端にそれぞれ設
けられ第２の材料で構成した端部ゲート部分との、３つ
の部分で構成してあり、しかも、前述の第１及び第２の
材料を、当該電界効果トランジスタがｎチャネルのもの
の場合は前述の第１の材料の方が前述の第２の材料より
仕事関数が大きくなるように、又、当該電界効果トラン
ジスタがｐチャネルのものの場合は前述の第１の材料の
方が前述の第２の材料より仕事関数が小さくなるように
選択してあることを特徴とする。
め、この発明の電界効果トランジスタによれば、ゲート
電極を、第１の材料で構成した主ゲート部分と、該主ゲ
ート部分のソース・ドレイン領域側の両端にそれぞれ設
けられ第２の材料で構成した端部ゲート部分との、３つ
の部分で構成してあり、しかも、前述の第１及び第２の
材料を、当該電界効果トランジスタがｎチャネルのもの
の場合は前述の第１の材料の方が前述の第２の材料より
仕事関数が大きくなるように、又、当該電界効果トラン
ジスタがｐチャネルのものの場合は前述の第１の材料の
方が前述の第２の材料より仕事関数が小さくなるように
選択してあることを特徴とする。
【０００９】なお、この発明の実施に当たり、前述の第
１の材料と第２の材料とが熱処理により互いに反応する
ものである場合、前述の主ゲート部分及び端部ゲート部
分間に両材料同士の反応を阻止するための阻止層を設け
ることができる。ただし、ここでいう反応とは両材料が
反応して新たな物質を構成する場合は勿論のこと一方の
材料の構成成分の一部が他方の材料中に拡散してしまう
ような場合など、この発明の目的を損ねる種々の現象を
含むものとする。例えば、第１及び第２の材料のうちの
一方がｎ+ ポリシリコンであり他方がｐ+ ポリシリコン
である場合等の不純物の相互拡散もここでいう反応に含
まれるものとする。
１の材料と第２の材料とが熱処理により互いに反応する
ものである場合、前述の主ゲート部分及び端部ゲート部
分間に両材料同士の反応を阻止するための阻止層を設け
ることができる。ただし、ここでいう反応とは両材料が
反応して新たな物質を構成する場合は勿論のこと一方の
材料の構成成分の一部が他方の材料中に拡散してしまう
ような場合など、この発明の目的を損ねる種々の現象を
含むものとする。例えば、第１及び第２の材料のうちの
一方がｎ+ ポリシリコンであり他方がｐ+ ポリシリコン
である場合等の不純物の相互拡散もここでいう反応に含
まれるものとする。
【００１０】
【作用】この発明の構成によれば、ＬＤＤ構造において
ｎ- 層が形成されていた部分に当たる基板部分上にもゲ
ート電極即ち端部ゲート部分が設けられた構造の電界効
果トランジスタが得られる。このため、この端部ゲート
部分によってこの端部ゲート部分下の基板部分のキャリ
ア密度を制御することができるので、ｎ- 層が形成され
ていた部分での抵抗増加を軽減できる。したがって、Ｌ
ＤＤ構造で問題とされていたソース領域及びドレイン領
域間の直列抵抗増加を従来より軽減できる。
ｎ- 層が形成されていた部分に当たる基板部分上にもゲ
ート電極即ち端部ゲート部分が設けられた構造の電界効
果トランジスタが得られる。このため、この端部ゲート
部分によってこの端部ゲート部分下の基板部分のキャリ
ア密度を制御することができるので、ｎ- 層が形成され
ていた部分での抵抗増加を軽減できる。したがって、Ｌ
ＤＤ構造で問題とされていたソース領域及びドレイン領
域間の直列抵抗増加を従来より軽減できる。
【００１１】また、主ゲート部分及び端部ゲート部分各
々の構成材料を仕事関数に着目して適正化してあるの
で、当該トランジスタの主ゲート部分での閾値電圧の絶
対値の方が端部ゲート部分での閾値電圧の絶対値より大
きくなる。このため、この電界効果トランジスタでは、
端部ゲート部分下のトランジスタ部分がオン状態になっ
ても、ゲート電圧がより高くされて主ゲート部分下のト
ランジスタ部分がオン状態になるまではドレイン電流は
流れないので、サブスレッショルド特性は主ゲート部分
下のトランジスタ部分によって主に決まる。つまり、こ
の電界効果トランジスタは、端部ゲート電極下の基板部
分がホットキャリアによって劣化してもその影響を受け
ずらいものとなるので、従来のものに比べ、閾値電圧、
サブスレッショルド係数、ｇm 等の変動が生じにくいも
のになる。
々の構成材料を仕事関数に着目して適正化してあるの
で、当該トランジスタの主ゲート部分での閾値電圧の絶
対値の方が端部ゲート部分での閾値電圧の絶対値より大
きくなる。このため、この電界効果トランジスタでは、
端部ゲート部分下のトランジスタ部分がオン状態になっ
ても、ゲート電圧がより高くされて主ゲート部分下のト
ランジスタ部分がオン状態になるまではドレイン電流は
流れないので、サブスレッショルド特性は主ゲート部分
下のトランジスタ部分によって主に決まる。つまり、こ
の電界効果トランジスタは、端部ゲート電極下の基板部
分がホットキャリアによって劣化してもその影響を受け
ずらいものとなるので、従来のものに比べ、閾値電圧、
サブスレッショルド係数、ｇm 等の変動が生じにくいも
のになる。
【００１２】
【実施例】以下、図面を参照してこの発明の電界効果ト
ランジスタの実施例について説明する。なお、以下の説
明で用いる各図はこの発明を理解できる程度に各構成成
分の寸法、形状及び配置関係を概略的に示してある。
ランジスタの実施例について説明する。なお、以下の説
明で用いる各図はこの発明を理解できる程度に各構成成
分の寸法、形状及び配置関係を概略的に示してある。
【００１３】１．構造説明 図１（Ａ）及び（Ｂ）は、ＬＤＤ構造のＭＯＳＦＥＴに
この発明を適用した例を説明するための図である。特に
（Ａ）は阻止層４３（詳細は後述する。）を必要とする
場合の例、（Ｂ）は阻止層４３を必要としない場合の例
を示してある。いずれの図も実施例のＭＯＳＦＥＴをそ
のゲート長方向に沿って切って示した断面図である。た
だし、中間絶縁膜、コンタクトホール、配線などは、こ
の発明の説明に不要であるため、図示を省略してある。
この発明を適用した例を説明するための図である。特に
（Ａ）は阻止層４３（詳細は後述する。）を必要とする
場合の例、（Ｂ）は阻止層４３を必要としない場合の例
を示してある。いずれの図も実施例のＭＯＳＦＥＴをそ
のゲート長方向に沿って切って示した断面図である。た
だし、中間絶縁膜、コンタクトホール、配線などは、こ
の発明の説明に不要であるため、図示を省略してある。
【００１４】この図１（Ａ）及び（Ｂ）において、３１
は半導体基板としての例えばシリコン基板、３３は素子
間分離のためのフィールド酸化膜、３５はゲート絶縁
膜、３７はソース・ドレイン領域、３９はソース・ドレ
イン領域に比べ不純物濃度が低い拡散層（ｎ- 層）、４
１はゲート電極である。
は半導体基板としての例えばシリコン基板、３３は素子
間分離のためのフィールド酸化膜、３５はゲート絶縁
膜、３７はソース・ドレイン領域、３９はソース・ドレ
イン領域に比べ不純物濃度が低い拡散層（ｎ- 層）、４
１はゲート電極である。
【００１５】この電界効果トランジスタは、ゲート電極
４１を、第１の材料で構成した主ゲート部分４１ａと、
該主ゲート部分４１ａのソース・ドレイン領域３７側の
両端にそれぞれ設けられ第２の材料で構成した端部ゲー
ト部分４１ｂ，４１ｃとの、３つの部分で構成してあ
り、しかも、前記第１及び第２の材料を、当該電界効果
トランジスタがｎチャネルのものの場合は第１の材料の
方が第２の材料より仕事関数が大きくなるように、又、
当該電界効果トランジスタがｐチャネルのものの場合は
第１の材料の方が第２の材料より仕事関数が小さくなる
ように選択してあることを特徴としている。
４１を、第１の材料で構成した主ゲート部分４１ａと、
該主ゲート部分４１ａのソース・ドレイン領域３７側の
両端にそれぞれ設けられ第２の材料で構成した端部ゲー
ト部分４１ｂ，４１ｃとの、３つの部分で構成してあ
り、しかも、前記第１及び第２の材料を、当該電界効果
トランジスタがｎチャネルのものの場合は第１の材料の
方が第２の材料より仕事関数が大きくなるように、又、
当該電界効果トランジスタがｐチャネルのものの場合は
第１の材料の方が第２の材料より仕事関数が小さくなる
ように選択してあることを特徴としている。
【００１６】なお、図１（Ａ）において、４３は、主ゲ
ート部分４１ａを構成する第１の材料と端部ゲート部分
４１ｂ，４１ｃを構成する第２の材料とが熱処理によっ
て反応する材質のものである場合にこの反応を阻止する
ためにこれらの間に設けられる阻止層である。第１及び
第２の材料がそのような心配のないものの場合は阻止層
４３は設けなくとも良い（図１（Ｂ）参照）。また、図
１（Ａ）及び（Ｂ）において、４５は、ソース・ドレイ
ン領域を形成する際に行なうイオン注入（ＬＤＤ構造に
おけるｎ- 層形成の際のイオン注入も含む）の際に主ゲ
ート部分４１ａにイオンが注入されるのを防止するため
のものである。
ート部分４１ａを構成する第１の材料と端部ゲート部分
４１ｂ，４１ｃを構成する第２の材料とが熱処理によっ
て反応する材質のものである場合にこの反応を阻止する
ためにこれらの間に設けられる阻止層である。第１及び
第２の材料がそのような心配のないものの場合は阻止層
４３は設けなくとも良い（図１（Ｂ）参照）。また、図
１（Ａ）及び（Ｂ）において、４５は、ソース・ドレイ
ン領域を形成する際に行なうイオン注入（ＬＤＤ構造に
おけるｎ- 層形成の際のイオン注入も含む）の際に主ゲ
ート部分４１ａにイオンが注入されるのを防止するため
のものである。
【００１７】ここで、主ゲート部分４１ａは従来のＬＤ
Ｄ構造のＭＯＳＦＥＴのゲート電極が設けられる位置に
設けてあり、端部ゲート電極４１ｂ，４１ｃは従来のＬ
ＤＤ構造のＭＯＳＦＥＴのサイドウオールが設けられる
位置にサイドウオールと同様な形状で設けてある。
Ｄ構造のＭＯＳＦＥＴのゲート電極が設けられる位置に
設けてあり、端部ゲート電極４１ｂ，４１ｃは従来のＬ
ＤＤ構造のＭＯＳＦＥＴのサイドウオールが設けられる
位置にサイドウオールと同様な形状で設けてある。
【００１８】また、主ゲート部分４１ａを構成する第１
の材料と端部ゲート部分４１ｂ，４１ｃを構成する第２
の材料は、設計に応じた種々のものとできる。ｎチャネ
ル、ｐチャネルの各電界効果トランジスタを構成する場
合に第１の材料及び第２の材料として好適なものの例及
びこれら材料の仕事関数と、阻止層が必要な場合の阻止
層４３の構成材料例とを、下記の表１にまとめて示す。
の材料と端部ゲート部分４１ｂ，４１ｃを構成する第２
の材料は、設計に応じた種々のものとできる。ｎチャネ
ル、ｐチャネルの各電界効果トランジスタを構成する場
合に第１の材料及び第２の材料として好適なものの例及
びこれら材料の仕事関数と、阻止層が必要な場合の阻止
層４３の構成材料例とを、下記の表１にまとめて示す。
【００１９】
【表１】
【００２０】表１に示したｎＭＯＳの例１及びｐＭＯＳ
の例１の場合、阻止層としてのＳｉＯ2 、シリコン窒化
酸化膜（ＳｉＯＮ）又はシリコン窒化膜（ＳｉＮ）は、
ｎ+ポリシリコン及びｐ+ ポリシリコン間の不純物の相
互拡散を防止する。また、表１に示したｎＭＯＳの例３
及びｐＭＯＳの例３の場合、阻止層としての窒化タング
ステン膜は、タングステンとポリシリコンとが反応して
タングステンシリサイドとなることを防止する。
の例１の場合、阻止層としてのＳｉＯ2 、シリコン窒化
酸化膜（ＳｉＯＮ）又はシリコン窒化膜（ＳｉＮ）は、
ｎ+ポリシリコン及びｐ+ ポリシリコン間の不純物の相
互拡散を防止する。また、表１に示したｎＭＯＳの例３
及びｐＭＯＳの例３の場合、阻止層としての窒化タング
ステン膜は、タングステンとポリシリコンとが反応して
タングステンシリサイドとなることを防止する。
【００２１】２．製造方法の説明 次に、この発明の理解を深めるために、この発明の電界
効果トランジスタの製造方法の一例について、図１
（Ａ）に示した実施例の電界効果トランジスタであって
表１中の例１のｎＭＯＳを製造する例により説明する。
図２〜図４はその説明に供する工程図である。何れの図
もこの製造方法例での主な工程での試料の様子を図１に
対応する位置での断面図で示したものである。
効果トランジスタの製造方法の一例について、図１
（Ａ）に示した実施例の電界効果トランジスタであって
表１中の例１のｎＭＯＳを製造する例により説明する。
図２〜図４はその説明に供する工程図である。何れの図
もこの製造方法例での主な工程での試料の様子を図１に
対応する位置での断面図で示したものである。
【００２２】先ず、シリコン基板３１にフィールド酸化
膜３３を公知の方法により形成する。次に、このシリコ
ン基板３１にゲート絶縁膜３５を例えば熱酸化法により
例えば１０ｎｍ程度の膜厚に形成する（図２（Ａ））。
膜３３を公知の方法により形成する。次に、このシリコ
ン基板３１にゲート絶縁膜３５を例えば熱酸化法により
例えば１０ｎｍ程度の膜厚に形成する（図２（Ａ））。
【００２３】次に、ＭＯＳＦＥＴの閾値電圧を所望の値
にするためにゲート絶縁膜３５上からシリコン基板３１
に例えばボロン（Ｂ）を１００ＫｅＶのエネルギーで
１．４×１０12ｃｍ-2のドーズ量で注入して（図２
（Ｂ））、チャネル領域（図示せず）を形成する。
にするためにゲート絶縁膜３５上からシリコン基板３１
に例えばボロン（Ｂ）を１００ＫｅＶのエネルギーで
１．４×１０12ｃｍ-2のドーズ量で注入して（図２
（Ｂ））、チャネル領域（図示せず）を形成する。
【００２４】次に、ゲート電極４１の主ゲート部分４１
ａ（図１参照）形成用薄膜を形成するために、前記チャ
ネル領域形成済みのシリコン基板３１上に低圧化学気相
成長法（ＬＰＣＶＤ法）により例えば３００ｎｍ程度の
膜厚にポリシリコン（多結晶シリコン）膜を形成する。
その後、このポリシリコン膜の抵抗を下げかつ仕事関数
を所定の値に設定するために、このポリシリコン膜に例
えばフッ化ホウ素（ＢＦ2 ）を７０ＫｅＶのエネルギー
で１．０×１０15ｃｍ-2のドーズ量で注入する。これに
より、仕事関数が約５．２ｅＶのｐ+ ポリシリコン膜４
１ｘがシリコン基板３１上側に得られる（図２
（Ｃ））。
ａ（図１参照）形成用薄膜を形成するために、前記チャ
ネル領域形成済みのシリコン基板３１上に低圧化学気相
成長法（ＬＰＣＶＤ法）により例えば３００ｎｍ程度の
膜厚にポリシリコン（多結晶シリコン）膜を形成する。
その後、このポリシリコン膜の抵抗を下げかつ仕事関数
を所定の値に設定するために、このポリシリコン膜に例
えばフッ化ホウ素（ＢＦ2 ）を７０ＫｅＶのエネルギー
で１．０×１０15ｃｍ-2のドーズ量で注入する。これに
より、仕事関数が約５．２ｅＶのｐ+ ポリシリコン膜４
１ｘがシリコン基板３１上側に得られる（図２
（Ｃ））。
【００２５】次に、イオン注入のマスクを形成するため
に例えばＣＶＤ法によりこの試料上全面にシリコン酸化
膜（図示せず）を形成する。さらに、このシリコン酸化
膜上に前記ｐ+ ポリシリコン膜４１ｘを主ゲート部分４
１ａ（図１参照）の形状にパターニングするためのマス
クとしてレジストパターン（図示せず）を形成する。そ
して、これらシリコン酸化膜及びｐ+ ポリシリコン膜４
１ｘの不要部分をエッチングして、主ゲート部分４１ａ
及びイオン注入用マスクとしての絶縁膜４５をそれぞれ
形成する（図３（Ａ））。
に例えばＣＶＤ法によりこの試料上全面にシリコン酸化
膜（図示せず）を形成する。さらに、このシリコン酸化
膜上に前記ｐ+ ポリシリコン膜４１ｘを主ゲート部分４
１ａ（図１参照）の形状にパターニングするためのマス
クとしてレジストパターン（図示せず）を形成する。そ
して、これらシリコン酸化膜及びｐ+ ポリシリコン膜４
１ｘの不要部分をエッチングして、主ゲート部分４１ａ
及びイオン注入用マスクとしての絶縁膜４５をそれぞれ
形成する（図３（Ａ））。
【００２６】次に、ドレイン近傍の横方向電界を緩和す
るためシリコン基板３１に対し例えばリン（Ｐ）を３０
ＫｅＶのエネルギーで１．０×１０12ｃｍ-2のドーズ量
で注入する。これにより、主ゲート部分４１ａ両側のシ
リコン基板部分にｎ- 層３９が形成される（同図３
（Ａ））。
るためシリコン基板３１に対し例えばリン（Ｐ）を３０
ＫｅＶのエネルギーで１．０×１０12ｃｍ-2のドーズ量
で注入する。これにより、主ゲート部分４１ａ両側のシ
リコン基板部分にｎ- 層３９が形成される（同図３
（Ａ））。
【００２７】次に、熱酸化法により主ゲート部分４１ａ
の表面を酸化することにより主ゲート部分４１ａ側壁に
阻止層４３としてのＳｉＯ2 膜を形成する（図３
（Ｂ））。このＳｉＯ2 膜の形成の際に処理雰囲気を亜
酸化窒素（Ｎ2 Ｏ）ガス或いはアンモニア（ＮＨ3 ）ガ
スに適時変えて例えばＲＴＡ（Rapid Thermal Annelin
g）法により試料を熱処理をしてＳｉＯ2 膜を窒化酸化
膜（ＳｉＯＮ）としこれを阻止層４３としても良い。こ
の方が、主ゲート部分の構成材料であるｐ+ ポリシリコ
ン及び端部ゲート部分の構成材料であるｎ+ ポリシリコ
ン間での不純物の相互拡散の防止がより図れる。
の表面を酸化することにより主ゲート部分４１ａ側壁に
阻止層４３としてのＳｉＯ2 膜を形成する（図３
（Ｂ））。このＳｉＯ2 膜の形成の際に処理雰囲気を亜
酸化窒素（Ｎ2 Ｏ）ガス或いはアンモニア（ＮＨ3 ）ガ
スに適時変えて例えばＲＴＡ（Rapid Thermal Annelin
g）法により試料を熱処理をしてＳｉＯ2 膜を窒化酸化
膜（ＳｉＯＮ）としこれを阻止層４３としても良い。こ
の方が、主ゲート部分の構成材料であるｐ+ ポリシリコ
ン及び端部ゲート部分の構成材料であるｎ+ ポリシリコ
ン間での不純物の相互拡散の防止がより図れる。
【００２８】次に、端部ゲート部分４１ｂ，４１ｃ（図
１参照）を形成するためにこの試料上にＬＰＣＶＤ法に
よりポリシリコン膜４１ｙを３００ｎｍ程度の膜厚に形
成する（図３（Ｃ））。
１参照）を形成するためにこの試料上にＬＰＣＶＤ法に
よりポリシリコン膜４１ｙを３００ｎｍ程度の膜厚に形
成する（図３（Ｃ））。
【００２９】次に、反応性イオンエッチング法によりこ
のポリシリコン膜４１ｙの不要部分をエッチングするこ
とにより、阻止層４３の、主ゲート部分４１ａ側とは反
対側面に、ポリシリコン膜から成るサイドウオール４３
ｚを形成する（図４（Ａ））。このサイドウール４３ｚ
の幅Ｗ（図４（Ａ）参照）は２００ｎｍ程度になる。
のポリシリコン膜４１ｙの不要部分をエッチングするこ
とにより、阻止層４３の、主ゲート部分４１ａ側とは反
対側面に、ポリシリコン膜から成るサイドウオール４３
ｚを形成する（図４（Ａ））。このサイドウール４３ｚ
の幅Ｗ（図４（Ａ）参照）は２００ｎｍ程度になる。
【００３０】次に、この試料に対し、例えば砒素（Ａ
ｓ）を４０ＫｅＶのエネルギーで１．０×１０16ｃｍ-2
のドーズ量で注入する。これにより、ソース・ドレイン
領域３７が形成でき、また、サイドウオール４１ｚにも
砒素が注入されるためこのサイドウオールは仕事関数が
約４．１ｅＶのｎ+ ポリシリコン膜となり端部ゲート部
分４１ｂ，４１ｃが形成できる（図４（Ｂ））。
ｓ）を４０ＫｅＶのエネルギーで１．０×１０16ｃｍ-2
のドーズ量で注入する。これにより、ソース・ドレイン
領域３７が形成でき、また、サイドウオール４１ｚにも
砒素が注入されるためこのサイドウオールは仕事関数が
約４．１ｅＶのｎ+ ポリシリコン膜となり端部ゲート部
分４１ｂ，４１ｃが形成できる（図４（Ｂ））。
【００３１】次に、図１では省略していたが、この試料
上全面にＣＶＤ法等により例えばＰＳＧ（Phospho Sili
cate Glass）膜又はＢＰＳＧ（Boro−Phospho Silicate
Glass）等の絶縁膜５１を中間絶縁膜として形成し、そ
の後、ソース・ドレイン領域３７の不純物活性化のため
の熱処理を行なう（図４（Ｃ））。
上全面にＣＶＤ法等により例えばＰＳＧ（Phospho Sili
cate Glass）膜又はＢＰＳＧ（Boro−Phospho Silicate
Glass）等の絶縁膜５１を中間絶縁膜として形成し、そ
の後、ソース・ドレイン領域３７の不純物活性化のため
の熱処理を行なう（図４（Ｃ））。
【００３２】その後、中間絶縁膜へのコンタクトホール
（図示せず）の形成、ソース電極、ドレイン電極（図示
せず）等の配線の形成を行なう。なお、主ゲート部分４
１ａと端部ゲート部分４１ｂ，４１ｃとは図４（Ｃ）に
示した工程が終了した時点では阻止層４３によって絶縁
されているので、コンタクトホールや配線を形成する工
程において別途に接続する。これにより、図１を用いて
説明した実施例の電界効果トランジスタが得られる。
（図示せず）の形成、ソース電極、ドレイン電極（図示
せず）等の配線の形成を行なう。なお、主ゲート部分４
１ａと端部ゲート部分４１ｂ，４１ｃとは図４（Ｃ）に
示した工程が終了した時点では阻止層４３によって絶縁
されているので、コンタクトホールや配線を形成する工
程において別途に接続する。これにより、図１を用いて
説明した実施例の電界効果トランジスタが得られる。
【００３３】また、表１の中の他の型のＭＯＳＦＥＴ
も、図２〜図４を用いて説明した方法に準じた方法によ
り容易に形成できる。
も、図２〜図４を用いて説明した方法に準じた方法によ
り容易に形成できる。
【００３４】例えば、表１中の例１のｐＭＯＳの形成
は、図２〜図４を用いて説明した手順において、用いる
不純物を反対導電型のものとし、またイオン注入条件を
所定の条件とすることにより行なえる。
は、図２〜図４を用いて説明した手順において、用いる
不純物を反対導電型のものとし、またイオン注入条件を
所定の条件とすることにより行なえる。
【００３５】また、表１中の、主ゲート部分４１ａをタ
ングステンで構成したものの場合は、タングステンの成
膜を例えばスパッタ法等の好適な方法で行なうこと以外
は、図２〜図４を用いて説明した方法に準じた方法によ
り形成できる。なお、この場合、タングステン膜を主ゲ
ート部分４１ａの形状にパターニングする際に下地であ
るゲート絶縁膜３５がエッチングされないようタングス
テンとシリコン酸化膜とのエッチング選択比が高くなる
ようにエッチング条件を設定することが必要である。ま
た、阻止層４３として窒化タングステンを用いる場合そ
の形成は例えば主ゲート部分４１ａの形状にパターニン
グされたタングステンをアンモニア雰囲気において例え
ばＲＴＡ法により８５０℃の温度で３０分程度加熱する
ことにより行なえる。
ングステンで構成したものの場合は、タングステンの成
膜を例えばスパッタ法等の好適な方法で行なうこと以外
は、図２〜図４を用いて説明した方法に準じた方法によ
り形成できる。なお、この場合、タングステン膜を主ゲ
ート部分４１ａの形状にパターニングする際に下地であ
るゲート絶縁膜３５がエッチングされないようタングス
テンとシリコン酸化膜とのエッチング選択比が高くなる
ようにエッチング条件を設定することが必要である。ま
た、阻止層４３として窒化タングステンを用いる場合そ
の形成は例えば主ゲート部分４１ａの形状にパターニン
グされたタングステンをアンモニア雰囲気において例え
ばＲＴＡ法により８５０℃の温度で３０分程度加熱する
ことにより行なえる。
【００３６】また、表１中の、主ゲート部分４１ａをＴ
ｉＮで構成したものの場合は、ＴｉＮ膜の成膜を例えば
反応性スパッタ法等の好適な方法で行なうこと以外は、
図２〜図４を用いて説明した方法に準じた方法により形
成できる。ただし、この場合は、主ゲート部分４１ａの
構成材料であるＴｉＮ膜と、端部ゲート部分４１ｂ，４
１ｃの構成材料であるｎ+ またはｐ+ ポリシリコンとは
反応しないので阻止層４３の形成工程は不要である。な
お、ＴｉＮ膜を主ゲート部分４１ａの形状にパターニン
グする際に下地であるゲート絶縁膜３５がエッチングさ
れないようＴｉＮ膜とシリコン酸化膜とのエッチング選
択比が高くなるようにエッチング条件を設定することが
必要である。
ｉＮで構成したものの場合は、ＴｉＮ膜の成膜を例えば
反応性スパッタ法等の好適な方法で行なうこと以外は、
図２〜図４を用いて説明した方法に準じた方法により形
成できる。ただし、この場合は、主ゲート部分４１ａの
構成材料であるＴｉＮ膜と、端部ゲート部分４１ｂ，４
１ｃの構成材料であるｎ+ またはｐ+ ポリシリコンとは
反応しないので阻止層４３の形成工程は不要である。な
お、ＴｉＮ膜を主ゲート部分４１ａの形状にパターニン
グする際に下地であるゲート絶縁膜３５がエッチングさ
れないようＴｉＮ膜とシリコン酸化膜とのエッチング選
択比が高くなるようにエッチング条件を設定することが
必要である。
【００３７】上述においては、この発明の電界効果トラ
ンジスタの実施例について説明したが、この発明は上述
の実施例に限られない。
ンジスタの実施例について説明したが、この発明は上述
の実施例に限られない。
【００３８】例えば、上述の実施例ではこの発明をＬＤ
Ｄ構造のＭＯＳＦＥＴに適用した例であったが、端部ゲ
ート電極４１ｂ，４１ｃ下の基板部分に低不純物濃度層
３９を設けない構成であってもこの発明は適用可能であ
る。
Ｄ構造のＭＯＳＦＥＴに適用した例であったが、端部ゲ
ート電極４１ｂ，４１ｃ下の基板部分に低不純物濃度層
３９を設けない構成であってもこの発明は適用可能であ
る。
【００３９】また、上述の実施例で述べた主ゲート部分
４１ａや端部ゲート部分４１ｂ，４１ｃの構成材料、こ
れらの仕事関数、また阻止層４３の構成材料はこの発明
の範囲内の一例にすぎず他の好適な材料に変更できる。
４１ａや端部ゲート部分４１ｂ，４１ｃの構成材料、こ
れらの仕事関数、また阻止層４３の構成材料はこの発明
の範囲内の一例にすぎず他の好適な材料に変更できる。
【００４０】また、上述の実施例で述べた製造方法は単
なる例示にすぎない。従って、この発明の電界効果トラ
ンジスタが上述の製造方法に拘束されるものではない。
なる例示にすぎない。従って、この発明の電界効果トラ
ンジスタが上述の製造方法に拘束されるものではない。
【００４１】
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタによれば、ＬＤＤ構造に
おいてｎ- 層が形成されていた部分に当たる基板部分上
にもゲート電極即ち端部ゲート部分が設けられた構造に
なるのでこの端部ゲート部分によってこの端部ゲート部
分下の基板部分のキャリア密度を制御することができ
る。このため、ｎ- 層が形成されていた部分での抵抗増
加を軽減できるから、ＬＤＤ構造で問題とされていたソ
ース領域及びドレイン領域間の直列抵抗増加を従来より
軽減できる。
の発明の電界効果トランジスタによれば、ＬＤＤ構造に
おいてｎ- 層が形成されていた部分に当たる基板部分上
にもゲート電極即ち端部ゲート部分が設けられた構造に
なるのでこの端部ゲート部分によってこの端部ゲート部
分下の基板部分のキャリア密度を制御することができ
る。このため、ｎ- 層が形成されていた部分での抵抗増
加を軽減できるから、ＬＤＤ構造で問題とされていたソ
ース領域及びドレイン領域間の直列抵抗増加を従来より
軽減できる。
【００４２】また、主ゲート部分及び端部ゲート部分各
々の構成材料を仕事関数に着目して適正化してあるの
で、この電界効果トランジスタでは、端部ゲート部分下
のトランジスタ部分がオン状態になっても、ゲート電圧
がより高くされて主ゲート部分下のトランジスタ部分が
オン状態になるまではドレイン電流は流れない。このた
め、サブスレッショルド特性は主ゲート部分下のトラン
ジスタ部分によって主に決まる。つまり、この電界効果
トランジスタは、端部ゲート電極下の基板部分がホット
キャリアによって劣化してもその影響を受けずらいもの
となるので、従来のものに比べ、閾値電圧、サブスレッ
ショルド係数、ｇm 等の変動が生じにくいものになる。
々の構成材料を仕事関数に着目して適正化してあるの
で、この電界効果トランジスタでは、端部ゲート部分下
のトランジスタ部分がオン状態になっても、ゲート電圧
がより高くされて主ゲート部分下のトランジスタ部分が
オン状態になるまではドレイン電流は流れない。このた
め、サブスレッショルド特性は主ゲート部分下のトラン
ジスタ部分によって主に決まる。つまり、この電界効果
トランジスタは、端部ゲート電極下の基板部分がホット
キャリアによって劣化してもその影響を受けずらいもの
となるので、従来のものに比べ、閾値電圧、サブスレッ
ショルド係数、ｇm 等の変動が生じにくいものになる。
【図１】（Ａ）及び（Ｂ）は、実施例の電界効果トラン
ジスタをそれぞれ示した断面図である。
ジスタをそれぞれ示した断面図である。
【図２】（Ａ）〜（Ｃ）は、実施例の電界効果トランジ
スタの製法例を示した工程図である。
スタの製法例を示した工程図である。
【図３】（Ａ）〜（Ｃ）は、実施例の電界効果トランジ
スタの製法例を示した図２に続く工程図である。
スタの製法例を示した図２に続く工程図である。
【図４】（Ａ）〜（Ｃ）は、実施例の電界効果トランジ
スタの製法例を示した図３に続く工程図である。
スタの製法例を示した図３に続く工程図である。
【図５】（Ａ）及び（Ｂ）は、従来技術の説明に供する
図である。
図である。
３１：半導体基板 ３３：フィールド酸化膜 ３５：ゲート絶縁膜 ３７：ソース・ドレイン領域 ３９：低不純物濃度層 ４１：ゲート電極 ４１ａ：主ゲート部分 ４１ｂ，４１ｃ：端部ゲート部分 ４３：阻止層 ４５：絶縁膜 ４１ｘ：ｐ+ ポリシリコン ４１ｙ：ポリシリコン ４１ｚ：サイドウオール ５１：絶縁膜（中間絶縁膜）
Claims (5)
- 【請求項１】 ゲート電極を、第１の材料で構成した主
ゲート部分と、該主ゲート部分のソース・ドレイン領域
側の両端にそれぞれ設けられ第２の材料で構成した端部
ゲート部分との、３つの部分で構成してあり、 前記第１及び第２の材料を、当該電界効果トランジスタ
がｎチャネルのものの場合は前記第１の材料の方が前記
第２の材料より仕事関数が大きくなるように、又、当該
電界効果トランジスタがｐチャネルのものの場合は前記
第１の材料の方が前記第２の材料より仕事関数が小さく
なるように選択してあることを特徴とする電界効果トラ
ンジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 前記第１の材料と前記第２の材料とが熱処理により互い
に反応するものである場合、前記主ゲート部分及び端部
ゲート部分間に前記反応を阻止するための阻止層を設け
たことを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項１に記載の電界効果トランジスタ
において、 前記第１の材料と第２の材料とをｎ+ ポリシリコン及び
ｐ+ ポリシリコンの組から選択したことを特徴とする電
界効果トランジスタ。 - 【請求項４】 請求項１に記載の電界効果トランジスタ
において、 前記第１の材料をタングステンとし、前記第２の材料を
ｎ+ ポリシリコン及びｐ+ ポリシリコンから選択したこ
とを特徴とする電界効果トランジスタ。 - 【請求項５】 請求項１に記載の電界効果トランジスタ
において、 前記第１の材料を窒化チタン（ＴｉＮ）とし、前記第２
の材料をｎ+ ポリシリコン及びｐ+ ポリシリコンから選
択したことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2500092A JPH05226361A (ja) | 1992-02-12 | 1992-02-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2500092A JPH05226361A (ja) | 1992-02-12 | 1992-02-12 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226361A true JPH05226361A (ja) | 1993-09-03 |
Family
ID=12153703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2500092A Withdrawn JPH05226361A (ja) | 1992-02-12 | 1992-02-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226361A (ja) |
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| WO2005096387A3 (en) * | 2004-03-31 | 2006-02-02 | Intel Corp | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
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1992
- 1992-02-12 JP JP2500092A patent/JPH05226361A/ja not_active Withdrawn
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