JPH09237829A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 浅溝素子分離法を用いた半導体集積回路装置
において、ＭＯＳＦＥＴのしきい値電圧の低下およびそ
のＶｇ−Ｉｄ特性における線形領域に見られるキンクの
発生を防止する。 【解決手段】 半導体基板１の主面に形成されたｐ形ウ
ェル５およびｎ形ウェル６と、半導体基板１の主面に形
成された素子分離領域である埋込形の酸化シリコン２と
の境界部分であって、ｐチャネル形ＭＯＳＦＥＴＱｐお
よびｎチャネル形ＭＯＳＦＥＴＱｎのゲート電極１０の
下部に、高濃度ｐ形不純物領域７および高濃度ｎ形不純
物領域８を形成する。また、酸化シリコン２の下部に
は、高濃度ｎ形不純物領域３および高濃度ｐ形不純物領
域４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細かつ高集積な
相補形ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）により構成され
た論理回路、および記憶回路を有する半導体集積回路装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の動作速度が速くな
り、集積密度が高まるにつれてチップあたりの消費電力
が著しく増加するため、従来のＮＭＯＳデバイスやバイ
ポーラデバイスを用いて１チップに大規模な回路を構成
することが難しくなっている。このためＶＬＳＩの分野
では、消費電力が小さいだけでなく、雑音余裕を大きく
とれ、また、回路設計が容易なＣＭＯＳデバイスに対す
る要求が急激に高まっている。

【０００３】ＣＭＯＳデバイスは、ｎチャネル形ＭＯＳ
ＦＥＴとｐチャネル形ＭＯＳＦＥＴとが直列に配置され
た構成となっているものである。その製造方法は、昭和
５９年１１月３０日、株式会社オーム社発行、「ＬＳＩ
ハンドブック」、ｐ４０２〜ｐ４０５に詳しく記載され
ているが、簡単に説明すると以下のとおりである。

【０００４】半導体基板の主面上に形成したｐ形ウェル
とｎ形ウェルにチャネルイオンを注入してチャネル領域
を形成した後、ゲート酸化膜を形成し、多結晶シリコン
膜からなるゲート電極を形成する。

【０００５】次に、低濃度のソース領域およびドレイン
領域を形成するために、ゲート電極をマスクにして不純
物イオンを注入し、ｐ形ウェルにｎ形不純物から成るｎ
形半導体領域を、ｎ形ウェルにｐ形不純物から成るｐ形
半導体領域をそれぞれ形成して、ｎチャネル形ＭＯＳＦ
ＥＴとｐチャネル形ＭＯＳＦＥＴとから構成されるＣＭ
ＯＳデバイスが完成する。

【０００６】

【発明が解決しようとする課題】近年、半導体集積回路
装置の微細化が進むにつれ、更なる高集積化の要求が増
大している。したがって、高集積化を実現するために
は、素子を微細化し、さらに素子分離領域の面積を微細
化しなければならない。

【０００７】しかし、従来より用いられているＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法では、素子分離領
域と活性領域との境界部分にバーズビークが存在するた
め、更なる微細化に伴う素子分離面積の低減には対応し
難く、微細な面積での素子分離が困難となる。

【０００８】そこで、ＬＯＣＯＳ法に代わる素子分離方
法として、浅溝素子分離法が開発されているが、浅溝素
子分離法を用いてＭＯＳＦＥＴを形成すると、ＭＯＳＦ
ＥＴの動作特性に好ましくない影響が出ることを本発明
者は見い出した。以下、本発明者の見い出した問題点
と、その原因に関する検討結果を説明する。

【０００９】図１５に、浅溝素子分離法を用いて形成し
た場合のＭＯＳＦＥＴの動作特性を示す。特性曲線１５
１は、ゲート電圧（Ｖｇ）に対して、ドレイン電流（Ｉ
ｄ）の対数値をとって、Ｖｇ−ＬＯＧ（Ｉｄ）特性とし
て示したものであり、実験により経験的に得られる特性
である。

【００１０】特性曲線１５１のしきい値電圧はＶｇ₁ で
あり、設計値であるＶｇ₂ よりも低い値となっている。
また、特性曲線１５１は、ゲート電圧の低い線形領域に
おいていわゆるキンクＫを有するものである。この特性
は、本来線形であるはずの領域においてキンクＫを有す
るものであり、また、しきい値電圧Ｖｇ₁ は、設計値か
ら偏ったものであって、しきい値電圧の偏りおよびばら
つきを生じ、好ましくない。

【００１１】前記現象は、以下のように理解することが
できる。すなわち、特性曲線１５１で示されるＭＯＳＦ
ＥＴは、特性曲線１５２を有する第１のＭＯＳＦＥＴ
と、特性曲線１５３を有する第２のＭＯＳＦＥＴとが並
列接続されたものであるとモデリングすることができ
る。

【００１２】第１のＭＯＳＦＥＴのしきい値電圧はＶｇ
₂ であり、本来の設計値に相当するものである。第２の
ＭＯＳＦＥＴは、そのしきい値電圧がＶｇ₁ であり、第
１のＭＯＳＦＥＴよりも数桁低いドレイン電流で飽和す
るものである。

【００１３】すなわち、特性曲線１５１で示されるＭＯ
ＳＦＥＴのしきい値電圧を設計値であるＶｇ₂ よりも低
い値であるＶｇ₁ に低下させ、キンクＫを発生させてい
る原因は、第２のＭＯＳＦＥＴの存在であることが推察
できる。

【００１４】ここで、前記の第２のＭＯＳＦＥＴが、現
実のデバイスにおいていかなる構成により生じたもので
あるかを考察すれば、以下のように考えることができ
る。

【００１５】浅溝素子分離法を用いてＭＯＳＦＥＴを形
成した場合には、素子分離領域である誘電体と活性領域
である半導体基板主面とは平坦となっているため、活性
領域における誘電体との境界部分では、誘電体上に形成
されたゲート電極からの電界の寄与が無視できなくな
る。つまり、活性領域の境界部分に電界の集中を生じ、
その境界領域では、ゲート電極のゲート幅方向における
中央領域、すなわち活性領域の中央部分に比べて、同じ
ゲート電圧であっても高い電界が加えられていることと
なり、低いゲート電圧でチャネル領域に反転層を形成す
ることとなる。すなわち、ソース・ドレイン間の導通を
開始することとなる。しかし、素子分離領域である誘電
体上のゲート電極からの電界の作用は、境界部分に限ら
れるため、その実効的なゲート幅は狭く、低いドレイン
電流で飽和することとなる。

【００１６】前記の境界部分に形成されるチャネルが前
記第２のＭＯＳＦＥＴに対応し、本来のゲート電極幅全
域にわたって形成されるチャネルが前記第１のＭＯＳＦ
ＥＴに対応すると考えられる。

【００１７】なお、前記推論は、ＬＯＣＯＳ法による素
子分離においては、このような問題が生じ難いという経
験則とも一致する。すなわち、ＬＯＣＯＳ法においては
バーズビークの存在が境界部分における電界の集中を緩
和し、前記の問題を原理的に生じないと考えられるから
である。

【００１８】本発明は、前記の検討により得られた知見
に基づくものである。

【００１９】本発明の目的は、素子分離領域の面積を低
減してさらに高集積化した微細なＭＯＳＦＥＴを有する
半導体集積回路装置であっても、しきい値電圧の低下お
よびキンク発生のない半導体集積回路装置およびその製
造方法を提供することにある。

【００２０】本発明の他の目的は、しきい値電圧の低下
およびキンク発生の防止を施した製造方法であっても、
従来プロセスの大幅な変更を伴うことなく、簡易に従来
プロセスとの整合性よく前記問題を解決することができ
る製造技術を提供することにある。

【００２１】本発明のさらに他の目的は、浅溝素子分離
をさらに効果的に行うことができる技術を提供すること
にある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２４】（１）本発明の半導体集積回路装置は、半
導体基板主面に形成された浅溝に埋め込まれ、半導体基
板主面上に形成された半導体集積回路素子を電気的に分
離するための誘電体領域と、誘電体領域に囲まれ、ウェ
ルおよびしきい値電圧調整用不純物層を有する活性領域
と、を含む半導体集積回路装置であって、活性領域の誘
電体領域との境界部分には、ウェルの導電形と同一の導
電形を示す不純物が高濃度に導入されているものであ
る。

【００２５】このような半導体集積回路装置によれば、
活性領域の誘電体領域との境界部分に、ウェルの導電形
と同一の導電形を示す不純物が高濃度に導入されている
ため、浅溝素子分離法を用いて形成したＭＯＳＦＥＴで
あっても、そのしきい値電圧は低下せず、また、キンク
を発生することがない。

【００２６】すなわち、ＭＯＳＦＥＴのしきい値電圧の
低下およびキンクの発生は、前記したとおり、活性領域
の誘電体領域との境界部分において電界の集中が生じ、
これにより発生する局所的なチャネルによりソース・ド
レイン間の導通が開始して発生するものと考えられる。
そこで、本発明の半導体集積回路装置では、局所的なチ
ャネルが形成される境界部分の不純物濃度を高め、この
部分でのしきい値電圧が高くなるよう、つまり、電界集
中が発生しても反転層が形成され難くしたものである。

【００２７】このような対策を講じることにより、境界
部分でのチャネル形成はＭＯＳＦＥＴのゲート電極幅方
向の中央部で形成されるチャネルよりも高いゲート電圧
で形成されることとなり、ＭＯＳＦＥＴのしきい値電圧
は本来の設計値となり、キンク発生の問題も解消され
る。

【００２８】（２）本発明の半導体集積回路装置は、前
記（１）に記載の半導体集積回路装置であって、浅溝の
底部領域には、ウェルの導電形と同一の導電形を示す不
純物が高濃度に導入されているものである。

【００２９】このような半導体集積回路装置によれば、
浅溝の底部領域にウェルの導電形と同一の導電形を示す
不純物が高濃度に導入されているため、この不純物領域
をチャネルストッパとして作用させ、素子分離を効果的
に行うことが可能となる。

【００３０】（３）本発明の半導体集積回路装置は、前
記（１）または（２）に記載の半導体集積回路装置であ
って、境界部分または浅溝の底部領域の不純物濃度は、
しきい値電圧調整用不純物層に導入される不純物の濃度
よりも高濃度であることを特徴とするものである。

【００３１】このような半導体集積回路装置によれば、
境界部分または浅溝の底部領域の不純物濃度をしきい値
電圧調整用不純物層に導入される不純物の濃度よりも高
濃度とするため、前記（１）の効果を安定的に引き出す
ことができる。つまり、しきい値電圧調整用の不純物の
導入により、境界部分の導電形が反転したり、また、ゲ
ート電極幅方向の中央部で形成されるチャネル領域より
も不純物濃度が低くなることを防ぎ、確実に境界部分の
しきい値電圧を上昇させることができる。

【００３２】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）に記載の半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面上に、シリコンに対してエッチング選択性を有す
る物質の薄膜を形成する工程と、（ｂ）薄膜をパターニ
ングしてマスクとし、半導体基板をエッチングして浅溝
を形成する工程と、（ｃ）マスクである薄膜を等方性エ
ッチングすることにより浅溝の開口部領域を露出する工
程と、（ｄ）等方性エッチングされた薄膜をマスクと
し、浅溝の前記開口部領域に不純物を導入する工程と、
を含むことを特徴とするものである。

【００３３】このような半導体集積回路装置の製造方法
によれば、シリコンに対してエッチング選択性を有する
物質の薄膜をマスクとして、浅溝の形成および浅溝開口
部領域への不純物の導入を行うことができる。しかも、
浅溝開口部領域への不純物導入に際しては新たにマスク
を形成する必要はなく、浅溝形成時のマスクをその端部
を僅かに等方性エッチングするのみで再度利用すること
が可能でありプロセスの簡略化、省力化に寄与でき、ま
た、従来プロセスとの整合性も担保することができる。
さらに、等方性エッチングされた薄膜のマスクは浅溝開
口部領域への不純物導入について自己整合であり、この
点においてもプロセスの簡略化をすることができる。

【００３４】なお、シリコンに対してエッチング選択性
を有する物質としてシリコン窒化物を例示することがで
きるが、これに限られず、酸化アルミニウム等金属酸化
物を用いてもよい。

【００３５】（５）本発明の半導体集積回路装置の製造
方法は、前記（４）に記載の製造方法であって、（ｄ）
の工程において、同時に、浅溝の底部領域に不純物を導
入することを特徴とするものである。

【００３６】このような半導体集積回路装置の製造方法
によれば、前記（ｄ）の工程において、同時に、浅溝の
底部領域に不純物を導入するため、浅溝開口部領域への
不純物の導入と同時に誘電体分離領域の下部にチャネル
ストッパを形成することができ、プロセスの簡略化およ
び従来プロセスとの整合性を良くすることができる。

【００３７】（６）本発明の半導体集積回路装置の製造
方法は、前記（４）または（５）に記載の製造方法であ
って、（ｄ）の工程において、ウェルを形成するための
不純物の導入、またはしきい値調整用不純物層を形成す
るための不純物の導入、を同時に行うことを特徴とする
ものである。

【００３８】このような半導体集積回路装置の製造方法
によれば、前記（ｄ）の工程においてウェルを形成する
ための不純物の導入またはしきい値調整用不純物層を形
成するための不純物の導入を同時に行うため、浅溝底部
領域の不純物濃度をさらに増すことができ、素子分離を
さらに効果的に行うことができる。具体的には、素子分
離に設計余裕を生じ、浅溝の深さをさらに浅くすること
ができ、プロセスの簡略化およびタクトタイムの向上に
よるコスト削減を促すことができる。

【００３９】（７）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）に記載の半導
体集積回路装置の製造方法であって、境界部分への不純
物の導入は、自己整合的に行われることを特徴とするも
のである。

【００４０】このような半導体集積回路装置の製造方法
によれば、境界領域への不純物の導入を自己整合的に行
なうため、不純物導入のためのマスクを別途形成する必
要がなく、その結果、コスト削減や歩留まりの向上に寄
与することができる。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００４２】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の一例を示したもので
あり、（ａ）は上面図、（ｂ）は（ａ）におけるＢ−Ｂ
断面図、（ｃ）は（ａ）におけるＣ−Ｃ断面図を示す。

【００４３】本実施の形態の半導体集積回路装置は、半
導体基板１の主面上にｐチャネル形ＭＯＳＦＥＴＱｐお
よびｎチャネル形ＭＯＳＦＥＴＱｎを有し、ＣＭＯＳ構
造を有するものである。

【００４４】半導体基板１の主面には、素子分離領域で
ある埋込形の酸化シリコン２が形成され、その酸化シリ
コン２の下部には、高濃度ｎ形不純物領域３および高濃
度ｐ形不純物領域４が形成されている。高濃度ｎ形不純
物領域３および高濃度ｐ形不純物領域４は各々ｐチャネ
ル形ＭＯＳＦＥＴＱｐおよびｎチャネル形ＭＯＳＦＥＴ
Ｑｎの下部に形成される。

【００４５】また、半導体基板１の主面には、ｐ形ウェ
ル５およびｎ形ウェル６が形成され、半導体基板１およ
びｐ形ウェル５と酸化シリコン２との境界領域には、高
濃度ｐ形不純物領域７が形成され、半導体基板１および
ｎ形ウェル６と酸化シリコン２との境界領域には、高濃
度ｎ形不純物領域８が形成されている。

【００４６】ｎチャネル形ＭＯＳＦＥＴＱｎは、半導体
基板１の主面に形成されたｐ形ウェル５の上部にゲート
絶縁膜９を介して形成されたゲート電極１０と、そのゲ
ート電極１０の両側の半導体基板１の主面に形成された
低濃度不純物領域であるｎ^-半導体領域１１および高濃
度不純物領域であるｎ⁺ 半導体領域１２とから構成され
る。ｎ^- 半導体領域１１およびｎ⁺ 半導体領域１２はＬ
ＤＤ構造のソースおよびドレインとなる。

【００４７】ｐチャネル形ＭＯＳＦＥＴＱｐは、半導体
基板１の主面に形成されたｎ形ウェル６の上部にゲート
絶縁膜９を介して形成されたゲート電極１０と、そのゲ
ート電極１０の両側の半導体基板１の主面に形成された
低濃度不純物領域であるｐ^-半導体領域１３および高濃
度不純物領域であるｐ⁺ 半導体領域１４とから構成され
る。ｐ^- 半導体領域１３およびｐ⁺ 半導体領域１４から
なるソースおよびドレインがＬＤＤ構造となるのはＭＯ
ＳＦＥＴＱｎと同様である。

【００４８】ゲート電極１０の側面にはサイドウォール
スペーサ１５が形成され、ゲート電極１０の下部のｐ形
ウェル５およびｎ形ウェル６にはしきい値電圧制御層１
６が形成されている。

【００４９】高濃度ｐ形不純物領域７および高濃度ｎ形
不純物領域８は、酸化シリコン２の上部に形成されたゲ
ート電極１０からの電界集中による反転層の形成を防止
する作用を持つものであり、その不純物濃度は、しきい
値電圧制御層１６に導入された不純物の濃度よりも高く
なるよう製造されるものである。

【００５０】次に、前記の半導体集積回路装置の製造方
法を図２〜図１４を用いて説明する。

【００５１】図２〜図１４は、本発明の一実施の形態で
ある半導体集積回路装置の製造方法の一例を示したもの
であり、（ａ）は上面図、（ｂ）は（ａ）におけるＢ−
Ｂ断面図、（ｃ）は（ａ）におけるＣ−Ｃ断面図を示
す。

【００５２】まず、図２に示すように、ｐ形シリコン単
結晶で構成された半導体基板１の主面上を１０ｎｍ程度
酸化して酸化シリコン膜１７を形成し、その上に窒化シ
リコン膜１８を１００ｎｍ程度堆積する（図２）。

【００５３】次に、素子分離用の浅溝を形成したい部分
の窒化シリコン膜１８を、ホトリソグラフィ技術により
パターニングしたレジスト１９をマスクとして、エッチ
ング技術を用いて除去する（図３）。

【００５４】次に、レジスト１９を除去した後、残った
窒化シリコン膜１８をマスクとして半導体基板１に浅溝
を公知の異方性エッチング技術により形成する（図
４）。

【００５５】次に、前工程においてマスクとして使用し
た窒化シリコン膜１８をアッシングなどの等方性エッチ
ングにより３０ｎｍ程度除去し、浅溝開口部の角２０を
露出させる（図５）。

【００５６】次に、ホトリソグラフィ技術により形成し
たレジスト２１と等方性エッチングによりその角を除去
した窒化シリコン膜１８とをマスクとして、ｎチャネル
形ＭＯＳＦＥＴＱｎの形成される領域にｐ形不純物、例
えばB （ボロン）をイオン打ち込みにより導入する（図
６）。これにより、任意の浅溝の開口部に高濃度ｐ形不
純物領域７、および任意の浅溝の底部に高濃度ｐ形不純
物領域４を形成する。

【００５７】次に、ホトリソグラフィ技術により形成し
たレジスト２２と等方性エッチングによりその角を除去
した窒化シリコン膜１８とをマスクとして、ｐチャネル
形ＭＯＳＦＥＴＱｐの形成される領域にｎ形不純物、例
えばＰ（リン）をイオン打ち込みにより導入する（図
７）。これにより、任意の浅溝の開口部に高濃度ｎ形不
純物領域８、および任意の浅溝の底部に高濃度ｎ形不純
物領域３を形成する。

【００５８】ここで、高濃度ｐ形不純物領域７、高濃度
ｐ形不純物領域４、高濃度ｎ形不純物領域８および高濃
度ｎ形不純物領域３に導入する不純物の濃度は、５×１
０¹²atoms/cm² 以上とすることができる。

【００５９】なお、前記のように、浅溝の形成と浅溝開
口部への不純物の導入とは、窒化シリコン膜１８による
一枚のマスクで行うことができる。これは、窒化シリコ
ン膜１８がシリコンに対してエッチング選択性を有する
物質であることを利用したものである。すなわち、シリ
コンと窒化シリコンとの何れか一方のみエッチングされ
たりされなかったりすることが、エッチャントあるいは
エッチングガスの選択により可能であることを利用し、
浅溝の形成においてはシリコンがエッチングされる条件
においてエッチングを実行し、浅溝開口部への不純物の
導入のためのマスクの形成においては窒化シリコンがエ
ッチングされる条件においてエッチングを実行するもの
である。これにより、マスクを追加することなく浅溝開
口部への不純物の導入ができ、さらにその不純物の導入
は自己整合的に行われるというメリットも加わる。

【００６０】次に、基板全面にＣＶＤ（Chemical Vapor
Deposition)法等により、たとえば酸化シリコン膜２３
を形成し、浅溝内に酸化シリコンを埋め込む（図８）。
ここでは、絶縁体として酸化シリコンを例示したが、酸
化アルミニウム等であってもよい。

【００６１】次に、酸化シリコン膜２３をエッチバック
して半導体基板１の表面を平坦化し、埋込形の酸化シリ
コン２を形成する（図９）。ここで、窒化シリコン膜１
８をエッチバックのエッチングストッパとして用いるこ
とができる。すなわち、酸化シリコン膜２３をエッチン
グするに際して、窒化シリコン膜１８の検出を目標にエ
ッチングを進行することができる。このようにエッチバ
ックを行うことにより、先に形成した高濃度ｐ形不純物
領域７および高濃度ｎ形不純物領域８を過度なエッチン
グにより消失することなく、ジャストエッチを実現する
ことが容易となる。

【００６２】次に、ｎチャネル形ＭＯＳＦＥＴＱｎとな
る領域にｐ形不純物（たとえばＢ）をイオン注入法によ
り導入してｐ形ウェル５を形成し、ｐチャネル形ＭＯＳ
ＦＥＴＱｐとなる領域にｎ形不純物（たとえばＰ）をイ
オン注入法により導入してｎ形ウェル６を形成する（図
１０）。

【００６３】次に、ｐ形ウェル５およびｎ形ウェル６の
それぞれのチャネル領域にｐ形不純物（たとえばＢ）を
イオン注入して、しきい値電圧制御層１６を形成する
（図１１）。

【００６４】次に、ゲート絶縁膜９を約6.５ｎｍの膜厚
で形成した後、半導体基板１上にＣＶＤ法でリンを添加
した多結晶シリコン膜を堆積し、この多結晶シリコン膜
をエッチングしてゲート電極１０を形成する（図１
２）。

【００６５】次に、ゲート電極１０をマスクにしてｐ形
ウェル５にｎ形不純物（たとえばＡｓ）をイオン注入し
て、ｎチャネル形ＭＯＳＦＥＴＱｎの低濃度のｎ^- 半導
体領域１１を形成する。同様に、ゲート電極１０をマス
クにしてｎ形ウェル６にｐ形不純物（たとえばＢＦ₂)を
イオン注入して、ｐチャネル形ＭＯＳＦＥＴＱｐの低濃
度のｐ^- 半導体領域１３を形成する（図１３）。ｎ^- 半
導体領域１１およびｐ^- 半導体領域１３は、たとえば１
０²⁰atoms/cm² の不純物濃度で形成することができる。

【００６６】次に、半導体基板１上にＣＶＤ法で堆積し
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極１０の側壁にサイドウォ
ールスペーサ１５を形成する（図１４）。

【００６７】次に、ゲート電極１０とサイドウォールス
ペーサ１５をマスクにして、ｐ形ウェル５にｎ形不純物
（たとえばＡｓ）をイオン注入し、ｎチャネル形ＭＯＳ
ＦＥＴＱｎの高濃度のｎ⁺ 半導体領域１２を形成する。
同様に、ｎ形ウェル６にｐ形不純物（たとえばＢＦ₂)を
イオン注入し、ｐチャネル形ＭＯＳＦＥＴＱｐの高濃度
のｐ⁺ 半導体領域１４を形成して図１に示す半導体集積
回路装置がほぼ完成する。ｎ⁺ 半導体領域１２およびｐ
⁺ 半導体領域１４は、たとえば１０²¹atoms/cm² の不純
物濃度で形成することができる。

【００６８】本実施の形態の半導体集積回路装置および
その製造方法によれば、以下のような効果を得ることが
できる。

【００６９】（１）ｐ形ウェル５およびｎ形ウェル６と
酸化シリコン２との境界部分に、高濃度ｐ形不純物領域
７および高濃度ｎ形不純物領域８を設けたため、素子分
離法として浅溝素子分離法を用いてもＭＯＳＦＥＴＱｎ
およびＱｐのしきい値電圧は低下せず、また、キンクを
発生することがない。

【００７０】（２）浅溝の底部に高濃度ｎ形不純物領域
３および高濃度ｐ形不純物領域４を形成したため、素子
分離を効果的に行うことが可能となる。

【００７１】（３）高濃度ｐ形不純物領域７および高濃
度ｎ形不純物領域８の不純物濃度をしきい値電圧制御層
１６に導入される不純物の濃度よりも高濃度とするた
め、高濃度ｎ形不純物領域８の導電形が反転したり、高
濃度ｐ形不純物領域７におけるしきい値電圧がｎチャネ
ル形ＭＯＳＦＥＴＱｎのゲート電極中央部におけるしき
い値電圧よりも低下することなく、前記（１）の効果を
安定的に引き出すことができる。

【００７２】（４）窒化シリコン膜１８を、浅溝の形成
および浅溝開口部領域への不純物の導入のためのマスク
に用いるため、複数のマスクを用いることなく自己整合
的に浅溝開口部領域への不純物の導入が可能となる。こ
れにより、従来プロセスとの整合性を損なうことなく前
記（１）の効果を引き出すことができる。

【００７３】（５）高濃度ｐ形不純物領域４と高濃度ｐ
形不純物領域７、もしくは高濃度ｎ形不純物領域３と高
濃度ｎ形不純物領域８を同時に形成するため、プロセス
を簡略化することができる。

【００７４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７５】たとえば、本実施の形態では高濃度ｐ形不
純物領域４，７または高濃度ｎ形不純物領域３，８とｐ
形ウェル５またはｎ形ウェル６とを別工程で製造する例
について説明したが、これを同時に行うものであっても
よい。この場合、高濃度ｐ形不純物領域４，７およびｐ
形ウェル５を製造する工程と、高濃度ｎ形不純物領域
３，８およびｎ形ウェル６を製造する工程とは、酸化シ
リコン２を製造する工程の前とすることが必要である。

【００７６】このような製造方法とすることにより、浅
溝底部領域である高濃度ｐ形不純物領域４および高濃度
ｎ形不純物領域３の不純物濃度をさらに増すことがで
き、素子分離を効果的に行なうことができるため、素子
分離の設計に余裕を生じ、浅溝の深さを浅くすることが
できる。これにより、プロセスの簡略化およびタクトタ
イムの向上によるコスト削減を促すことができる。

【００７７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００７８】（１）活性領域の誘電体領域との境界部分
に、ウェルの導電形と同一の導電形を示す不純物が高濃
度に導入されているため、浅溝素子分離法を用いて形成
したＭＯＳＦＥＴであっても、そのしきい値電圧は低下
せず、また、キンクを発生することがない。したがっ
て、従来より用いられているプロセスとの整合性を損な
うことなく、かつ、ＭＯＳＦＥＴの動作特性には影響を
与えることなく、素子分離面積を縮小し、半導体集積回
路装置の高集積化を可能とすることができる。

【００７９】（２）浅溝の底部領域にウェルの導電形と
同一の導電形を示す不純物が高濃度に導入されているた
め、この不純物領域をチャネルストッパとして作用さ
せ、素子分離を効果的に行うことが可能となる。

【００８０】（３）境界部分または浅溝の底部領域の不
純物濃度をしきい値電圧調整用不純物層に導入される不
純物の濃度よりも高濃度とするため、しきい値電圧調整
用の不純物の導入によって影響を受けることなく、前記
（１）の効果を安定的に引き出すことができる。

【００８１】（４）シリコンに対してエッチング選択性
を有する物質の薄膜をマスクとして用いるため、単一の
マスクで、浅溝の形成および浅溝開口部領域への不純物
の導入を行うことができる。これによりプロセスの簡略
化、省力化に寄与でき、また、従来プロセスの大幅な変
更なしに浅溝開口部領域への不純物の導入を行うことが
できる。

【００８２】（５）浅溝の底部領域への不純物の導入と
浅溝開口部領域への不純物の導入とを同時に行うため、
プロセスの簡略化および従来プロセスとの整合性を良く
することができる。

【００８３】（６）ウェルを形成するための不純物の導
入と浅溝の底部領域への不純物の導入とを同時に行うた
め、浅溝底部領域の不純物濃度を増すことができ、素子
分離をさらに効果的に行うことができる。この結果、素
子分離に設計余裕を生じ、浅溝の深さを浅くすることが
でき、プロセスの簡略化およびタクトタイムの向上によ
るコスト削減を促すことができる。

【００８４】（７）境界領域への不純物の導入を自己整
合的に行なうため、不純物導入のためのマスクを別途形
成する必要がなく、その結果、コスト削減や歩留まりの
向上に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示したものであり、（ａ）は上面図、（ｂ）
は（ａ）におけるＢ−Ｂ断面図、（ｃ）は（ａ）におけ
るＣ−Ｃ断面図を示す。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示したものであり、（ａ）は上面
図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示したものであり、（ａ）は上
面図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示したものであり、（ａ）は上
面図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示したものであり、（ａ）は上
面図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示したものであり、（ａ）は上
面図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示したものであり、（ａ）は上
面図、（ｂ）は（ａ）におけるＢ−Ｂ断面図、（ｃ）は
（ａ）におけるＣ−Ｃ断面図を示す。

【図１５】浅溝素子分離法を用いて形成した場合のＭＯ
ＳＦＥＴの動作特性を示した特性曲線である。

【符号の説明】

１ 半導体基板 ２ 酸化シリコン ３ 高濃度ｎ形不純物領域 ４ 高濃度ｐ形不純物領域 ５ ｐ形ウェル ６ ｎ形ウェル ７ 高濃度ｐ形不純物領域 ８ 高濃度ｎ形不純物領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ ｎ^- 半導体領域 １２ ｎ⁺ 半導体領域 １３ ｐ^- 半導体領域 １４ ｐ⁺ 半導体領域 １５ サイドウォールスペーサ １６ しきい値電圧制御層 １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ レジスト ２０ 浅溝開口部の角 ２１，２２ レジスト ２３ 酸化シリコン膜 １５１〜１５３ 特性曲線 Ｋ キンク Ｑｎ ｎチャネル形ＭＯＳＦＥＴ Ｑｐ ｐチャネル形ＭＯＳＦＥＴ Ｖｇ₁ ，Ｖｇ₂ しきい値電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板主面に形成された浅溝に埋め
   込まれ、前記半導体基板主面上に形成された半導体集積
   回路素子を電気的に分離するための誘電体領域と、前記
   誘電体領域に囲まれ、ウェルおよびしきい値電圧調整用
   不純物層を有する活性領域と、を含む半導体集積回路装
   置であって、 前記活性領域の前記誘電体領域との境界部分には、前記
   ウェルの導電形と同一の導電形を示す不純物が高濃度に
   導入されていることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記浅溝の底部領域には、前記ウェルの導電形と同一の
   導電形を示す不純物が高濃度に導入されていることを特
   徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記境界部分または前記浅溝の底部領域の不純物濃度
   は、前記しきい値電圧調整用不純物層に導入される不純
   物の濃度よりも高濃度であることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置の製造方法であって、 （ａ）半導体基板の主面上に、シリコンに対してエッチ
   ング選択性を有する物質の薄膜を形成する工程と、 （ｂ）前記薄膜をパターニングしてマスクとし、前記半
   導体基板をエッチングして浅溝を形成する工程と、 （ｃ）前記マスクである前記薄膜を等方性エッチングす
   ることにより前記浅溝の開口部領域を露出する工程と、 （ｄ）前記等方性エッチングされた薄膜をマスクとし、
   前記浅溝の前記開口部領域に不純物を導入する工程と、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
5. 【請求項５】 請求項４記載の製造方法であって、 前記（ｄ）の工程において、同時に、前記浅溝の底部領
   域に前記不純物を導入することを特徴とする半導体集積
   回路装置の製造方法。
6. 【請求項６】 請求項４または５記載の製造方法であっ
   て、 前記（ｄ）の工程において、ウェルを形成するための不
   純物の導入、またはしきい値調整用不純物層を形成する
   ための不純物の導入、を同時に行うことを特徴とする半
   導体集積回路装置の製造方法。
7. 【請求項７】 請求項１、２または３記載の半導体集積
   回路装置の製造方法であって、 前記境界部分への不純物の導入は、自己整合的に行われ
   ることを特徴とする半導体集積回路装置の製造方法。