CN1324687C - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan-1(W2/T)＜α≤tan-1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜(13)向第2侧面(10A2)及第5侧面(10A5)内离子注入杂质(231、232)。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，具体地说，涉及具有DRAM电容的半导体装置的制造方法。
背景技术
具有DRAM电容的传统的半导体装置的制造方法中，按照顺序执行以下工序：(a)在硅基板的顶面内部分形成元件分离绝缘膜的工序；(b)从与硅基板的顶面垂直的方向离子注入杂质，在元件形成区域内的硅基板内，形成都为p型的沟道掺杂区域、沟道切除区域及阱区的工序；(c)通过热氧化法，在元件形成区域内的硅基板的顶面上形成栅绝缘膜的工序；(d)在栅绝缘膜上形成栅电极的工序；(e)在硅基板的顶面内，形成成对夹着栅电极下方的沟道形成区域的都为n型的源极区及漏极区的工序；(f)在整个面形成第1层间绝缘膜的工序；(g)在第1层间绝缘膜内形成与漏极区连接的第1接触插塞的工序；(h)形成与第1接触插塞连接的位线的工序；(i)在整个面形成第2层间绝缘膜的工序；(j)在第1及第2层间绝缘膜内形成与源极区连接的第2接触插塞的工序；(k)在整个面形成第3层间绝缘膜的工序；(l)在第3层间绝缘膜内形成与第2接触插塞连接的电容下部电极的工序；(m)在电容下部电极上形成电容介质膜的工序；(n)在电容介质膜上形成电容上部电极的工序。
另外，例如在下述专利文献1～3公开了具备在硅基板内形成沟道掺杂区域的工序的半导体装置的制造方法。
[专利文献1]
特开平10-65153号公报
[专利文献2]
特开平9-237829号公报
[专利文献3]
特开平8-250583号公报
但是，根据传统的半导体装置的制造方法，在沟道掺杂区域形成后形成栅绝缘膜。从而，沟道掺杂区域内包含的杂质的一部分通过用于形成栅绝缘膜的热处理，吸到栅绝缘膜中。结果，沟道掺杂区域的杂质浓度低于期望值，因而存储单元晶体管的阈值电压降低。特别地，元件分离绝缘膜和沟道掺杂区域的边界部分中这样的倾向显著，若沟道掺杂区域的宽度狭小到一定值，则发生存储单元晶体管的阈值电压显著降低的现象(所谓逆狭效应：inverse narrow widtheffect)发生。
在沟道掺杂区域形成时通过离子注入比期望值浓度高的p型杂质，可以补偿杂质浓度的降低。但是，由于该高浓度的p型杂质也注入形成有n型的源极区及漏极区的预定区域内，因而产生以下的问题。
由于源极区及漏极区的杂质浓度降低，源极区和第2接触插塞的接触电阻上升。结果，存储单元晶体管的性能降低，从而有数据的写入特性劣化的问题。
另外，在源极区和沟道形成区域的边界部分及源极区和元件分离绝缘膜的边界部分，电场强度变高。结果，结泄漏电流增加，从而有DRAM的装置特性(例如刷新特性)劣化的问题。
本发明鉴于解决相关问题而提出，其目的在于提供：不会使写入特性和刷新特性劣化，可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。
发明内容
根据第一发明的半导体装置的制造方法，具备以下工序：(a)在半导体基板的主面上形成类似H字状的第1掩模材料和类似H字状的第2掩模材料的工序，其中，第1掩模材料具有沿平面视图第1方向按照该顺序连接的第1～第3部分，沿与第1方向垂直的平面视图第2方向的第2部分的尺寸比沿第2方向的第1及第3部分的各尺寸小，第2掩模材料具有沿第1方向按照该顺序连接的第4～第6部分，沿第2方向的第5部分的尺寸比沿第2方向的第4及第6部分的各尺寸小，第1及第4部分、第2及第5部分以及第3及第6部分，分别相互隔开并沿第2方向排列；(b)用第1及第2掩模材料作为刻蚀掩模对半导体基板进行刻蚀，在主面内形成凹部的工序，其中，凹部具有由第1～第3部分的下方的半导体基板分别规定的第1～第3侧面和由第4～第6部分的下方的半导体基板分别规定的第4～第6侧面；(c)在主面上形成有第1及第2掩模材料的状态下，通过从第2方向的斜上方离子注入杂质，仅仅在第1～第6侧面中的第2及第5侧面内，分别形成第1导电型的第1沟道掺杂区域的工序；(d)在工序(c)后执行，通过填充凹部内而形成元件分离绝缘膜，将在工序(a)中形成第1及第2掩模材料的部分半导体基板，分别规定为第1及第2元件形成区域的工序；(e)在第1及第2元件形成区域内的主面内，分别形成第1导电型的第2沟道掺杂区域的工序；(f)在工序(c)后执行，除去第1及第2掩模材料的工序；(g)在工序(f)后执行，在第1及第2元件形成区域内的主面上，分别形成绝缘膜的工序；(h)在工序(g)获得的构造上，形成导电膜的工序；(i)通过对导电膜进行构图，在工序(a)中形成第2及第5部分的各部分的主面的上方，分别形成沿第2方向延伸的栅电极的工序；(j)在工序(a)中形成第1及第4部分的各部分的主面内，分别形成与第1导电型不同的第2导电型的第1源极·漏极区的工序；(k)在工序(a)中形成第3及第6部分的各部分的主面内，分别形成第2导电型的第2源极·漏极区的工序。
根据第二发明的半导体装置的制造方法，具备以下工序：(a)在半导体基板的主面上形成第1掩模材料、第2掩模材料和第3掩模材料的工序，其中，第1掩模材料具有沿平面视图第1方向按照该顺序连接的第1～第3部分，第2掩模材料具有沿第1方向按照该顺序连接的第4～第6部分，第3掩模材料具有沿第1方向按照该顺序连接的第7～第9部分，第3、第4及第9部分相互隔开并沿与第1方向垂直的平面视图第2方向按照该顺序排列，第2及第8部分相互隔开并沿第2方向排列，且第2及第5部分不沿第2方向排列；(b)用第1～第3掩模材料作为刻蚀掩模对半导体基板进行刻蚀，在主面内形成凹部的工序，其中，凹部具有由第1～第3部分的下方的半导体基板分别规定的第1～第3侧面，由第4～第6部分的下方的半导体基板分别规定的第4～第6侧面，以及由第7～第9部分的下方的半导体基板分别规定的第7～第9侧面；(c)在主面上形成有第1～第3掩模材料的状态下，通过从第2方向的斜上方离子注入杂质，仅仅在第2及第3侧面中的第2侧面内、第4及第5侧面中的第5侧面内，以及第8及第9侧面中的第8侧面内，分别形成第1导电型的第1沟道掺杂区域的工序；(d)在工序(c)后执行，通过填充凹部内而形成元件分离绝缘膜，将在工序(a)中形成第1～第3掩模材料的部分半导体基板，分别规定为第1～第3元件形成区域的工序；(e)在第1～第3元件形成区域内的主面内，分别形成第1导电型的第2沟道掺杂区域的工序；(f)在工序(c)后执行，除去第1～第3掩模材料的工序；(g)在工序(f)后执行，在第1～第3元件形成区域内的主面上，分别形成绝缘膜的工序；(h)在工序(g)获得的构造上，形成导电膜的工序；(i)通过对导电膜进行构图，在工序(a)中形成第2、第5及第8部分的各部分的主面的上方，分别形成沿第2方向延伸的栅电极的工序；(j)在工序(a)中形成第1、第6及第7部分的各部分的主面内，分别形成与第1导电型不同的第2导电型的第1源极·漏极区的工序；(k)在工序(a)中形成第3、第4及第9部分的各部分的主面内，分别形成第2导电型的第2源极·漏极区的工序。
根据第三发明的半导体装置的制造方法，具备以下工序：(a)在半导体基板的主面上形成绝缘膜的工序；(b)在绝缘膜上形成导电膜的工序；(c)通过导电膜及绝缘膜向主面内离子注入杂质，形成沟道掺杂区域的工序；(d)通过对导电膜进行构图，形成栅电极的工序；(e)通过向从栅电极露出的部分的主面内导入杂质，形成源极·漏极区的工序。
附图说明
图1是本发明的实施例1的半导体装置的构造的顶面图。
图2是图1所示半导体装置的截面构造的截面图。
图3是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图4是与图1对应的硅氮化膜的形成图案的顶面图。
图5是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图6是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图7是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图8是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图9是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图10是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图11是按照工序顺序表示本发明实施例1的半导体装置的制造方法的截面图。
图12是本发明的实施例2的半导体装置的构造的顶面图。
图13是沿图12所示线XIII-XIII的位置的截面构造的截面图。
图14是与图12的部分对应的硅氮化膜的形成图案的顶面图。
图15是按照工序顺序表示本发明实施例2的半导体装置的制造方法的截面图。
图16是按照工序顺序表示本发明实施例2的半导体装置的制造方法的截面图。
图17是按照工序顺序表示本发明实施例2的半导体装置的制造方法的截面图。
图18是按照工序顺序表示本发明实施例2的半导体装置的制造方法的截面图。
图19是按照工序顺序表示本发明实施例2的半导体装置的制造方法的截面图。
图20是按照工序顺序表示本发明实施例3的半导体装置的制造方法的截面图。
图21是按照工序顺序表示本发明实施例3的半导体装置的制造方法的截面图。
图22是按照工序顺序表示本发明实施例4的半导体装置的制造方法的截面图。
图23是按照工序顺序表示本发明实施例4的半导体装置的制造方法的截面图。
图24是本发明的实施例5的半导体装置的构造的顶面图。
图25是沿图24所示线XXV-XXV的位置的截面构造的截面图。
图26是按照工序顺序表示本发明实施例5的半导体装置的制造方法的截面图。
图27是按照工序顺序表示本发明实施例5的半导体装置的制造方法的截面图。
图28是按照工序顺序表示本发明实施例6的半导体装置的制造方法的截面图。
图29是按照工序顺序表示本发明实施例6的半导体装置的制造方法的截面图。
图30是按照工序顺序表示本发明实施例6的半导体装置的制造方法的截面图。
图31是按照工序顺序表示本发明实施例6的半导体装置的制造方法的截面图。
图32是按照工序顺序表示本发明实施例7的半导体装置的制造方法的截面图。
图33是按照工序顺序表示本发明实施例7的半导体装置的制造方法的截面图。
图34是按照工序顺序表示本发明实施例7的半导体装置的制造方法的截面图。
图35是按照工序顺序表示本发明实施例7的半导体装置的制造方法的截面图。
图36是本发明的实施例8的半导体装置的构造的顶面图。
具体实施方式
实施例1
图1是本发明的实施例1的半导体装置的构造的顶面图。由元件分离绝缘膜4规定具有类似H字状的顶面构造的元件形成区域AR1、AR2。元件形成区域AR1、AR2相互隔开并沿Y方向排列。
在元件形成区域AR1内，形成具有源极区1S、漏极区1D、沟道掺杂区域1C及栅极结构3的第1晶体管。同样，在元件形成区域AR2内，形成具有源极区2S、漏极区2D、沟道掺杂区域2C及栅极结构3的第2晶体管。图1所示例中，第1晶体管具有的栅极结构3与第2晶体管具有的栅极结构3相互连接。第1及第2晶体管，例如，是DRAM的存储单元晶体管、构成外围电路的晶体管以及构成逻辑电路的晶体管等。以下，以第1及第2晶体管都为n沟道MOSFET的场合为例进行说明。
源极区1S、沟道掺杂区域1C及漏极区1D沿X方向按照该顺序排列。同样，源极区2S、沟道掺杂区域2C及漏极区2D，沿X方向按照该顺序排列。源极区1S及源极区2S、沟道掺杂区域1C及沟道掺杂区域2C以及漏极区1D及漏极区2D分别相互隔开并沿Y方向排列。沟道掺杂区域1C和沟道掺杂区域2C的间隔W1比源极区1S和源极区2S的间隔W2及漏极区1D和漏极区2D的间隔W2宽。
图2是图1所示半导体装置的截面构造的截面图。图2的(A)、(B)、(C)分别表示沿图1所示线IIA-IIA、IIB-IIB、IIC-IIC的位置的截面构造。
图3、5～11是按照工序顺序表示本实施例1的半导体装置的制造方法的截面图。各图的(A)～(C)分别对应于图2的(A)～(C)。
参照图3，首先，在n型的硅基板10的顶面上，硅氧化膜及硅氮化膜按照该顺序在整个面形成。但是，也可形成硅氧氮化膜来取代硅氧化膜。另外，也可形成多晶硅膜或硅氮化膜和多晶硅膜的淀积膜来取代硅氮化膜。接着，通过对这些膜构图，形成硅氧化膜20及硅氮化膜21。接着，用硅氮化膜21作为刻蚀掩模，通过各向异性干刻蚀法，以规定的膜厚刻蚀硅基板10。从而，在硅基板10的顶面内形成凹部22。接着，采用氧化炉或单叶式的灯氧化装置，通过900～1150℃左右的热氧化法在凹部22的侧面及底面上形成数nm～数十nm左右的膜厚的硅氧化膜13。从而，恢复因形成凹部22的刻蚀损害而在硅基板10内产生的结晶缺陷。
图4是表示与图1对应的硅氮化膜21的形成图案的顶面图。元件形成区域AR1对应的硅氮化膜21(图4中的符号21a)，具有沿X方向按照该顺序连接的第1部分211、第2部分212及第3部分213。硅氮化膜21a具有类似H字状的顶面构造，沿Y方向的第2部分212的尺寸比沿Y方向的第1部分211及第3部分213的各尺寸小。同样，元件形成区域AR2对应的硅氮化膜21(图4中的符号21b)具有沿X方向按照该顺序连接的第4部分214、第5部分215及第6部分216。硅氮化膜21b具有类似H字状的顶面构造，沿Y方向的第5部分215的尺寸比沿Y方向的第4部分214及第6部分216的各尺寸小。第1部分211及第4部分214，第2部分212及第5部分215以及第3部分213及第6部分216，分别相互隔开并沿Y方向排列。另外，凹部22由第1～第6部分211～216的下方的硅基板10规定，具有第1～第6侧面10A1～10A6。
在图3之后接着参照图5，接着，在形成有硅氧化膜20及硅氮化膜21的状态下，以1E11/cm2～1E14/cm2左右的浓度从Y方向的斜上方离子注入B、BF2或In等的p型杂质231、232。该离子注入如图1中箭头Y1、Y2所示，从+Y及-Y的两个方向顺序进行。
另外，当定义图4所示第1部分211和第4部分214的间隔及第3部分213和第6部分216的间隔为W2，第2部分212和第5部分215的间隔为W1，硅氧化膜20及硅氮化膜21的合计的膜厚为T时，作为离子注入的注入角度α(即杂质231、232的注入方向和硅基板10的顶面的法线方向所成的角度)，采用tan-1(W2/T)＜α≤tan-1(W1/T)的关系成立范围内的注入角度。
在该范围内规定注入角度α后，通过硅氧化膜13向图4所示第2侧面10A2及第5侧面10A5内离子注入杂质231、232。结果，如图5的(A)所示，在元件形成区域AR1、AR2内的硅基板10的顶面内，分别形成p型的沟道掺杂区域51、52。另一方面，由于硅氧化膜20及硅氮化膜21的屏蔽效应，图4所示第1侧面10A1、第3侧面10A3、第4侧面10A4及第6侧面10A6内，不离子注入杂质231、232。结果，如图5的(B)所示，不形成沟道掺杂区域51、52。
参照图6，接着，通过采用涂敷法或高密度等离子的CVD法，在整个面形成具有完全填充凹部22内而获得的膜厚的硅氧化膜24。硅氧化膜24内也可以掺杂F、P、或B等的杂质。
参照图7，接着，通过CMP法研磨硅氧化膜24，直到硅氮化膜21的顶面露出为止。
参照图8，接着，为了调节元件分离绝缘膜4的顶面的高度，用HF等的水溶液将硅氧化膜24除去期望的膜厚。接着，用热磷酸溶液除去硅氮化膜21。
参照图9，接着，为了形成CMOS晶体管，通过硅氧化膜20向硅基板10内离子注入B等的杂质，形成p型的阱区11。图9的符号11表示阱区内杂质的浓度达到峰值的地方。接着，为了提高分离耐压，通过硅氧化膜20向硅基板10内离子注入B、BF2或In等的杂质，形成p型的沟道切除区域12。接着，为了调节晶体管的阈值电压，以1E11/cm2～1E14/cm2左右的浓度通过硅氧化膜20向硅基板10内离子注入B、BF2或In等的杂质。从而，在硅基板10的顶面内形成p型的沟道掺杂区域1C、2C。然后，通过灯退火法进行800～1100℃左右的热处理，激活离子注入硅基板10内的上述各杂质。
参照图10，接着，用HF等的水溶液除去硅氧化膜20。从而，元件形成区域AR1、AR2内的硅基板10的顶面露出。另外，硅氧化膜24的一部分被除去，成为硅氧化膜14，形成具有硅氧化膜13、14的沟槽型的元件分离绝缘膜4。接着，采用700～850℃左右的氧化炉或900～1100℃左右的灯氧化装置，在元件形成区域AR1、AR2内的硅基板10的顶面上形成作为栅绝缘膜的硅氧化膜151、152。但是，也可形成硅氧氮化膜或硅氧化膜和硅氧氮化膜的淀积膜来取代硅氧化膜151、152。接着，通过CVD法等，在硅氧化膜151、152及元件分离绝缘膜4上形成导电膜16。导电膜16是多晶硅膜、金属膜(W、Ti、Al、Cu等)、金属硅化膜、金属氮化膜，或它们的淀积膜。接着，通过CVD法等，在导电膜16上形成硅氮化膜17。但是，也可以形成硅氧化膜或硅氧化膜和硅氮化膜的淀积膜，来取代硅氮化膜17。
参照图11，接着，通过照相制版法及各向异性干刻蚀法，对硅氮化膜17构图。接着，用硅氮化膜17作为刻蚀掩模，通过各向异性干刻蚀法对导电膜16进行刻蚀。未刻蚀部分的导电膜16作为栅电极。接着，通过灯氧化法或通常的热氧化法，在O2、NO、N2O、NH3、及H2等的混合气体氛围中氧化或氮化导电膜16，形成绝缘膜18。
接着，用硅氮化膜17作为注入掩模，通过离子注入P、As或Sb等的杂质，在硅基板10的顶面内形成n型的源极区1S、2S及n型的漏极区1D、2D。通过以上的工序获得图2所示构造。
根据这样本实施例1的半导体装置的制造方法，在图5所示工序形成沟道掺杂区域51、52，在图9所示工序形成沟道掺杂区域1C、2C后，在图10所示工序形成作为栅绝缘膜的硅氧化膜151、152。从而，沟道掺杂区域51、52、1C、2C内包含的杂质的一部分即使由于形成栅绝缘膜的热处理而吸到栅绝缘膜中，与不形成沟道掺杂区域51、52的传统制法比较，可以抑制沟道掺杂区域的杂质浓度的降低。结果，可抑制第1及第2晶体管的阈值电压降低。
而且，如图1所示，栅极结构3的下方中，沟道掺杂区域51、52在元件分离绝缘膜4和沟道掺杂区域1C、2C的边界部分形成，因而可有效抑制逆狭效应的发生。
另外，图5所示工序中，由于从Y方向的斜上方离子注入p型杂质231、232，而且，离子注入的注入角度α规定在tan-1(W2/T)＜α≤tan-1(W1/T)的范围内，因而，仅仅在图4所示第1～第6侧面10A1～10A6中的第2侧面10A2及第5侧面10A5内自我整合地形成沟道掺杂区域51、52。从而，可适当避免由p型的沟道掺杂区域51、52的形成引起的n型的源极区1S、2S及漏极区1D、2D的杂质浓度的降低。
实施例2
本实施例2中，以适用于DRAM的存储单元的例说明上述实施例1的发明。
图12是本发明的实施例2的半导体装置的构造的顶面图。另外，图13是沿图12所示线XIII-XIII位置的截面构造的截面图。参照图12，由元件分离绝缘膜4规定多个元件形成区域AR(图12中的符号AR11、AR12、AR21、AR31、AR32)。属于存储单元阵列的同一列的元件形成区域AR11和元件形成区域AR31、以及属于同一列的元件形成区域AR12和元件形成区域AR32，分别相互隔开并沿Y方向排列。属于同一行的元件形成区域AR11和元件形成区域AR12、以及属于同一行的元件形成区域AR31和元件形成区域AR32，分别相互隔开并沿X方向排列。相对于元件形成区域AR11错开沿X方向的元件形成区域AR的形成间距的一半，形成元件形成区域AR21。即，构成所谓半间距单元。
参照图12、13，在1个元件形成区域AR内共用漏极区56D，形成2个存储单元晶体管。在漏极区56D形成与位线48连接的接触插塞32。在各源极区5S、6S上，分别形成与作为电容下部电极的多晶硅膜52、53连接的接触插塞30、31。由于构成半间距单元，因而属于不同行的元件形成区域AR内形成的源极区5S、6S以间隔W2相互隔开并沿Y方向排列。另外，属于不同行的元件形成区域AR内形成的漏极区56D以及沟道掺杂区域38、44以比间隔W2宽的间隔W1相互隔开并沿Y方向排列。
各元件形成区域AR内，形成与上述实施例1的沟道掺杂区域51、52相当的沟道掺杂区域5。与图5所示工序同样，通过将离子注入的注入角度α规定在tan-1(W2/T)＜α≤tan-1(W1/T)的范围内且从Y方向的斜上方离子注入p型杂质231、232，形成沟道掺杂区域5。从而，沟道掺杂区域5在沟道掺杂区域38、44内和漏极区56D内形成，但是不在源极区5S、6S内形成。本实施例2中，作为一例，间隔W1为370nm左右，间隔W2为110nm左右，膜厚T为120nm左右。
图15～19是按照工序顺序表示本实施例2的半导体装置的制造方法的截面图。首先，通过与上述实施例1同样的工序形成图15所示存储单元晶体管。
图14表示与图12的一部分对应、在元件分离绝缘膜4形成时的硅氮化膜21的形成图案的顶面图。元件形成区域AR11对应的硅氮化膜21(图14中的符号21a)具有沿X方向按照该顺序连接的第1部分211、第2部分212及第3部分213。同样，元件形成区域AR21对应的硅氮化膜21(图14中的符号21b)具有沿X方向按照该顺序连接的第4部分214、第5部分215及第6部分216。同样，元件形成区域AR31对应的硅氮化膜21(图14中的符号21c)具有沿X方向按照该顺序连接的第7部分217、第8部分218及第9部分219。
第3部分213、第4部分214以及第9部分219与源极区5S、6S对应。第2部分212、第5部分215及第8部分218与沟道掺杂区域38、44对应。第1部分211、第6部分216及第7部分217与漏极区56D对应。
第3部分213、第4部分214及第9部分219相互隔开并沿Y方向按照该顺序排列。第2部分212及第8部分218相互隔开并沿Y方向排列。第1部分211及第7部分217相互隔开并沿Y方向排列。第2部分212及第5部分215不沿Y方向排列，同样，第1部分211及第6部分216也不沿Y方向排列。另外，凹部22具有由第1～第9部分211～219的下方的硅基板10分别规定的第1～第9侧面10A1～10A9。
与图5所示工序同样，在硅氧化膜20及硅氮化膜21形成的状态下，通过将离子注入的注入角度α规定在tan-1(W2/T)＜α≤tan-1(W1/T)的范围内且从Y方向的斜上方离子注入p型杂质231、232，形成沟道掺杂区域5。结果，仅仅在第2侧面10A2及第3侧面10A3中的第2侧面10A2内、第4侧面10A4及第5侧面10A5中的第5侧面10A5内以及第8侧面10A8及第9侧面10A9中的第8侧面10A8内，形成沟道掺杂区域5。
参照图15，获得与图2同样的晶体管构造后，通过CVD法，在整个面形成硅氮化膜。接着，通过各向异性干刻蚀法对硅氮化膜进行深刻蚀，形成侧壁37、43。从而，获得具有硅氧化膜33、39、导电膜34、40、硅氮化膜35、41、绝缘膜36、42及侧壁37、43的栅极结构35、36。
参照图16，接着，通过涂敷法或CVD法，在整个面形成掺杂B或P等的杂质的硅氧化膜44，覆盖栅极结构35、36。接着，在O2、N2或H2的氛围中进行退火。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜44内形成分别与源极区5S、6S及漏极区56D连接的接触孔。接着，将这些接触孔内用掺杂了P、As或Sb等的杂质的多晶硅膜填充，分别形成与源极区55、65及漏极区56D连接的接触插塞30～32。
参照图17，接着，通过CVD法，在整个面形成硅氧化膜45。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜45内形成与接触插塞32连接的接触孔。接着，通过用TiN、TaN、WN、TiSi2或CoSi2等的阻挡金属膜46及W、Ti、Cu或Al等的金属膜47填充该接触孔，形成与接触插塞32连接的位线48。
参照图18，接着，通过CVD法，在整个面形成硅氧化膜49。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜45、49内形成分别与接触插塞30、31连接的接触孔。接着，通过用掺杂了P、As或Sb等的杂质的多晶硅膜填充这些接触孔，形成与接触插塞30、31分别连接的接触插塞50、51。根据随后形成的电容下部电极的材质，接触插塞50、51的材质可以是Ti、W、TiN、WN或TaN等。
参照图19，接着，通过CVD法，在整个面形成硅氧化膜56。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜56内形成与接触插塞50、51分别连接的凹部。接着，通过CVD法，在整个面形成掺杂了P、As或Sb等的杂质的多晶硅膜。接着，通过CMP法研磨该多晶硅膜，直到硅氧化膜56的顶面露出。从而，形成与接触插塞50、51分别连接的多晶硅膜52、53。多晶硅膜52、53作为电容下部电极。但是，也可形成Ti、W、TiN、WN、Pt、Ru等的金属膜来取代多晶硅膜52、53。
接着，通过采用HF的刻蚀法除去硅氧化膜56。但是，为了避免因处理中的机械压力导致多晶硅膜52、53损害，也可以不除去硅氧化膜56的底部。接着，在整个面形成SiO2、Si3N4、Ta2O5、Al2O3或HfO等的绝缘膜54。绝缘膜54作为电容介质膜。接着，多晶硅，在整个面形成Ti、W、Ti N、WN、Pt或Ru等的导电膜55。导电膜55作为电容上部电极。通过以上的工序获得图13所示构造。
若采用这样的本实施例2的半导体装置的制造方法，根据与上述实施例1同样的理由，可以抑制存储单元晶体管的阈值电压的降低及逆狭效应的发生。
另外，由于在源极区5S、6S内不形成沟道掺杂区域5，因而不会因p型的沟道掺杂区域5的形成引起n型的源极区5S、6S的杂质浓度降低。从而，由于源极区5S、6S和接触插塞30、31的接触电阻不上升，因而可避免数据的写入特性劣化。另外，由于源极区5S、6S的电场强度未变高，可以避免刷新特性劣化。
实施例3
图20、21是按照工序顺序表示本发明的实施例3的半导体装置的制造方法的截面图。首先，通过与上述实施例1同样的工序获得图8所示构造。接着，采用HF等的水溶液除去硅氧化膜20。参照图20，接着，在元件形成区域AR1、AR2内的硅基板10的顶面上形成作为栅绝缘膜的硅氧化膜151、152。接着，通过CVD法等，在硅氧化膜151、152及元件分离绝缘膜4上形成导电膜16。接着，通过CVD法等，在导电膜16上形成硅氮化膜17。
参照图21，接着，通过硅氮化膜17、导电膜16及硅氧化膜151、152，向硅基板10内离子注入B等的杂质。从而，形成p型的阱区11。接着，通过硅氮化膜17、导电膜16及硅氧化膜151、152，向硅基板10内离子注入B、BF2或In等的杂质。从而，形成p型的沟道切除区域12。接着，通过硅氮化膜17、导电膜16及硅氧化膜151、152，向硅基板10内离子注入B、BF2或In等的杂质。从而，形成p型的沟道掺杂区域1C、2C。然后，通过热处理，激活离子注入硅基板10内的上述各杂质。
接着，通过照相制版法及各向异性干刻蚀法，对硅氮化膜17进行构图。接着，用硅氮化膜17作为刻蚀掩模，通过各向异性干刻蚀法对导电膜16进行刻蚀。接着，通过灯氧化法等氧化导电膜16，形成绝缘膜18。接着，用硅氮化膜17作为注入掩模，通过离子注入P、As或Sb等的杂质，在硅基板10的顶面内形成n型的源极区1S、2S及n型的漏极区1D、2D。通过以上的工序获得图2所示构造。
这样，根据本实施例3的半导体装置的制造方法，以图20所示工序，形成作为栅绝缘膜的硅氧化膜151、152。然后，以图21所示工序，形成沟道掺杂区域1C、2C。从而，沟道掺杂区域1C、2C内包含的杂质不会通过用于形成栅绝缘膜的热处理而吸到栅绝缘膜中。结果，可以避免因沟道掺杂区域1C、2C的杂质浓度降低引起的阈值电压的降低及逆狭效应的发生。
从而，由于在沟道掺杂区域1C、2C形成时不必离子注入比期望值浓度高的p型杂质，因而可避免数据的写入特性及刷新特性的劣化。
另外，本实施例3中，虽然不形成沟道掺杂区域51、52也可获得上述效果，但是形成沟道掺杂区域51、52会更有效。
实施例4
图22、23是按照工序顺序表示本发明的实施例4的半导体装置的制造方法的截面图。首先，通过与上述实施例2同样的工序获得图15所示构造。参照图22，接着，通过CVD法等，在整个面形成覆盖栅极结构35、36的硅氧化膜44。接着，通过照相制版法及各向异性干刻蚀法，在硅氧化膜44内形成与源极区5S、6S及漏极区56D分别连接的接触孔60、62、61。
参照图23，接着，通过照相制版法，形成具有接触孔60、62的上方开口的图案的光刻胶63。接着，用光刻胶63作为注入掩模，以1E12/cm2～1E14/cm2左右的浓度离子注入P、As或Sb等的杂质。从而，在源极区5S、6S的顶面内分别形成n型的杂质导入区域100。
接着，除去光刻胶63。接着，用掺杂了P、As或Sb等的杂质的多晶硅膜填充接触孔60～62，形成接触插塞30～32。以后，执行图17所示工序以后的处理，完成半导体装置。
根据这样本实施例4的半导体装置的制造方法，通过在源极区5S、6S的顶面内形成杂质导入区域100，与上述实施例2比较，可以进一步降低源极区5S、6S的电场强度。结果，可进一步提高刷新特性和热载流子特性等的装置特性，而且可以提高装置的可靠性。而且，由于杂质导入区域100仅仅在源极区5S、6S内形成，可以避免存储单元晶体管的短沟道特性劣化。
实施例5
图24是本发明的实施例5的半导体装置的构造的顶面图。另外，图25是沿图24所示线XXV-XXV的位置的截面构造的截面图。参照图24，由元件分离绝缘膜4规定多个元件形成区域AR(图24中的符号ARa～ARe)。属于存储单元阵列的同一行的元件形成区域ARa和元件形成区域ARb，以及属于同一行的元件形成区域ARd和元件形成区域ARe，相互隔开并沿X方向排列。参照图24、25，各元件形成区域AR内，在沿X方向的源极区5S、6S的端部，形成杂质导入区域70、73。另外，与上述实施例2同样，也可以在各元件形成区域AR内形成沟道掺杂区域5。
图26、27是按照工序顺序表示本实施例5的半导体装置的制造方法的截面图。参照图26，首先，通过与上述实施例1同样的方法，形成硅氧化膜20及硅氮化膜21。另外，通过对硅氧化膜20及硅氮化膜21进行构图的刻蚀来进行过刻蚀，在硅基板10的顶面内形成凹部22a。
参照图27，接着，在形成硅氧化膜20及硅氮化膜21的状态下，以1E12/cm2-1E14/cm2左右的浓度从X方向的斜上方离子注入P、As或Sb等的n型杂质76、77。如图24中箭头X1、X2所示，该离子注入从+X及-X的两方向顺序进行。
另外，定义在X方向相互邻接的硅氮化膜21之间的间隔为V，硅氧化膜20及硅氮化膜21的合计的膜厚为T，从硅氮化膜21的顶面到凹部22a的底面的深度为U时，离子注入的注入角度β(即杂质76、77的注入方向和硅基板10的顶面的法线方向所成的角度)采用tan-1(V/U)≤β≤tan-1(V/T)的关系成立范围内的注入角度。另外，作为一例，间隔V为390nm左右，深度U为170nm左右。
若在该范围内规定注入角度β，则在凹部22a的侧面中，向沿X方向垂直的部分内离子注入杂质76、77。例如，图14所示第3侧面10A3对应的凹部22a的侧面中，向沿X方向垂直的部分内离子注入杂质76、77。结果，如图27所示，在元件形成区域ARd、ARe内的硅基板10的顶面内，分别形成n型的杂质导入区域70、73。另一方面，X方向的斜上方的离子注入，因而不向凹部22a的侧面中沿Y方向垂直的部分内离子注入杂质76、77。
然后，在形成凹部22，并在凹部22的侧面及底面上形成硅氧化膜13后，与上述实施例2同样，执行图6所示工序以下的处理，完成半导体装置。
根据这样的本实施例5的半导体装置的制造方法，在元件形成区域AR内的硅基板10的顶面内，分别形成杂质导入区域70、73。从而，即使因形成凹部22的刻蚀损害导致硅基板10内发生结晶缺陷，也可以用杂质导入区域70、73覆盖该结晶缺陷。结果，由于可以抑制结晶缺陷引起的泄漏电流，因而可以提高刷新特性。
而且，杂质导入区域70、73仅仅在与元件分离绝缘膜4的界面附近中的源极区5S、6S内形成，因而可以避免存储单元晶体管的短沟道特性劣化。
实施例6
图28～31是按照工序顺序表示本发明的实施例6的半导体装置的制造方法的截面图。图28～31中表示硅基板10中，形成存储单元阵列的存储单元阵列部的构造和形成外围电路的外围电路部的构造。以下，以在外围电路部形成p沟道MOSFET的场合为例进行说明。
参照图28，首先，通过与上述实施例1同样的方法，在存储单元阵列部及外围电路部中，形成硅氧化膜20、硅氮化膜21、凹部22及硅氧化膜13。另外，在存储单元阵列部中，形成沟道掺杂区域51、52。接着，通过照相制版法，形成覆盖外围电路部的光刻胶80。接着，用光刻胶80作为注入掩模，从相对于硅基板10的顶面为垂直的方向，通过凹部22及硅氧化膜13向硅基板10内离子注入B或In等的杂质。从而，在存储单元阵列部中的凹部22的底面内，形成P型的沟道切除区域81。
参照图29，接着，在光刻胶80除去后，与上述实施例1同样，执行图6～8所示工序。具体地说，在整个面形成具有完全填充凹部22而获得的膜厚的硅氧化膜24，接着，研磨硅氧化膜24，直到硅氮化膜21的顶面露出，接着，除去期望膜厚的硅氧化膜24，接着，除去硅氮化膜21。
参照图30，接着，通过照相制版法，形成覆盖外围电路部的光刻胶82。接着，用光刻胶82作为注入掩模，离子注入P型杂质，从而在存储单元阵列部中的硅基板10内，形成p型的沟道掺杂区域1C、2C及p型的阱区11。
参照图31，接着，在光刻胶82除去后，通过照相制版法，形成覆盖存储单元阵列部的光刻胶83。接着，用光刻胶83作为注入掩模，离子注入n型杂质，从而在外围电路部中的硅基板10内，形成n型的沟道掺杂区域86、n型的沟道切除区域85及n型的阱区84。
光刻胶83除去后，与上述实施例2同样，执行图10所示工序以下的处理，完成半导体装置。
根据这样的本实施例6的半导体装置的制造方法，存储单元阵列部中，仅仅在凹部22的底面内形成沟道切除区域81。换言之，n型的源极区5S、6S的下方不形成p型的沟道切除区域81。从而，与上述实施例2比较，由于可以进一步缓和源极区5S、6S的电场强度，因而可以提高刷新特性。
另外，进行用于形成沟道切除区域81的离子注入时，外围电路部用光刻胶80覆盖。从而，可以避免外围电路部中的硅基板10内形成不必要的沟道切除区域81。
实施例7
图32～35是按照工序顺序表示本发明的实施例7的半导体装置的制造方法的截面图。参照图32，首先，通过与上述实施例1同样的方法，在存储单元阵列部及外围电路部中，形成硅氧化膜20、硅氮化膜21、凹部22及硅氧化膜13。另外，存储单元阵列部中，形成沟道掺杂区域51、52。接着，从与硅基板10的顶面垂直的方向，通过凹部22及硅氧化膜13向硅基板10内离子注入B或In等的杂质。从而，在存储单元阵列部及外围电路部中的凹部22的底面内，分别形成p型的沟道切除区域81、90。
参照图33，接着，与上述实施例1同样，执行图6～8所示工序。具体地说，在整个面形成具有完全填充凹部22而获得的膜厚的硅氧化膜24，接着，研磨硅氧化膜24，直到硅氮化膜21的顶面露出，接着，除去期望膜厚的硅氧化膜24，接着，除去硅氮化膜21。
参照图34，接着，通过照相制版法，形成覆盖外围电路部的光刻胶91。接着，用光刻胶91作为注入掩模，离子注入P型杂质，从而，在存储单元阵列部中的硅基板10内，形成p型的沟道掺杂区域1C、2C及p型的阱区11。
参照图35，接着，在光刻胶91除去后，通过照相制版法，形成覆盖存储单元阵列部的光刻胶92。接着，用光刻胶92作为注入掩模，离子注入n型杂质，从而，在外围电路部中的硅基板10内，形成n型的沟道掺杂区域86、n型的沟道切除区域93及n型的阱区84。在用于形成沟道切除区域93的离子注入中，杂质的浓度设定成通常浓度的2倍左右。从而，用n型的沟道切除区域93抵偿p型的沟道切除区域90。
光刻胶92除去后，与上述实施例2同样，执行图10所示工序以下的处理，完成半导体装置。
根据这样的本实施例7的半导体装置的制造方法，由与上述实施例6同样的理由，可以缓和源极区5S、6S的电场强度，因而可提高刷新特性。
另外，由于图28所示光刻胶80变得不必要，与上述实施例6比较，可以减少光掩模的必要枚数。
实施例8
图36是本发明的实施例8的半导体装置的构造的顶面图。硅基板10具有存储单元阵列部95和外围电路部96。图36中，存储单元阵列部95和外围电路部96的边界用假想的线97表示。存储单元阵列部95中，由元件分离绝缘膜4规定多个元件形成区域AR，在1个元件形成区域AR内配置2个存储单元。本实施例8中，构成存储单元阵列的多个存储单元中，将在存储单元阵列的至少最外周配置的多个存储单元设定成伪单元。设定成伪单元的存储单元不形成接触插塞30～32，因而不能起DRAM单元的功能。
上述实施例2的半导体装置的制造方法中，利用在Y方向邻接的元件形成区域AR上形成的硅氮化膜21的屏蔽效应，确定要形成沟道掺杂区域5的处所。从而，在存储单元阵列部95内位于Y方向的端部的元件形成区域AR11、AR12、AR13中，不能利用硅氮化膜21的屏蔽效应，在期望处所不能形成沟道掺杂区域5。因而，必须将元件形成区域AR11、AR12、AR13内形成的存储单元设定成伪单元。
同样，上述实施例5的半导体装置的制造方法中，通过从X方向的斜上方进行的离子注入，形成杂质导入区域70、73。从而，在存储单元阵列部95内，对于位于X方向的端部的元件形成区域AR11、AR31、AR51，由于外围电路部96的构造等，可能导致杂质导入区域70、73不能形成。因而，在元件形成区域AR11、AR31、AR51内分别形成的2个存储单元中，必须将最外周侧的存储单元设定成伪单元。
根据这样的本实施例8的半导体装置的制造方法，将存储单元阵列的至少最外周配置的多个存储单元设定成伪单元。从而，可以避免因在期望处未形成沟道掺杂区域5和杂质导入区域70、73引起的半导体装置的性能和可靠性的降低。
[发明的效果]
根据第1～第3发明，可以抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度的降低。

Claims (11)

1.一种半导体装置的制造方法，具备以下工序：
(a)在半导体基板的主面上形成H字状的第1掩模材料和H字状的第2掩模材料的工序，其中，所述第1掩模材料具有沿平面视图第1方向按照该顺序连接的第1部分、第2部分及第3部分，沿与上述第1方向垂直的平面视图第2方向的上述第2部分的尺寸比沿上述第2方向的上述第1及第3部分的各尺寸小，所述第2掩模材料具有沿上述第1方向按照该顺序连接的第4部分、第5部分及第6部分，沿上述第2方向的上述第5部分的尺寸比沿上述第2方向的上述第4及第6部分的各尺寸小，上述第1及第4部分、上述第2及第5部分以及上述第3及第6部分，分别相互隔开并沿上述第2方向排列；
(b)用上述第1及第2掩模材料作为刻蚀掩模对上述半导体基板进行刻蚀，在上述主面内形成凹部的工序，其中，所述凹部具有由上述第1～第3部分的下方的上述半导体基板分别规定的第1侧面、第2侧面及第3侧面和由上述第4～第6部分的下方的上述半导体基板分别规定的第4侧面、第5侧面及第6侧面；
(c)在上述主面上形成有上述第1及第2掩模材料的状态下，通过从上述第2方向的斜上方离子注入杂质，仅仅在上述第1～第6侧面中的上述第2及第5侧面内，分别形成第1导电型的第1沟道掺杂区域的工序；
(d)在上述工序(c)后执行，通过填充上述凹部内而形成元件分离绝缘膜，将在上述工序(a)中形成上述第1及第2掩模材料的部分上述半导体基板，分别规定为第1元件形成区域及第2元件形成区域的工序；
(e)在上述第1及第2元件形成区域内的上述主面内，分别形成上述第1导电型的第2沟道掺杂区域的工序；
(f)在上述工序(c)后执行，除去上述第1及第2掩模材料的工序；
(g)在上述工序(f)后执行，在上述第1及第2元件形成区域内的上述主面上，分别形成绝缘膜的工序；
(h)在上述工序(g)获得的构造上，形成导电膜的工序；
(i)通过对上述导电膜进行构图，在上述工序(a)中形成上述第2及第5部分的各部分的上述主面的上方，分别形成沿上述第2方向延伸的栅电极的工序；
(j)在上述工序(a)中形成上述第1及第4部分的各部分的上述主面内，分别形成与上述第1导电型不同的第2导电型的第1源极和漏极区的工序；
(k)在上述工序(a)中形成上述第3及第6部分的各部分的上述主面内，分别形成上述第2导电型的第2源极和漏极区的工序，
定义上述第1部分和上述第4部分的间隔及上述第3部分和上述第6部分的间隔为W2，上述第2部分和上述第5部分的间隔为W1，上述工序(c)中上述杂质的注入方向和上述主面的法线方向的夹角为α，上述第1及第2掩模材料的膜厚为T时，
tan-1(W2/T)＜α≤tan-1(W1/T)的关系成立。
2.一种半导体装置的制造方法，具备以下工序：
(a)在半导体基板的主面上形成第1掩模材料、第2掩模材料和第3掩模材料的工序，其中，所述第1掩模材料具有沿平面视图第1方向按照该顺序连接的第1部分、第2部分及第3部分，所述第2掩模材料具有沿上述第1方向按照该顺序连接的第4部分、第5部分及第6部分，所述第3掩模材料具有沿上述第1方向按照该顺序连接的第7部分、第8部分及第9部分，
上述第3、第4及第9部分相互隔开并沿与上述第1方向垂直的平面视图第2方向按照该顺序排列，上述第2及第8部分相互隔开并沿上述第2方向排列，且上述第2及第5部分不沿上述第2方向排列；
(b)用上述第1～第3掩模材料作为刻蚀掩模对上述半导体基板进行刻蚀，在上述主面内形成凹部的工序，其中，所述凹部具有由上述第1～第3部分的下方的上述半导体基板分别规定的第1侧面、第2侧面及第3侧面，由上述第4～第6部分的下方的上述半导体基板分别规定的第4侧面、第5侧面及第6侧面，以及由上述第7～第9部分的下方的上述半导体基板分别规定的第7侧面、第8侧面及第9侧面；
(c)在上述主面上形成有上述第1～第3掩模材料的状态下，通过从上述第2方向的斜上方离子注入杂质，仅仅在上述第2及第3侧面中的上述第2侧面内、上述第4及第5侧面中的上述第5侧面内，以及上述第8及第9侧面中的上述第8侧面内，分别形成第1导电型的第1沟道掺杂区域的工序；
(d)在上述工序(c)后执行，通过填充上述凹部内而形成元件分离绝缘膜，将在上述工序(a)中形成上述第1～第3掩模材料的部分上述半导体基板，分别规定为第1元件形成区域、第2元件形成区域及第3元件形成区域的工序；
(e)在上述第1～第3元件形成区域内的上述主面内，分别形成上述第1导电型的第2沟道掺杂区域的工序；
(f)在上述工序(c)后执行，除去上述第1～第3掩模材料的工序；
(g)在上述工序(f)后执行，在上述第1～第3元件形成区域内的上述主面上，分别形成绝缘膜的工序；
(h)在上述工序(g)获得的构造上，形成导电膜的工序；
(i)通过对上述导电膜进行构图，在上述工序(a)中形成上述第2、第5及第8部分的各部分的上述主面的上方，分别形成沿上述第2方向延伸的栅电极的工序；
(j)在上述工序(a)中形成上述第1、第6及第7部分的各部分的上述主面内，分别形成与上述第1导电型不同的第2导电型的第1源极和漏极区的工序；
(k)在上述工序(a)中形成上述第3、第4及第9部分的各部分的上述主面内，分别形成上述第2导电型的第2源极和漏极区的工序，
定义上述第3部分和上述第4部分的间隔及上述第4部分和上述第9部分的间隔为W2，上述第2部分和上述第8部分的间隔为W1，上述工序(c)中上述杂质的注入方向和上述主面的法线方向的夹角为α，上述第1～第3掩模材料的膜厚为T时，
tan-1(W2/T)＜α≤tan-1(W1/T)的关系成立。
3.权利要求1～2任一项所述的半导体装置的制造方法，其特征在于还具备以下工序：
(l)上述工序(i)～(k)执行后，形成层间绝缘膜的工序；
(m)在上述层间绝缘膜内，形成与上述第2源极和漏极区连接的接触孔的工序；
(n)在上述接触孔内形成导电性插塞的工序；
(o)形成与上述导电性插塞连接的电容下部电极的工序；
(p)在上述电容下部电极上，形成电容介质膜的工序；
(q)在上述电容介质膜上形成电容上部电极的工序。
4.权利要求3所述的半导体装置的制造方法，其特征在于：
上述导电性插塞的材质是添加有上述第2导电型的杂质的半导体，
还具备：
(r)在上述工序(m)和(n)之间执行，通过上述接触孔向上述主面内导入杂质，形成上述第2导电型的杂质导入区域的工序。
5.权利要求3所述的半导体装置的制造方法，其特征在于：
上述工序(a)中，在上述主面上还形成与上述第3部分间隔对置并沿上述第1方向与上述第1掩模材料并列的第4掩模材料，
上述工序(b)中，用上述第1～第4掩模材料作为刻蚀掩模对上述半导体基板进行刻蚀，形成上述凹部，
还具备：
(s)在上述工序(d)前执行，在上述主面上形成有上述第1及第4掩模材料的状态下，通过从上述第1方向的斜上方离子注入杂质，在上述第3侧面内形成上述第2导电型的杂质注入区域的工序。
6.权利要求5所述的半导体装置的制造方法，其特征在于：
定义上述第1掩模材料和上述第4掩模材料的间隔为V，上述工序(s)中上述杂质的注入方向和上述主面的法线方向的夹角为β，上述第4掩模材料的膜厚为T，从上述第4掩模材料的顶面到上述凹部的底面的深度为U时，
tan-1(V/U)≤β≤tan-1(V/T)的关系成立。
7.权利要求3所述的半导体装置的制造方法，其特征在于还具备：
(t)在上述工序(b)后、上述工序(d)前执行，通过上述凹部内向上述凹部的底面内导入杂质，形成上述第1导电型的第1沟道切除区域的工序。
8.权利要求7所述的半导体装置的制造方法，其特征在于：
上述半导体基板具有存储单元阵列部和外围电路部，
上述第1沟道切除区域在上述存储单元阵列部内形成，
还具备：
(u)在上述工序(t)前执行，形成覆盖上述外围电路部的掩模材料的工序。
9.权利要求7所述的半导体装置的制造方法，其特征在于：
上述半导体基板具有存储单元阵列部和外围电路部，
上述第1沟道切除区域在上述存储单元阵列部内形成，
上述工序(t)中通过向上述外围电路部内导入上述杂质，在上述外围电路部内形成第2沟道切除区域，
还具备：
(v)在上述工序(t)后执行，通过向上述外围电路部内导入上述第2导电型的杂质，消除上述第2沟道切除区域的工序。
10.权利要求3所述的半导体装置的制造方法，其特征在于：
上述半导体装置配置在存储单元阵列内，
上述存储单元阵列的最外周配置的多个存储单元是伪单元。
11.权利要求1～2任一项所述的半导体装置的制造方法，其特征在于：
上述工序(e)在上述工序(g)后执行。
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